JP4633759B2 - ビタビ復号器 - Google Patents
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Description
(1) ブランチメトリック値の更新
(2) ステートメトリック値の更新
(3) トレースバック用分岐判断フラグの更新
(4) トレースバック
(5) LIFO(Last-In First-Out) 処理
BMj g =−Σs(bk g) yk j (kについては0〜(m-1) の和をとる)
{b0 g , b1 g , …, bm-1 g}∈G
ただし、
s(x) =1 (x=1)
s(x) =−1(x=0)
SMj+1 2P=min(SMj P+λP->2P ,SMj P+2^(L-1)+λP+2^(L-1)->2P)
Dj+1 2P=1(SMj P+λP->2P ≧SMj P+2^(L-1)+λP+2^(L-1)->2P)
Dj+1 2P=0(その他)
SMj+1 2P+1=min(SMj P+λP->2P+1,SMj P+2^(L-1)+λP+2^(L-1)->2P+1)
Dj+1 2P+1=1(SMj P+λP->2P≧SMj P+2^(L-1)+λP+2^(L-1)->2P+1)
Dj+1 2P+1=0(その他)
Yun-Nan Chang,Hiroshi Suzuki,and Keshab K.Parhi,"A 2-Mb/s 256-State 10-mW Rate-1/3 Viterbi Decoder", IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.35, NO.6, JUNE 2000
図において、本発明のビタビ復号器は、BMU10、ACS20、パスメモリ30、ステートメトリックメモリ40、LIFO50、制御部60を備える構成において、尤度の割当ビット数(軟判定ビット数)nbを動的に変更させたときに、それに応じてBMU10、ACS20の動作を動的に変更可能にすることを特徴とする。
図2は、本発明のビタビ復号器におけるBMU10の第1の実施形態を示す。図20に示す従来のBMU10’との違いは、ブランチメトリック値を求めるための加算演算部をシリアル処理型で構成し、尤度の割当ビット数nbに応じた演算サイクル数を設定するところにある。すなわち、図20に示すパラレル処理型の加算器191〜193およびレジスタ194〜196に代えて、シリアル処理型の1ビット加算器113,123,133、レジスタ114,124,134、選択器115,125,135、シフトレジスタ116,126,136を用い、演算部101〜103の各出力をP/S(パラレル/シリアル)変換器111,121,131を介して1ビット加算器113,123,133にそれぞれ入力し、シフトレジスタ116,126,136の各出力をS/P(シリアル/パラレル)変換器112,122,132を介してそれぞれ出力する。制御部117,127,137は、P/S変換器111,121,131、S/P変換器112,122,132、選択器115,125,135、シフトレジスタ116,126,136を尤度の割当ビット数nbに応じてそれぞれ制御する。なお、図中の{b0,b1,…,bm-1}p->qは、{b0 g, b1 g, …, bm-1 g},g=(p→q)を略記したものである。
図6は、本発明のビタビ復号器おけるBMU10の第2の実施形態を示す。本実施形態のBMU10は、図2に示す第1の実施形態のBMU10の構成に、演算終了時点判定部141〜143およびクロック供給回路144〜146を加える。演算終了時点判定部141〜143は、加算演算の途中結果が得られた時点(図3のt0 j,t1 j,…に示す)を検出する。クロック供給回路144〜146は、新しい尤度ビット系列の受信を開始すると同時にシリアル型加算部にクロック信号を供給し、演算終了時点判定部141〜143が演算終了を検出すると同時にクロック信号の供給を停止する。BMU10の第2の実施形態の動作シーケンスを図7に示す。
図10は、本発明のビタビ復号器おけるBMU10の第3の実施形態を示す。本実施形態のBMU10は、図6に示す第2の実施形態のBMU10の構成に電源供給回路151〜153を加える。電源供給回路151〜153は、新しい尤度ビット系列の受信を開始すると同時にシリアル型加算部に電源を供給し、演算終了時点判定部141〜143が演算終了を検出すると同時に電源供給を停止する。ただし、次の演算サイクルで必要となるデータは、電源供給を停止しない記憶回路に格納する。BMU10の第3の実施形態の動作シーケンスを図11に示す。
図14は、本発明のビタビ復号器おけるBMU10の第4の実施形態を示す。本実施形態のBMU10は、図6に示す第2の実施形態のBMU10のクロック供給回路144〜146に代えて、クロック周波数調整回路161〜163を用いる。クロック周波数調整回路161〜163は、演算終了時点判定部141〜143からの情報をもとに、演算終了時点が次の尤度ビットの開始時点にできるだけ近くなるように、シリアル型加算部に供給するクロック信号の周波数を調整する。BMU10の第4の実施形態の動作シーケンスを図15に示す。
20 ステートメトリック&トレースバック用分岐判断フラグ演算部(ACS)
30 パスメモリ
40 ステートメトリックメモリ
50 後入れ先出しメモリ(LIFO)
60 制御部
101〜103 演算部
104〜106 ROM
111,121,131 パラレル/シリアル(P/S)変換器
112,122,132 シリアル/パラレル(S/P)変換器
113,123,133 1ビット加算器
114,124,134 レジスタ
115,125,135 選択器
116,126,136 シフトレジスタ
191〜193 加算部
194〜196 レジスタ
201〜204 加算部
205,206 判定部
207,208 選択部
211,221,231,241 パラレル/シリアル(P/S)変換器
212,222,232,242 パラレル/シリアル(P/S)変換器
213,223,233,243 シリアル/パラレル(S/P)変換器
214,224,234,244 1ビット加算器
215,225,235,245 レジスタ
216,226,236,246 選択器
217,227,237,247 シフトレジスタ
218,228 制御部
141〜143,251,252 演算終了時点判定部
144〜146,253,254 クロック供給部
151〜153,261,262 電源供給部
161〜163,271,272 クロック周波数調整部
Claims (4)
- 畳み込み符号化されたディジタル信号の復号処理を行うビタビ復号器において、
前記ディジタル信号は、所定範囲の軟判定ビット数が割り当てられたディジタル信号系列であり、
多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数を前記ディジタル信号系列の軟判定ビット数に応じて調整する制御部とを含み、前記ディジタル信号系列を入力してブランチメトリック値を計算するブランチメトリック演算手段と、
多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数を前記ディジタル信号系列の軟判定ビット数に応じて調整する制御部とを含み、前記ブランチメトリック演算手段から出力されるブランチメトリック値を入力し、ステートメトリック値を計算するステートメトリック演算手段とを備え、
前記ブランチメトリック演算手段の制御部および前記ステートメトリック演算手段の制御部は、前記ディジタル信号系列の軟判定ビット数が増大した場合には前記演算サイクル数を増大させ、前記ディジタル信号系列の軟判定ビット数が減少した場合には前記演算サイクル数を減少させる構成である
ことを特徴とするビタビ復号器。 - 請求項1に記載のビタビ復号器において、
前記ブランチメトリック演算手段および前記ステートメトリック演算手段は、演算サイクルの開始と同時に前記シリアル演算処理部へのクロック信号の供給を開始し、演算サイクルの終了と同時に前記シリアル演算処理部へのクロック信号の供給を停止するクロック供給制御手段を含む
ことを特徴とするビタビ復号器。 - 請求項1に記載のビタビ復号器において、
前記ブランチメトリック演算手段および前記ステートメトリック演算手段は、演算サイクルの開始と同時に前記シリアル演算処理部への電源の供給を開始し、演算サイクルの終了と同時に前記シリアル演算処理部への電源の供給を停止する電源供給制御手段を含む
ことを特徴とするビタビ復号器。 - 請求項1に記載のビタビ復号器において、
前記ブランチメトリック演算手段および前記ステートメトリック演算手段は、前記演算サイクル数の調整に応じて、前記シリアル演算処理部へ供給するクロック信号の周波数を調整するクロック周波数調整手段を含む
ことを特徴とするビタビ復号器。
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