CN102035558B - Turbo译码方法和装置 - Google Patents

Abstract

本发明提供了一种turbo译码方法和装置，方法包括以下步骤：根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)modK，并存储到RAM中，其中i取0，1，2，...，Δ-1，Δ＝K/P，P为并行路数，K为待交织数据的长度；对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号；根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。本发明提高了turbo译码性能。

Description

Turbo译码方法和装置

技术领域

本发明涉及通信领域，具体而言，涉及一种turbo译码方法和装置。

背景技术

Turbo译码将多个子码通过交织器进行并行级联(PCC)或串行级联(SCC)，然后进行迭代译码，从而获得卓越的纠错性能。交织器是实现turbo编译码的一个重要环节，它的主要作用就是将原始数据序列打乱，使交织后的数据序列的相关性减弱，从而大大降低数据突发错误的影响，进一步提高抗干扰性能。

针对不同的通信讯标准，相关技术对其中交织器的实现方案都有具体阐述：基于IMT 2000 3GPP TS25.212标准提出了turbo交织方案；针对WCDMA系统提出了turbo交织/解交织方案；针对CDMA2000中LCS turbo交织提出了相应的方案，并设计成前向/反向移动。

发明人发现现有的turbo译码吞吐量较低，不能满足LTE(LongTerm Evolution，长期演进)高速率传输数据的要求。

发明内容

本发明旨在提供一种turbo译码方法和装置，以解决现有的turbo译码吞吐量较低，不能满足LTE高速率传输数据的要求的问题。

根据本发明的一个方面，提供了一种turbo译码方法，包括以下步骤：根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，并存储到RAM中，其中i取0，1，2，...，Δ-1，Δ＝K/P，P为并行路数，K为待交织数据的长度；对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号；根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

可选地，在上述的turbo译码方法中，还包括：根据K确定读地址；从读地址中读取参数f₁、f₂、add_delta和half_CB。

可选地，在上述的turbo译码方法中，根据K确定读地址具体包括：若40≤K＜512，读地址为(K-40)/8；若512≤K＜1024，读地址为(K-512)/16+59；若1024≤K＜2048，读地址为(K-1024)/32+91；若2048≤K≤6144，读地址为(K-2048)/64+123。

可选地，在上述的turbo译码方法中，参数f₁、f₂、add_delta和half_CB分别存储在四个独立的存储器中，从读地址中读取参数f₁、f₂、add_delta和half_CB具体包括：从四个独立的存储器中并行地读取参数f₁、f₂、add_delta和half_CB。

可选地，在上述的turbo译码方法中，四个独立的存储器是4个深度为188的ROM存储器。

可选地，在上述的turbo译码方法中，根据交织参数f₁、f₂计算原始顺序地址i对应的交织地址∏(i)＝(f₁·i+f₂·i²)mod K具体包括：递推地计算∏(i)＝(∏(i-1)+(f₁+f₂)+(i-1)·2f₂)mod K，其中∏(0)＝0。

可选地，在上述的turbo译码方法中，RAM采用双口RAM，且RAM的深度大于等于两个滑窗的长度和。

可选地，在上述的turbo译码方法中，对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址具体包括：根据

得出m₀，m₀代表对应的RAM编号；计算访问地址为mod(∏(i)，K/P)。

可选地，在上述的turbo译码方法中，根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号具体包括：在同一时刻i，计算并行相邻各路交织地址对应RAM编号间的偏移数n＝(add_delta+i[0]·half_CB·P/2)mod P。

可选地，在上述任一项的turbo译码方法中，待交织数据是LTE系统的信息数据。

根据本发明的另一方面，提供了一种turbo译码装置，包括：读地址产生模块，用于根据待交织数据长度K确定读地址；4个独立的存储器，分别用于在读地址存储交织参数f₁、f₂、以及并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB；交织地址产生模块，其包括：交织控制模块，用于负责启动/停止交织地址计算；交织地址计算模块，用于根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，其中i取0，1，2，...，K/P-1，P为并行路数；RAM，用于存储计算的交织地址∏(i)；数据交织模块，其包括：交织地址解析模块，用于以前向/反向计算信息比特的原始顺序地址作为i，从计算的交织地址∏(i)中读取相应的交织地址∏(i)；以及对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据参数add_delta和half_CB计算得到并行各路交织地址对应的RAM编号；数据重排模块，用于根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

可选地，在上述的turbo译码装置中，待译码是LTE系统的信息数据。

在上述实施例中，因为采用并行交织的turbo译码方法，所以克服了现有技术中turbo译码吞吐量较低，不能满足LTE高速率传输数据的要求的问题，进而达到了提高turbo译码性能的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明一实施例的turbo译码方法流程图；

图2示出了根据本发明另一实施例的turbo译码方法流程图；

图3示出了根据本发明一实施例的turbo译码装置的方框图；

图4示出了根据本发明一实施例的turbo译码器的原理框图；

图5示出了图4的turbo译码器中的交织器的框图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

如图1所示，根据本发明实施例的turbo译码方法包括以下步骤：

步骤S10，根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，并存储到RAM中，其中i取0，1，2，...，Δ-1，Δ＝K/P，P为并行路数，K为待交织数据的长度；

步骤S20，对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号；

步骤S30，根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

在本实施例的turbo译码方法中，因为采用并行交织的turbo译码方法，并行译码具有较高的效率，从而克服了现有技术中turbo译码吞吐量较低，不能满足LTE高速率传输数据的要求的问题，进而达到了提高turbo译码性能的效果。

图2示出了根据本发明另一实施例的turbo译码方法流程图，在步骤S10之前还包括以下步骤：

步骤S2，根据K确定读地址；

步骤S4，从读地址中读取参数f₁、f₂、add_delta和half_CB。

只要预先设置并存储好参数f₁、f₂、add_delta和half_CB，就可以很容易地实现上述参数的读取，从而加快译码过程。

可选地，在上述的turbo译码方法中，步骤S2具体包括：若40≤K＜512，读地址为(K-40)/8；若512≤K＜1024，读地址为(K-512)/16+59；若1024≤K＜2048，读地址为(K-1024)/32+91；若2048≤K≤6144，读地址为(K-2048)/64+123。采用该实施例，可以预先设置确定算法，提高确定读地址的速度。

可选的，在上述的turbo译码方法中，参数f₁、f₂、add_delta和half_CB分别存储在四个独立的存储器中，步骤S4具体包括：从四个独立的存储器中并行地读取参数f₁、f₂、add_delta和half_CB。该实施例因为使用了存储器保存事先计算得到的参数add_delta和half_CB，从而提高了速度。

可选的，在上述的turbo译码方法中，四个独立的存储器是4个深度为188的ROM存储器。根据发明人的实践，发现深度为188足以保存这些参数，并且能够节省硬件成本。

可选的，在上述的turbo译码方法中，步骤S10具体包括：递推地计算∏(i)＝(∏(i-1)+(f₁+f₂)+(i-1)·2f₂)mod K，其中∏(0)＝0。该实施例采用递推思想实现，将乘法、求模运算转化成加减运算操作，降低了运算复杂度。

可选的，在上述的turbo译码方法中，RAM采用双口RAM，且RAM的深度大于等于两个滑窗的长度和，使得下一个滑窗的反向计算和前一滑窗的前向计算可以同时进行，降低了处理延时。

可选的，在上述的turbo译码方法中，步骤S20中，对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址具体包括：根据

得出m₀，m₀代表对应的RAM编号；计算访问地址为mod(∏(i)，K/P)。采用多个RAM分段保存待译码数据，各个RAM的访问地址相同，从而可以并行地读取数据进行并行译码。

可选地，在上述的turbo译码方法中，步骤S20中，根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号具体包括：在同一时刻i，计算并行相邻各路交织地址对应RAM编号间的偏移数n＝(add_delta+i[0]·half_CB·P/2)mod P。该计算过程简单易行。

可选的，在上述的turbo译码方法中，待交织数据是LTE系统的信息数据，以满足LTE turbo译码高速率传输数据的要求。

在上述的实施例中，通过采用并行译码以及交织地址双口RAM，提高了turbo译码性能，降低了处理延时，计算量小，控制简单，且节约RAM资源。

根据本发明的实施例，提供了一种turbo译码装置，如图3所示，包括：

读地址产生模块202：用于根据待交织数据长度K确定读地址。

4个独立的存储器204，分别用于在读地址存储交织参数f₁、f₂、以及并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB；

交织地址产生模块206，其包括：

交织控制模块，用于负责启动/停止交织地址计算；

交织地址计算模块，用于根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，其中i取0，1，2，...，K/P-1，P为并行路数；

RAM，用于存储计算的交织地址∏(i)；

数据交织模块208，其包括：

交织地址解析，用于以前向/反向计算信息比特的原始顺序地址作为i，从计算的交织地址∏(i)中读取相应的交织地址∏(i)；以及对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据参数add_delta和half_CB计算得到并行各路交织地址对应的RAM编号；

数据重排模块，用于根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

在本实施例的turbo译码装置中，因为采用并行交织的turbo译码方法，并行译码具有较高的效率，从而克服了现有技术中turbo译码吞吐量较低，不能满足LTE高速率传输数据的要求的问题，进而达到了提高turbo译码性能的效果。

该实施例包括4个深度为188的ROM存储器，分别存储交织参数f₁、f₂(见协议3GPP TS 36.212 V8.3.0中Table 5.1.3-3，f₁、f₂为turbo码内交织参数，取决于码块长度K)，以及并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB。将表达式∏(i+Δ)-∏(i)＝((f₁·Δ+f₂·Δ²)mod K+(2·f₂·i·Δ)mod K)mod K拆分成两项进行计算，其中，Δ＝K/P，P表示并行度，取2、4、8，记add_delta＝((f₁·Δ+f₂·Δ²)modK)/Δ，

对给定的码块长度K，add_delta和half_CB是一固定值。

交织地址产生模块206包括交织控制、交织地址计算和交织地址存储三个子模块。交织控制模块负责启动/停止交织地址计算，主要是为了减少计算量和节约RAM资源。交织地址计算模块采用递推思想∏(i)＝(∏(i-1)+(f₁+f₂)+(i-1)·2f₂)mod K根据读出的参数f₁、f₂计算并行第一路交织地址，并将计算得到的交织地址写入交织地址RAM中。由于交织地址RAM的存在，使得交织地址的产生与前向/反向迭代计算无关，计算量小，控制简单。另外，这里采用了双口RAM，且RAM深度可根据滑窗大小(窗长+overlap)设定，至少是两个滑窗的长度，使得下一个滑窗的反向计算和前一滑窗的前向计算可以同时进行，降低了处理延时。窗长大小经验值为128，overlap为32，overlap是两个滑窗的重叠部分长度。

数据交织模块208包括交织地址解析和数据重排两个子模块。其中交织解析模块根据码块长度K确定从交织地址产生模块206中读出的第一路交织地址对应的RAM编号和访问地址，进而根据参数add_delta和half_CB计算并行各路交织地址对应的RAM编号，访问地址与第一路交织地址对应的访问地址相同，因此不需要再进行计算。

可选的，在上述的turbo译码装置中，待译码是LTE系统的信息数据。以满足LTE turbo译码高速率传输数据的要求。

在上述实施例中，通过采用交织地址RAM，实现并行交织的turbo译码方法，从而克服了现有技术中turbo译码吞吐量较低，不能满足LTE高速率传输数据的要求的问题，进而达到了提高turbo译码性能的效果。

图4示出了根据本发明一实施例的turbo译码器的原理框图，包括：译码器MAP(最大后验概率maximum a posteriori)1、MAP2、交织器/解交织器和硬判决器。其中x_k、y_1k、y_2k分别表示输入的系统信息、校验信息、交织的校验信息，Λ_1e(d_k)、Λ_2e(d_k)表示译码器计算得到的先验信息，

表示经过交织/解交织后的先验信息。系统比特和MAP1计算的先验信息需交织后送给MAP2，而MAP2计算的先验信息需解交织后送给MAP1。对于解交织器，我们通过将MAP2计算的先验信息数据按交织地址写入，按顺序地址读出来实现。

图5示出了图4的turbo译码器中的交织器的框图，包括：交织参数读地址产生、交织参数ROM、交织地址产生、数据交织四大模块。

下面是根据本发明一个实施例的实现turbo译码的详细步骤描述：

以待译码块长度K＝4160，并行度P＝8，滑动窗长128，overlap大小32为例，Δ＝K/P。

第一步：2048≤K≤6144，则交织参数读地址为(K-2048)/64+123＝156。

第二步：查找ROM表得到如下参数值：f₁＝33、f₂＝130、add_delta＝1、half_CB＝1。

第三步：交织地址∏(i)＝(f₁·i+f₂·i²)mod K的计算采用递推思想实现，思路为∏(i)＝(∏(i-1)+(f₁+f₂)+(i-1)·2f₂)mod K，并将乘法、求模运算转化成加减运算操作，降低了运算复杂度。

∏(0)＝0，存储地址为0；

∏(1)＝(∏(0)+(f₁+f₂)+(1-1)·2f₂)mod K＝163，存储地址为1；

∏(2)＝(∏(1)+(f₁+f₂)+(2-1)·2f₂)mod K＝586，存储地址为2；......

第四步：设前向/反向计算的顺序地址为2，则读出交织地址∏(i)为586。

第五步：根据交织地址解析公式

将∏(i)代入公式就可以得出m₀，其中m₀代表交织地址∏(i)所要访问的RAM的编号，再计算访问地址为mod(∏(i)，K/P)。例如交织地址为586，

即访问的RAM编号为1，访问地址为mod(586，K/P)＝66。在同一时刻i，并行相邻各路交织地址对应RAM编号间的偏移数n符合如下规律，n＝(add_delta+i[0]·half_CB·P/2)mod P，有m_l+1＝m_l+n，(l＝0，1，...，P-1)。这里，当i为偶数时，该偏移数为1；当i为奇数时，该偏移数为5。因此，当i为偶数时，并行8路的交织地址对应的RAM编号m₀，m₁，m₂，m₃，m₄，m₅，m₆，m₇分别为1，2，3，4，5，6，7，0；当i为奇数时，并行8路的交织地址对应的RAM编号m₀，m₁，m₂，m₃，m₄，m₅，m₆，m₇分别为1，6，3，0，5，2，7，4。

第六步：将待交织并行8路数据为d₀，d₁，d₂，d₃，d₄，d₅，d₆，d₇，则按照并行8路对应的RAM编号重新排序就得到了交织后的数据。当i为偶数时，交织后的并行8路对应的数据仍然为d₁，d₂，d₃，d₄，d₅，d₆，d₇，d₀；当i为奇数时，交织后的并行8路对应的数据为d₁，d₆，d₃，d₀，d₅，d₂，d₇，d₄。

流程部分的处理步骤如下：

交织控制部分的流程：在一次turbo译码迭代过程中，交织控制模块在turbo译码启动MAP1的同时启动交织器的交织地址计算，在MAP1计算完两个滑窗后停止交织器的交织地址计算。在MAP2计算完一个滑窗后再次启动交织器的交织地址计算，为MAP2的下一个滑窗计算准备交织地址。

从以上的描述中，可以看出，本发明实现了如下技术效果：提高了turbo译码性能，降低了处理延时，计算量小，控制简单，且节约RAM资源。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种turbo译码方法，其特征在于，包括以下步骤：

根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，并存储到RAM中，其中i取0，1，2，…，Δ-1，Δ＝K/P，P为并行路数，K为待交织数据的长度；

对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号；

根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

2.根据权利要求1所述的turbo译码方法，其特征在于，还包括：

根据K确定读地址；

从所述读地址中读取参数f₁、f₂、add_delta和half_CB。

3.根据权利要求2所述的turbo译码方法，其特征在于，根据K确定读地址具体包括：

若40≤K＜512，读地址为(K-40)/8；若512≤K＜1024，读地址为(K-512)/16+59；若1024≤K＜2048，读地址为(K-1024)/32+91；

若2048≤K≤6144，读地址为(K-2048)/64+23。

4.根据权利要求2所述的turbo译码方法，其特征在于，参数f₁、f₂、add_delta和half_CB分别存储在四个独立的存储器中，从所述读地址中读取参数f₁、f₂、add_delta和half_CB具体包括：

从所述四个独立的存储器中并行地读取参数f₁、f₂、add_delta和half_CB。

5.根据权利要求4所述的turbo译码方法，其特征在于，所述四个独立的存储器是4个深度为188的ROM存储器。

6.根据权利要求1所述的turbo译码方法，其特征在于，根据交织参数f₁、f₂计算原始顺序地址i对应的交织地址∏(i)＝(f₁·i+f₂·i²)mod K具体包括：

递推地计算∏(i)＝(∏(i-1)+(f₁+f₂)+(i-1)·2f₂)mod K，其中∏(0)＝0。

7.根据权利要求1所述的turbo译码方法，其特征在于，RAM采用双口RAM，且RAM的深度大于等于两个滑窗的长度和。

8.根据权利要求1所述的turbo译码方法，其特征在于，对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址具体包括：

根据

得出m₀，m₀代表所述对应的RAM编号；

计算访问地址为mod(∏(i)，K/P)。

9.根据权利要求8所述的turbo译码方法，其特征在于，根据并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB计算并行各路交织地址对应的RAM编号具体包括：

在同一时刻i，计算并行相邻各路交织地址对应RAM编号间的偏移数n＝(add_delta+i[0]·half_CB·P/2)mod P。

10.根据权利要求1至9中任一项所述的turbo译码方法，其特征在于，所述待交织数据是LTE系统的信息数据。

11.一种turbo译码装置，其特征在于，包括：

读地址产生模块，用于根据待交织数据长度K确定读地址；

4个独立的存储器，分别用于在所述读地址存储交织参数f₁、f₂、以及并行各路交织地址间的块偏移量add_delta和半码块偏移标识half_CB；

交织地址产生模块，其包括：

交织控制模块，用于负责启动/停止交织地址计算；

交织地址计算模块，用于根据交织参数f₁、f₂计算交织地址∏(i)＝(f₁·i+f₂·i²)mod K，其中i取0，1，2，…，K/P-1，P为并行路数；

RAM，用于存储计算的交织地址∏(i)；

数据交织模块，其包括：

交织地址解析模块，用于以前向/反向计算信息比特的原始顺序地址作为i，从计算的交织地址∏(i)中读取相应的交织地址∏(i)；以及对读取的交织地址∏(i)进行解析得到对应的RAM编号和访问地址，并根据参数add_delta和half_CB计算得到并行各路交织地址对应的RAM编号；

数据重排模块，用于根据并行各路交织地址对应的RAM编号对待交织数据进行重新排序，得到交织后的数据。

12.根据权利要求11所述的turbo译码装置，其特征在于，所述待交织数据是LTE系统的信息数据。

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