CN103986557B - 低路径延迟的LTE Turbo码并行分块译码方法 - Google Patents

Abstract

本发明公开了一种低路径延迟的LTE Turbo码并行分块译码方法，主要解决传统的LTE Turbo码并行分块译码方法中交织过程路径延迟较大的问题。其实现步骤包括：(1)将解复用后的信息流送入软输入软输出译码器，(2)将输出信息流中的每个码块分成n个迭代单元，对其进行地址交织：(3)预计算迭代单元的初始地址，利用初始地址计算每个迭代单元的交织地址，(4)将交织后的信息反馈给软输入软输出译码器，对反馈信号依次进行一次迭代和二次迭代，(5)对二次迭代后结果解交织，并对解交织的结果判决后译码输出。本发明减小了路径延迟和存储资源消耗，可于LTE系统。

Description

低路径延迟的LTE Turbo码并行分块译码方法

技术领域

本发明属于无线通信领域，涉及LTE Turbo码的并行分块译码方法，可用于长期演进LTE系统。

背景技术

近年来，基于LTE标准的Turbo译码的高速FPGA实现得到广泛关注。随着通信传输速率的不断提高，传统的串行译码已不能满足系统吞吐率的要求，并行译码算法越来越引起工程领域的重视，其中交织技术是LTE标准的Turbo译码器中并行译码的关键技术之一。二次置换多项式交织器QPP因其“无冲突”并行内存访问的优势而广泛应用于3GPP LTETurbo码，业内学者和技术人员一直不懈努力，寻找保证并行译码的吞吐率不变的条件下，占用存储资源总和少，同时减少交织器的路径延迟的交织方法。

传统的二次置换多项交织器的实现方法主要有以下两种：基于查找表的方法和即时计算的方法。基于查找表方法最大的缺陷是占用大量的芯片面积，尤其是对于LTE这样支持不同块长的系统，需要把每一种块长的交织地址都存储下来，这样占用的资源是非常庞大的，甚至超过了译码器其他模块占用的资源总和。即时计算的方法，要保证并行译码的吞吐率不变，就要使地址计算单元工作在一个更高的时钟，这样做会增加硬件的功耗，同时也对硬件电路本身的设计提出更高的要求。

Takeshita等人在“New deterministic interleaver designs for turbocodes”第一次提出二次置换多项式交织器。2010年，Lee等人在“Architecture design ofQPP interleaver for parallel turbo decoding”提出了一种并行迭代结构的二次置换多项式交织器。这种二次置换多项式交织方法可以保证每个译码处理单元在同一时刻访问不同的存储器，所以称为无冲突交织器。

Lee等人提出的这种并行迭代结构的二次置换多项式交织器，无需预计算和存储交织地址，减小了译码器芯片面积，同时也无需提高交织地址计算单元的工作时钟。虽然在一定程度上增加了交织器的复杂度，但是所带来的存储资源的增加相对于整个译码器来说是很小的，而且这种并行迭代结构可以灵活地支持各种不同的块长，因而非常适用于LTE系统。但是，由于在一个时钟周期内，n个迭代单元并非真正同时工作的，最后一个迭代单元要等前n-1个迭代单元处理完毕后才开始计算，这样随着分块数的增加，地址计算单元的路径延迟也会 随之增大。由于地址计算单元是交织器的关键单元，地址计算单元的路径延迟造成整个LTETurbo码并行分块译码的路径延迟也增加。

发明内容

本发明的目的在于针对已有技术的不足，提出一种低路径延迟的LTE Turbo码并行分块译码方法，以降低交织的路径延迟，进而降低整个译码过程的路径延迟。

实现本发明的技术思路是：本发明设计的Turbo译码方法，包括以下过程：将解复用后的信息流送入软输入软输出译码器，将输出信息流中每个码块分成n个迭代单元，对其进行地址交织：预计算迭代单元的初始地址，利用初始地址计算每个迭代单元的交织地址；将交织后的信息反馈，完成一次迭代，然后进行二次迭代，将结果解交织，最后对解交织的结果判决后译码输出。其具体实现过程如下：

1)对输入到译码器中的信息流进行解复用,得到系统比特信息流a、第一校验比特信息流b和第二校验比特信息流c这三个信息流；

2)将所述的三个信息流分别存储到RAM中，即将系统比特信息流a存储到第一存储器RAM1，将第一校验比特信息流b存储到第二存储器RAM2，将第二校验信息流c存储到第三存储器RAM3；

3)将软输入软输出译码器的先验信息l初始化为零，即l＝0，用软输入软输出译码器从RAM1中读取系统比特信息流a，从RAM2中读取第一校验比特信息流b；

4)软输入软输出译码器在读取数据的同时进行后向度量和前向度量的迭代，以及对数似然比信息L(u_k)的计算，完成一次迭代的前半部分迭代，其中，u_k为编码器输入的比特，s是长期演进标准中编码器的Trellis图上的状态节点，Trellis图用来表示编码输入信号的状态转移，其在编码过程中得到；

5)将软输入软输出译码器输出的对数似然比信息L(u_k)减去本次迭代的先验信息l得到信息流；

6)对步骤5)得到的信息流进行交织：

6a)将信息流中每一个长度为D的码块作为一整块数据，将长度为D的码块分成n个长度为W的子块；对每一个子块分别进行迭代计算交织地址，即将每一个子块定义为一个迭代单元，计算第p个子块中的第i个位置处的信息地址为x＝i+pW，交织后的地址为Π(x)，其中，D为Turbo码的码长，0≤p＜n，0≤i＜W，p与i都取整数；

6b)令第p个子块中的第i个位置处的信息地址x分别取0,W,2W,…,(n-1)W，预计算每个迭代单元的初始值为：Π(0),Π(W),Π(2W),...,Π((n-1)W)，并存储到RAM中，计算公式如下：

Π(x)＝(f₁·x+f₂·x²)modD，

其中D是码长，f₁和f₂是码长D确定的两个数值不同的交织器参数，其数值可由3GPPLTE标准Turbo码内交织器参数表获得；

6c)由步骤6b)中得到的迭代单元初始值Π(0)，计算迭代单元0中x＝1位置处的信息交织后的地址Π(1)，由Π(1)计算x＝2位置处的信息交织后的地址Π(2)，依次,最后计算出x＝W-1位置处的信息交织后的地址Π(W-1),即计算出交织地址：Π(1),Π(2),Π(3),...,Π(W-1)，计算公式如下：

Π(x+1)＝Π(x)+g(x)modM，

其中，g(x)的计算公式如下：

g(x)＝f₁+f₂+2f₂·x，

6d)对于每一个迭代单元由本迭代单元的初始值，重复步骤6c)，分别计算每个迭代单元中的信息交织后地址，即计算出以下的交织地址：

Π(2W+1),Π(2W+2),...,Π(3W-1),...,Π((n-1)W+1),Π((n-1)W+2),...,Π(nW-1),其中，每个迭代单元计算过程是同时进行的；

7)将地址交织后的信息反馈给软输入软输出译码器的输入端，作为新的先验信息l，并从第三存储器RAM3中读取第二校验比特信息c，进行一次迭代的后半部分迭代；

8)重复步骤4)的迭代过程，即完成一次迭代的后半部分迭代；后半轮迭代完成后即完成一次迭代过程，输出对数似然比信息L(u_k)；

9)用步骤8)中输出的对数似然比信息L(u_k)，减去本次迭代的先验信息l，得到的信息流；

10)对步骤9)得到的信息流进行解交织，将解交织后的信息流反馈给软输入软输出译码器的输入端，作为下一次迭代的先验信息；

11)重复步骤4)～10)，进行二次迭代译码过程，当二次迭代次数到达设定的最大迭代次数h时，对软输入软输出译码器输出的对数似然比信息直接进行解交织，其中，最大迭代次数h由译码输出端所要求的错误概率p_e的大小来确定；

12)对解交织后的信息流中每一个比特y分别进行判决，当y-δ＞0时，信息比特判为y＝1，当y-δ＜0时，信息比特判为y＝0；将判决后的信息比特y按照判决前的排列顺序排列，得到判决后的信息流，即是Turbo译码输出，其中δ为判决门限，由采用的编码方式确定。

本发明具有如下优点：

1)本发明采用预计算迭代单元初始地址的方法，避免了传统的Turbo码并行分块译码中子块迭代单元之间的信息传递，实现了子块迭代单元真正的同时并行工作，减小了交织器的路径延迟。

2)本发明预计算迭代单元初始地址，对于n个迭代单元，只需存储每个迭代单元的初始值，带来的存储资源仅增加了n倍，相对于整个译码器来说，存储资源的消耗是很小的。

附图说明

图1是本发明的实现流程图；

图2是本发明的Turbo译码框图；

图3是本发明中将长度为40的码块分为5个长度为8的子块示意图；

图4是本发明中以码块长度为40的Turbo码为例，计算出的每个子块的交织地址图；

图5是本发明的误比特率性能仿真图；

具体实施方式

下面通过附图和实施例，对本发明的技术方法作进一步的描述。

参照图1和图2，本发明的具体实现步骤如下：

步骤1：对输入到译码器中的信息流进行解复用。

本实施例以1/3码率的Turbo码为例，首先由译码器检测是否有数据输入，当检测到有数据输入时，对输入的信息流进行解复用，解复用得到三个信息流,分别是：系统比特信息流a、第一校验比特信息流b、第二校验比特信息流c。

步骤2：将解复用后的三个信息流分别存储到RAM中。

利用有限状态机的辅助，将解复用后的三个信息流分别存储到RAM中，即将系统比特信息流a存储到第一存储器RAM1，将第一校验比特信息流b存储到第二存储器RAM2，将第二 校验信息流c存储到第三存储器RAM3；

步骤3：软输入软输出译码器读取RAM1和RAM2中的数据。

将软输入软输出译码器的先验信息l初始化为零，即l＝0，用软输入软输出译码器从第一存储器RAM1中读取系统比特信息流a，从第二存储器RAM2中读取第一校验比特信息流b。

步骤4：利用软输入软输出译码器读取的数据进行对数似然比信息L(u_k)计算，进行一次迭代的前半部分迭代。

4.1)将图2中开关状态设置为如下状态：开关s₁、s₂、s₃、s₄置0状态，开关s₅、s₆断开；

4.2)进行后向度量的迭代：

4.2a)设置迭代初始值：

4.2b)利用后向度量初始值计算第M-1时刻的后向度量数值；由第M-1时刻的后向度量数值计算第M-2时刻的后向度量数值，依次前推，最后计算出第0时刻后向度量的数值，计算公式如下：

其中，k依次取M,M-1,…,1；M为度量值的最大时刻，s和s′是Trellis图上的两个不同的状态节点，s为源节点，s′为目的节点；为分支度量，数值由Trellis图上状态节点s和s′确定；max*(x,y)为二元Jacobi对数函数，max*(x,y)函数可用如下公式计算：

max*(x,y)＝max(x,y)+log(1+e^-|x-y|)；

4.2c)将计算结果存储到RAM中；

4.3)迭代计算前向度量

4.3a)设置迭代初始值：

4.3b)利用前向度量初始值计算第1时刻的前向度量数值；利用第1时刻的前向度量数值计算第2时刻的前向度量数值，依次后推，最后计算出第M时刻的前向度量数值，计算公式如下：

4.4)利用后向度量和前向度量计算对数似然比信息L(uk)：

4.4a)令k＝1，利用第1时刻的后向度量第0时刻的前向度量计算k＝1时刻的对数似然比信息L(u_k)：

式中，第一项对应Trellis图上u_k＝1的分支，第二项对应Trellis图上u_k＝0的分支；

4.4b)令k＝2,3,…M-1,M，重复步骤4.4a)，完成对数似然比信息L(u_k)的计算。

步骤5：将步骤4中软输入软输出译码器输出的对数似然比信息L(u_k)减去本次迭代的先验信息l得到信息流q₁：

q₁＝L(u_k)-l。

步骤6：对步骤5得到的信息流q₁进行交织。

以长度D＝40的码块为例，本步骤的具体实现如下：

6a)将长度为40的码块分成5个长度为8的子块。

如图3，将信息流中每一个长度为40的码块作为一整块数据，将这个长度为40的码块分成5个长度为8的子块；将每一个子块定义为一个迭代单元，即迭代单元0至迭代单元4；每一个迭代单元分别迭代计算交织地址，交织后的地址为Π(x)，其中第p个子块中的第i个位置处的信息地址为x＝i+pW，p取值范围为：0,1,2,3,4；i取值范围为：0,1,2,…,6,7；x的取值范围为：x＝0,1,2,…,38,39；

6b)预计算每个迭代单元的初始值。

令第p个子块中的第i个位置处的信息地址x分别取0,8,16,24,32，预计算每个迭代单元的初始值为：Π(0),Π(8),Π(16),Π(24),Π(32)，并存储到RAM中，计算公式如下：

Π(x)＝(f₁·x+f₂·x²)modD，

式中，f₁和f₂是码长D确定的两个数值不同的交织器参数，其数值可由3GPP LTE标准Turbo 码内交织器参数表获得；

6c)由迭代单元初始值，计算迭代单元的交织地址。

由步骤6b)中得到的迭代单元初始值Π(0)，计算迭代单元0中x＝1位置处的信息交织后的地址Π(1)，由Π(1)计算x＝2位置处的信息交织后的地址Π(2)，依次,最后计算出x＝7位置处的信息交织后的地址Π(7),即计算出交织地址：Π(1),Π(2),Π(3),...,Π(7)，计算公式如下：

Π(x+1)＝Π(x)+g(x)modM，

式中，g(x)的计算公式如下：

g(x)＝f₁+f₂+2f₂·x；

6d)对于迭代单元1至迭代单元4，由本迭代单元的初始值，重复步骤6c)，分别计算每个迭代单元中的信息交织后地址，即计算出以下的交织地址：

Π(9),Π(10),...,Π(15),......,Π(33),Π(34),...,Π(39),

其中，每个迭代单元计算过程是同时进行的，所有迭代单元交织后的地址图如图4。

步骤7：软输入软输出译码器读取RAM3中的数据。

将地址交织后的信息反馈到软输入软输出译码器的输入端，作为新的先验信息l；从第三存储器RAM3中读取第二校验比特信息c，进行一次迭代的后半部分迭代。

步骤8：计算对数似然比信息L(u_k)，完成一次迭代过程。

8a)将图2中开关状态设置如下状态：开关s₁、s₂、s₃、s₄置1状态，开关s₅、s₆断开。

8b)重复步骤4.2～4.4的迭代过程，进行后半部分迭代，完成一次迭代全过程，输出对数似然比信息L(u_k)。

步骤9：用步骤8中输出的对数似然比信息L(u_k)，减去本次迭代的先验信息l，得到的信息流q₂：

q₂＝L(u_k)-l。

步骤10：对步骤9得到的信息流q₂采用交织过程的逆过程进行解交织，将解交织后的信息流反馈到软输入软输出译码器的输入端，作为二次迭代的先验信息。

步骤11：进行二次迭代过程输出的对数似然比信息。

11a)由译码输出端所要求的误码率p_e的大小设定二次迭代译码过程的迭代次数h；

11b)重复步骤4～10，进行二次迭代译码过程；

11c)在二次迭代次数到达设定的迭代次数h时，软输入软输出译码器输出对数似然比信息，同时将说明书附图2中开关s₅、s₆连通，对二次迭代完成后输出的对数似然比信息采用交织过程的逆过程进行解交织。

步骤12：对解交织后的信息流进行判决，判决结果作为译码输出信号。

12a)由采用的编码方式设定判决门限δ；

12b)对解交织后的信息流中每一个比特y分别进行判决，当y-δ＞0时，信息比特判为y＝1，当y-δ＜0时，信息比特判为y＝0；将判决后的信息比特y按照判决前的排列顺序排列，得到判决后的信息流，即是Turbo译码输出。

本发明的效果可通过以下仿真结果进一步说明：

1.仿真条件

采用LTE标准中1/3码率的Turbo码，码块长度D＝6144，迭代次数h为10次，子块个数n＝8。软输入软输出子块译码器采用基-4的SF-Max-Log-MAP算法，SF＝0.7。

2.仿真内容与结果

用现有的串行基-4译码方法和未编码方法以及本发明方法分别仿真出误码率随信噪比的变化曲线。结果如图5所示。

从图5的仿真可看出，本发明与串行基-4译码方法的仿真曲线基本重合，本发明与未编码方法相比仿真曲线明显左移，说明本发明具有较好的误码性能，同时交织过程实现了子块迭代单元真正的同时并行工作，减小了交织过程的路径延迟，近而减少了整个译码过程的路径延迟。

Claims (4)

1.低路径延迟的LTE Turbo码并行分块译码方法，包括如下步骤：

1)对输入到译码器中的信息流进行解复用,得到系统比特信息流a、第一校验比特信息流b和第二校验比特信息流c这三个信息流；

2)将所述的三个信息流分别存储到RAM中，即将系统比特信息流a存储到第一存储器RAM1，将第一校验比特信息流b存储到第二存储器RAM2，将第二校验比特信息流c存储到第三存储器RAM3；

3)将软输入软输出译码器的先验信息l初始化为零，即l＝0，用软输入软输出译码器从RAM1中读取系统比特信息流a，从RAM2中读取第一校验比特信息流b；

4)软输入软输出译码器在读取数据的同时进行后向度量和前向度量的迭代，以及对数似然比信息L(u_k)的计算，完成一次迭代的前半部分迭代，其中，u_k为编码器输入的比特，s是长期演进标准中编码器的Trellis图上的状态节点，Trellis图用来表示编码输入信号的状态转移，其在编码过程中得到；

5)将软输入软输出译码器输出的对数似然比信息L(u_k)减去本次迭代的先验信息l得到信息流；

6)对步骤5)得到的信息流进行交织：

6a)将信息流中每一个长度为D的码块作为一整块数据，将长度为D的码块分成n个长度为W的子块；对每一个子块分别进行迭代计算交织地址，即将每一个子块定义为一个迭代单元，计算第p个子块中的第i个位置处的信息地址为x＝i+pW，交织后的地址为Π(x)，其中，D为Turbo码的码长，0≤p＜n，0≤i＜W，p与i都取整数；

6b)令第p个子块中的第i个位置处的信息地址x分别取0,W,2W,…,(n-1)W，预计算每个迭代单元的初始值为：Π(0),Π(W),Π(2W),...,Π((n-1)W)，并存储到RAM中，计算公式如下：

Π(x)＝(f₁·x+f₂·x²)modD，

其中D是码长，f₁和f₂是码长D确定的两个数值不同的交织器参数，其数值可由3GPP LTE标准Turbo码内交织器参数表获得；

6c)由步骤6b)中得到的迭代单元初始值Π(0)，计算迭代单元0中x＝1位置处的信息交织后的地址Π(1)，由Π(1)计算x＝2位置处的信息交织后的地址Π(2)，依次,最后计算出x＝W-1位置处的信息交织后的地址Π(W-1),即计算出交织地址：Π(1),Π(2),Π(3),...,Π(W-1)，计算公式如下：

Π(x+1)＝Π(x)+g(x)modM，

其中，g(x)的计算公式如下：

g(x)＝f₁+f₂+2f₂·x，

6d)对于每一个迭代单元由本迭代单元的初始值，重复步骤6c)，分别计算每个迭代单元中的信息交织后地址，即计算出以下的交织地址：

Π(2W+1),Π(2W+2),...,Π(3W-1),...,Π((n-1)W+1),Π((n-1)W+2),...,Π(nW-1),其中，每个迭代单元计算过程是同时进行的；

7)将地址交织后的信息反馈到软输入软输出译码器的输入端，作为新的先验信息l，并从第三存储器RAM3中读取第二校验比特信息c，进行一次迭代的后半部分迭代；

8)重复步骤4)的迭代过程，即完成一次迭代的后半部分迭代；后半轮迭代完成后即完成一次迭代过程，输出对数似然比信息L(u_k)；

9)用步骤8)中输出的对数似然比信息L(u_k)，减去本次迭代的先验信息l，得到的信息流；

10)对步骤9)得到的信息流进行解交织，将解交织后的信息流反馈到软输入软输出译码器的输入端，作为二次迭代的先验信息；

11)重复步骤4)～10)，进行二次迭代译码过程，当二次迭代次数到达设定的最大迭代次数h时，对软输入软输出译码器输出的对数似然比信息直接进行解交织，其中，最大迭代次数h由译码输出端所要求的错误概率p_e的大小来确定；

12)对解交织后的信息流中每一个比特y分别进行判决，当y-δ＞0时，信息比特判为y＝1，当y-δ＜0时，信息比特判为y＝0；将判决后的信息比特y按照判决前的排列顺序排列，得到判决后的信息流，即是Turbo译码输出，其中δ为判决门限，由采用的编码方式确定。

2.根据权利要求1所述的低路径延迟的LTE Turbo码并行分块译码方法，其中所述步骤4)中对后向度量进行迭代，按如下步骤进行：

4a)设置迭代初始值

4b)利用后向度量初始值计算第M-1时刻后向度量的数值；由第M-1时刻后向度量的数值计算第M-2时刻后向度量的数值，依次前推，最后计算出第0时刻后向度量的数值，计算公式如下：

${\widetilde{\mathrm{\β}}}_{k-1}\left(s\right)={\underset{s^{\′}}{\max }}^{*}({\widetilde{\mathrm{\β}}}_k\left(s\right)+{\widetilde{\mathrm{\γ}}}_{k-1}(s,s^{\′})),$

其中，公式中k依次取M,M-1,…,1；M为度量值的最大时刻；s和s′是Trellis图上的两个不同的状态节点，s为源节点，s′为目的节点；为分支度量，数值由Trellis图上状态节点s和s′确定；max*(x,y)为二元Jacobi对数函数，

max*(x,y)＝max(x,y)+log(1+e^-|x-y|)；

4c)将计算结果存储到RAM中。

3.根据权利要求1所述的低路径延迟的LTE Turbo码并行分块译码方法，其中所述步骤4)中对前向度量的进行迭代，按如下步骤进行：

4d)设置迭代初始值：

4f)利用前向度量初始值计算第1时刻前向度量的数值；利用第1时刻前向度量的数值计算第2时刻前向度量的数值，依次后推，最后计算出第M时刻前向度量的数值，计算公式如下：

${\widetilde{\mathrm{\α}}}_k\left(s\right)=\underset{s^{\′}}{\max *}({\widetilde{\mathrm{\α}}}_{k-1}\left(s\right)+{\widetilde{\mathrm{\γ}}}_k(s,s^{\′})),$

其中，公式中k依次取1,2,3,…,M；M为度量值的最大时刻；s和s′是Trellis图上的两个不同的状态节点，s为源节点，s′为目的节点；为分支度量，数值由Trellis图上状态节点s和s′确定；max*(x,y)为二元Jacobi对数函数，

max*(x,y)＝max(x,y)+log(1+e^-|x-y|)。

4.根据权利要求1所述的低路径延迟的LTE Turbo码并行分块译码方法，其中所述步骤4)中计算对数似然比信息L(u_k)，按如下步骤进行：

4g)令k＝1，利用第1时刻的后向度量第0时刻的前向度量计算k＝1时刻的对数似然比信息L(u_k)，计算公式如下：

$L\left(u_k\right)=\underset{(s^{\′},s),u_k=1}{\max *}({\widetilde{\mathrm{\α}}}_{k-1}\left(s\right)+{\widetilde{\mathrm{\γ}}}_k(s^{\′},s)+{\widetilde{\mathrm{\β}}}_k\left(s\right))-\underset{(s^{\′},s),u_k=0}{\max *}({\widetilde{\mathrm{\α}}}_{k-1}\left(s\right)+{\widetilde{\mathrm{\γ}}}_k(s^{\′},s)+{\widetilde{\mathrm{\β}}}_k\left(s\right)),$

其中，第一项对应Trellis图上u_k＝1的分支，第二项对应Trellis图上u_k＝0的分支；s和s′是Trellis图上的两个不同的状态节点，s为源节点，s′为目的节点；为分支度量，数值由Trellis图上状态节点s和s′确定；max*(x,y)为二元Jacobi对数函数；

4h)分别令k＝2,3,…,M-1,M，重复步骤4g)，完成对数似然比信息L(u_k)的计算，其中，M为度量值的最大时刻。