WO2012149741A1 - 一种解速率匹配的解交织方法和装置 - Google Patents

一种解速率匹配的解交织方法和装置 Download PDF

Info

Publication number
WO2012149741A1
WO2012149741A1 PCT/CN2011/079654 CN2011079654W WO2012149741A1 WO 2012149741 A1 WO2012149741 A1 WO 2012149741A1 CN 2011079654 W CN2011079654 W CN 2011079654W WO 2012149741 A1 WO2012149741 A1 WO 2012149741A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
code block
symbol data
symbol
data storage
Prior art date
Application number
PCT/CN2011/079654
Other languages
English (en)
French (fr)
Inventor
刘伟
韩茜
Original Assignee
中兴通讯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中兴通讯股份有限公司 filed Critical 中兴通讯股份有限公司
Publication of WO2012149741A1 publication Critical patent/WO2012149741A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0075—Transmission of coding parameters to receiver

Definitions

  • the present invention relates to a third-generation mobile communication LTE (Long Term Evolution) de-rate matching technique, and in particular to a de-interleaving method and apparatus for de-rate matching.
  • LTE Long Term Evolution
  • the receiving end needs to perform de-rate matching on the received data, and the de-interleaving can be regarded as a sub-process in the de-rate matching process.
  • the rate matching process is performed.
  • the deinterleaving mainly includes the processing of Turbo coding and convolutional codes.
  • the deinterleaving process of the two coding methods is identical in thought, and the difference lies only in the complexity of the interleaving form and the complexity of the processing.
  • Step 4 performing column exchange on the system information and the first verification information according to the manner specified in the protocol
  • Step 5 Read the matrix obtained after the exchange in units of columns.
  • the interleaving process of the system information and the first verification information is completed, and the verification information of the second path is slightly more complicated than the operation of the first two channels, but only some changes are made on the basis of the above transformation.
  • the idea is completely consistent, and the difference between the convolutional code and the Turbo code interleaving process is only that the form of the interleaved matrix column transformation is different.
  • Deinterleaving is the inverse process of interleaving.
  • the traditional deinterleaving process defines a ROM in the code, stores the correspondence of the interleaving matrix in the ROM, and then defines the corresponding data storage RAM, which is complex according to the correspondence of the interleaving matrix in the ROM.
  • the multiplication and addition operation obtains the storage address of the data, and then controls the corresponding read/write sequence to complete the deinterleave process.
  • the above deinterleave process has the following disadvantages:
  • the present invention provides a de-interleaving method for de-rate matching, which includes the following steps:
  • the code block parameter parsing unit reads and parses the header data of the code block data to obtain a code block parameter.
  • the data storage address calculation unit calculates a storage address of the symbol data output by the data buffer FIFO according to the code block parameter
  • the RAM stores the symbol data to the corresponding location based on the storage address of the symbol data.
  • the method further includes:
  • the FIFO data read control unit controls the symbol data output from the data buffer FIFO based on the code block data.
  • the method further includes:
  • the RAM data read control unit sequentially reads the symbols in the symbol data storage RAM.
  • the code block parameter parsing unit parses the header data to obtain a code block parameter including a code block size and an encoding format, and a number of lines and a number of dummy blocks of the code block data.
  • the method further includes:
  • the two-way symbol data storage RAM group performs a ping-pong operation.
  • the present invention also provides a de-interleaving device for de-rate matching, comprising:
  • Data buffer FIFO set to cache code block data
  • a code block parameter parsing unit configured to read and parse header data of the code block data to obtain a block parameter
  • a data storage address calculation unit configured to calculate a storage address of the symbol data output by the data buffer FIFO according to the code block parameter
  • the symbol data storage RAM is set to store the symbol data to the corresponding location based on the storage address of the symbol data.
  • the device further comprises:
  • the FIFO data read control unit is arranged to control the symbol data output by the data buffer FIFO based on the code block data.
  • the device further comprises:
  • the RAM data read control unit is arranged to sequentially read the symbols in the symbol data storage RAM.
  • the code block parameter parsing unit parses the header data to obtain a code block parameter including a code block size and an encoding format, and a number of lines and a number of symbols of the code block data.
  • a data buffer FIFO group including three data buffer FIFOs is established, respectively storing interleaved system information, first path check information and second path check information; establishing two paths respectively including three symbol data storage RAMs
  • the symbol data storage RAM group, the three symbol data storage RAM respectively stores the deinterleaved system information, the first way check information and the second way check information, and the two pieces of symbol data storage RAM group perform ping-pong operation.
  • the beneficial effects of the present invention are: obtaining a code block parameter indication signal of the code block data by parsing the header data of the interleaved code block data, and according to the characteristics of the Turbo code and the convolutional code interleaving matrix, the method is fast and simple.
  • the general de-interleaving of Turbo codes and convolutional codes is realized, thereby saving the overhead of system logic resources and RAM resources.
  • FIG. 1 is a schematic flowchart of a de-interleaving method for de-rate matching according to an embodiment of the present invention
  • FIG. 2 is a block diagram of a de-interleaving device for de-rate matching according to an embodiment of the present invention
  • FIG. 3 is a basic process flow diagram of a de-interleaving method for de-rate matching according to an embodiment of the present invention. detailed description
  • FIG. 1 is a schematic flowchart of a de-interleaving method for de-rate matching according to an embodiment of the present invention. As shown in FIG. 1, the method includes:
  • Step S101 the data buffer FIFO buffers the code block data.
  • a data buffer FIFO group including three data buffer FIFOs can be established to store the interleaved system information, the first path check information, and the second path check information, respectively.
  • Step S102 the code block parameter analysis unit reads and parses the header data of the code block data to obtain a code block parameter.
  • the code block parameter includes a code block size and an encoding mode.
  • the code block parameter analysis unit calculates the number of rows and the number of dummy blocks of the code block data according to the parsed code block parameters, and the code block data is an interleaving matrix.
  • Step S103 The data storage address calculation unit calculates a storage address of the symbol data output by the data buffer FIFO according to the code block parameter.
  • the FIFO data read control unit controls the symbol data output by the data buffer FIFO according to the code block size of the code block parameter.
  • Step S104 the symbol data storage RAM stores the symbol data to the corresponding location according to the storage address of the symbol data.
  • a symbol data storage RAM group including three symbol data storage RAMs may be established, and the deinterleaved system information, the first path check information, and the second path check information are respectively stored.
  • the RAM data read control unit sequentially reads the symbols in the symbol data storage RAM to complete the deinterleaving process.
  • the apparatus includes a data buffer FIFO group, a code block parameter analysis unit, a FIFO data read control unit, and a data storage address calculation unit. a symbol data storage RAM group and a RAM data read control unit;
  • the data buffer FIFO group includes three data buffer FIFOs, which are a data buffer FIF01, a data buffer FIF02, and a data buffer FIF03, respectively buffering the code block data, that is, respectively storing the interleaved system information, the first way check information, and the second way. Verify the information.
  • the code block parameter parsing unit is configured to read and parse the header data of the code block data sent by the data buffer FIFO, to obtain a code block parameter including a code block size and an encoding format, and a number of lines and a number of symbols of the code block data.
  • the FIFO data read control unit is configured to calculate the symbol data output by the control data buffer FIFO according to the code block size in the code block parameter.
  • the data storage address calculation unit is configured to calculate a storage address of the symbol data output by the data buffer FIFO according to the code block parameter.
  • the symbol data storage RAM group includes three said symbol data storage RAMs, and respectively stores deinterleaved system information, first path check information, and second path check information.
  • the RAM data read control unit is arranged to sequentially read the symbols in the symbol data storage RAM.
  • two-way symbol data storage RAM group ping-pong work to reduce the impact on the processing time caused by RAM reading and writing, the above is a path de-interleaving process, can use multiple channels to jointly de-interlace, reduce the system Processing delay.
  • FIG. 3 shows a basic processing flow of the de-interleaving method for de-rate matching provided by the present invention. As shown in FIG. 3, the process includes:
  • Step S301 it is judged whether the prepared code block data has already been in the data buffer FIFO, and if it is ready, step S302 is performed.
  • Step S302 the code block parameter analysis unit starts to perform header data reading.
  • Step S303 the code block parameter parsing unit parses the relevant parameters from the received packet header data, including the size of the code block, the encoding format indication information, etc., and calculates the number of rows R and the dummy elements of the interleaving matrix according to the parsed parameters.
  • a number of parameters such as N D.
  • Step S304 reading data from the pre-stage data buffer FIFO in units of columns, and defining a column variable C cnt and a row variable R cnt .
  • Step 305 Calculate a storage address of the symbol data corresponding to each data according to the relevant parameter. This process does not require a particularly complicated operation, and only needs to multiply R cnt by 32 and add the offset address corresponding to each column to complete. , and multiplying 32 is just a simple shift operation. The offset address only needs to be updated every time C D is calculated.
  • Step 306 Align the symbol data and the corresponding address into the symbol data storage RAM.
  • Step S307 determining whether the current code block is written, if yes, executing step S308, and if no, executing step S304.
  • Step S302 to step S307 are repeated to complete the FIFO reading and RAM writing operation of the three-way data of the code block data.
  • Step S308 the RAM data reading control unit sequentially reads the symbols in the symbol data storage RAM to complete the deinterleaving process.
  • Steps S301 to S308 are repeated to complete the corresponding reading operation of the next code block.
  • the back end data reading control module is from the written RAM.
  • the data is read sequentially from the address zero, and the deinterleaving process is completed. This uses ping-pong and pipeline to reduce the impact of the RAM read and write operations on the system delay during the de-interleaving process.
  • the deinterleaving process of the PDCCH channel is completed, and the implementation steps are as follows:
  • the packet header data is read, and the relevant parameters are parsed, including the size of the code block, the coding format indication information, etc., and the interleaving matrix is calculated according to the parsed parameters.
  • a series of parameters such as the number of rows R and the number of dummy elements N D .
  • Embodiment 2 The data and the corresponding address are aligned and written into the symbol data storage RAM. Embodiment 2
  • the packet header data is read, and the relevant parameters are parsed, including the size of the code block, the encoding format indication information, etc., and the interleaving matrix is calculated according to the parsed parameters.
  • a series of parameters such as the number of rows R and the number of dummy elements N D .
  • the corresponding C D is obtained by reversing the binary sequence of C cnt
  • the second-pass check information is obtained by adding 1 to the binary sequence of C cnt .
  • Corresponding C D when the number of columns C D is less than the number of dummy N D needs to read R-1 data, when the number of columns C D is greater than or equal to the number of dummy N D need to read R data.
  • the data and the corresponding address are aligned and written into the symbol data storage RAM.
  • the present invention has the following technical effects:
  • the general processing of Turbo code and convolutional code interleaving is realized, and the overhead of system logic resources and RAM resources is reduced. It is not necessary to instantiate the interlaced matrix correspondence storage ROM.
  • the calculation of the deinterleaved data storage address is completed by simple shifting and low bit width addition and subtraction, which reduces the overall processing.
  • the complexity of the process Parallel and ping-pong operations are used to reduce the impact on system processing time due to RAM read and write, and reduce system processing latency.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明公开了一种解速率匹配的解交织方法，包括：A、数据缓存FIFO缓存码块数据；B、码块参数解析单元读取并解析所述码块数据的包头数据，得到码块参数；C、数据存储地址计算单元根据所述码块参数计算得到数据缓存FIFO输出的码元数据的存储地址；D、码元数据存储RAM根据所述码元数据的存储地址将所述码元数据存储至相应位置。本发明还相应地公开了一种解速率匹配的解交织系统。本发明通过解析交织的码块数据的包头数据得到码块数据的码块参数指示信号，并根据Turbo码和卷积码交织矩阵的特点快速简单的实现了Turbo码和卷积码的通用解交织，从而能够节省系统逻辑资源和RAM资源的开销。

Description

一种解速率匹配的解交织方法和装置 技术领域
本发明涉及通信领域的第三代移动通信 LTE ( Long Term Evolution, 长 期演进系统）解速率匹配技术， 特别涉及一种解速率匹配的解交织方法和 装置。 背景技术
在移动通信的下行链路中， 接收端需要对接收的数据进行解速率匹配， 而解交织可以看成是解速率匹配过程中的一个子过程， 在目前的 LTE系统 中， 解速率匹配过程中的解交织主要包括对 Turbo 编码和卷积码的处理， 这两种编码方式的解交织过程从思想上完全相同， 区别只在于交织形式及 处理过程的复杂性上的差异。
Turbo编码的交织过程如下：
步驟 1 , 指定一个矩阵， 令此矩阵的列数为固定值 C=32;
步驟 2, 计算此矩阵的行数 R, 使 D<=R* C, 其中 D为每一路数据的 原始码元个数；
步驟 3, 如果 R*C大于 D, 则需要在矩阵中添加 ND个哑元数据 Yk=0, 其中， k=0, 1 , ..· , ND-1 , ND= ( R*C-D ), 然后将哑元数据和码元按照先 哑元后码元的顺序以行为单位写入矩阵；
步驟 4,对于系统信息以及第一路校验信息按照协议规定的方式进行列 交换；
步驟 5 , 将交换后得到的矩阵以列为单位读出。
至此， 系统信息以及第一路校验信息的交织过程完成， 第二路的校验 信息较前两路的操作稍显复杂， 但仅是在上述变换的基础上做了些许改动， 思想完全一致， 而卷积码与 Turbo 编码交织过程的差别仅在于交织矩阵列 变换的形式不一。
解交织是交织的逆过程， 传统的解交织过程是在代码中定义一个 ROM, 在此 ROM 中存储交织矩阵的对应关系， 然后定义相应的数据存储 RAM, 根据 ROM 中交织矩阵的对应关系进行复杂的乘加运算得到数据的 存储地址， 然后控制相应的读写顺序从而完成解交织过程， 但是， 上述解 交织过程存在以下缺点：
1、 需要定义交织矩阵对应关系存储 ROM;
2、 数据存储地址计算比较复杂；
3、 如果要完成卷积码与 Turbo码的解交织或交织， 需要编写功能近似 的两组代码， 从而会增加系统逻辑资源及 RAM资源的开销。 发明内容
本发明的目的在于提供一种解速率匹配的解交织方法和装置， 用于解 决 Turbo码和卷积码的通用解交织问题。
本发明提供了一种解速率匹配的解交织方法， 包括以下步驟：
A、 数据緩存 FIFO緩存码块数据；
B、码块参数解析单元读取并解析码块数据的包头数据，得到码块参数；
C、 数据存储地址计算单元根据码块参数计算得到数据緩存 FIFO输出 的码元数据的存储地址；
D、 码元数据存储 RAM根据码元数据的存储地址将码元数据存储至相 应位置。
优选的， 在步驟 C和步驟 D之间， 还包括：
FIFO数据读取控制单元根据码块数据控制数据緩存 FIFO输出的码元 数据。
优选的， 在步驟 D之后， 还包括： RAM数据读取控制单元顺序读取码元数据存储 RAM中的码元。
优选的， 码块参数解析单元解析包头数据得到包括码块大小和编码格 式的码块参数和码块数据的行数和哑元个数。
优选的， 在步驟 A之前， 还包括：
建立包括三个数据緩存 FIFO的数据緩存 FIFO组， 分别存储交织后的 系统信息、 第一路校验信息和第二路校验信息；
建立两路分别包括三个码元数据存储 RAM的码元数据存储 RAM组， 三个码元数据存储 RAM分别存储解交织后的系统信息、第一路校验信息和 第二路校验信息， 两路码元数据存储 RAM组进行乒乓操作。
本发明还提供了一种解速率匹配的解交织装置， 包括：
数据緩存 FIFO , 设置为緩存码块数据；
码块参数解析单元， 设置为读取并解析码块数据的包头数据， 得到码 块参数；
数据存储地址计算单元， 设置为根据码块参数计算得到数据緩存 FIFO 输出的码元数据的存储地址； 以及
码元数据存储 RAM, 设置为根据码元数据的存储地址将码元数据存储 至相应位置。
优选的， 装置还包括：
FIFO数据读取控制单元， 设置为根据码块数据控制数据緩存 FIFO输 出的码元数据。
优选的， 装置还包括：
RAM数据读取控制单元， 设置为顺序读取码元数据存储 RAM中的码 元。
优选的， 码块参数解析单元解析包头数据得到包括码块大小和编码格 式的码块参数和码块数据的行数和码元个数。 优选的， 建立包括三个数据緩存 FIFO的数据緩存 FIFO组， 分别存储 交织后的系统信息、 第一路校验信息和第二路校验信息； 建立两路分别包 括三个码元数据存储 RAM 的码元数据存储 RAM组， 三个码元数据存储 RAM分别存储解交织后的系统信息、 第一路校验信息和第二路校验信息， 两路码元数据存储 RAM组进行乒乓操作。
与现有技术相比较， 本发明的有益效果在于： 通过解析交织的码块数 据的包头数据得到码块数据的码块参数指示信号， 并根据 Turbo码和卷积 码交织矩阵的特点快速简单的实现了 Turbo码和卷积码的通用解交织， 从 而能够节省系统逻辑资源和 RAM资源的开销。 附图说明
图 1是本发明实施例提供的解速率匹配的解交织方法的流程示意图； 图 2是本发明实施例提供的解速率匹配的解交织装置框图；
图 3是本发明实施例提供的解速率匹配的解交织方法的基本处理流程 图。 具体实施方式
以下结合附图对本发明的优选实施例进行详细说明， 应当理解， 以下 所说明的优选实施例仅用于说明和解释本发明， 并不用于限定本发明。
图 1显示了本发明实施例提供的解速率匹配的解交织方法的流程示意， 如图 1所示， 该方法包括：
步驟 S101 , 数据緩存 FIFO緩存码块数据。
可以建立包括三个数据緩存 FIFO的数据緩存 FIFO组， 分别存储交织 后的系统信息、 第一路校验信息和第二路校验信息。
步驟 S102, 码块参数解析单元读取并解析码块数据的包头数据， 得到 码块参数。 码块参数包括码块大小和编码方式， 同时， 码块参数解析单元根据解 析出的码块参数计算得到码块数据的行数和哑元个数， 码块数据即为交织 矩阵。
步驟 S103 , 数据存储地址计算单元根据码块参数计算得到数据緩存 FIFO输出的码元数据的存储地址。
FIFO数据读取控制单元根据码块参数的码块大小控制数据緩存 FIFO 输出的码元数据。
步驟 S104, 码元数据存储 RAM根据码元数据的存储地址将码元数据 存储至相应位置。
可以建立包括三个码元数据存储 RAM的码元数据存储 RAM组， 分别 存储解交织后的系统信息、 第一路校验信息和第二路校验信息。
RAM数据读取控制单元顺序读取所述码元数据存储 RAM中的码元， 完成解交织过程。
图 2显示了本发明提供的解速率匹配的解交织方法的装置， 如图 2所 示， 该装置包括数据緩存 FIFO组、 码块参数解析单元、 FIFO数据读取控 制单元、 数据存储地址计算单元、 码元数据存储 RAM组和 RAM数据读取 控制单元； 其中，
数据緩存 FIFO组包括三个数据緩存 FIFO, 分别为数据緩存 FIF01、 数据緩存 FIF02和数据緩存 FIF03, 分别緩存码块数据， 即分别存储交织 后的系统信息、 第一路校验信息和第二路校验信息。
码块参数解析单元，设置为读取并解析数据緩存 FIFO发送的码块数据 的包头数据， 得到包括码块大小和编码格式的码块参数， 以及码块数据的 行数和码元个数。
FIFO数据读取控制单元， 设置为根据码块参数中的码块大小计算得到 控制数据緩存 FIFO输出的码元数据。 数据存储地址计算单元， 设置为根据码块参数计算得到数据緩存 FIFO 输出的码元数据的存储地址。
码元数据存储 RAM组包括三个所述码元数据存储 RAM, 分别存储解 交织后的系统信息、 第一路校验信息和第二路校验信息。
RAM数据读取控制单元， 设置为顺序读取码元数据存储 RAM中的码 元。
其中， 采用两路码元数据存储 RAM组乒乓工作， 减少由于 RAM读写 带来的对系统处理时间的影响， 以上为一个通路的解交织过程， 可以采用 多个通路共同进行解交织， 减少系统处理延时。
图 3显示了本发明提供的解速率匹配的解交织方法的基本处理流程， 如图 3所示， 该流程包括：
步驟 S301 , 判断数据緩存 FIFO中是否已经有准备好的码块数据， 如 果已准备好， 则执行步驟 S302。
步驟 S302, 码块参数解析单元开始进行包头数据读取。
步驟 S303, 码块参数解析单元从收到的包头数据中解析出相关参数， 包括码块的大小， 编码格式指示信息等， 同时根据解析出的参数计算出交 织矩阵的行数 R以及哑元个数 ND等一系列参数。
步驟 S304, 以列为单位从前级数据緩存 FIFO 中读取数据， 并定义列 变量 Ccnt和行变量 Rcnt, 每读一个数据 Rcnt值加 1 , 每读完一列 Ccnt值加 1 , 每读完一列 Rcnt值归 0, 以系统信息为例， 由于每个码块数据的个数都不是 32的倍数， 因此在交织时为了填满一个 32列的交织矩阵， 必然会填写相应 的哑比特， 这样在解交织时当按列从前级数据緩存 FIFO中读取数据时， 每 次读取的个数就会不一样，当所在列数 CD小于哑元个数 ND时需要读取 R-1 个数据， 当所在列数 CD大于等于哑元个数 ND时需要读取 R个数据， 由于 交织的问题， 并不知道当前读取列的数据在交织前位于交织矩阵的第几列， 协议只是告诉了我们一个简单的对应关系， 但是这个对应关系存在着特殊 的规律， 对于 PDSCH信道 Ccnt的二进制数与 CD是一个相反的关系， 而对 于 PBCH及 PDCCH信道 Ccnt的二进制数顺序变反并将最低位取反则可得到 对应的 CD。
步驟 305 ,根据相关参数计算每个数据对应的码元数据的存储地址， 这 一过程不需要特别复杂的运算， 只需要将 Rcnt乘以 32并加上每一列对应的 偏移地址就可以完成， 而乘 32只是一个简单的移位操作， 偏移地址只需要 在每次计算 CD时更新即可。
步驟 306, 将码元数据及对应的地址对齐， 写入到码元数据存储 RAM 中。
步驟 S307, 判断当前码块是否写入完毕， 若是， 则执行步驟 S308, 若 否， 则执行步驟 S304。
重复步驟 S302~步驟 S307,完成一个码块数据三路数据的 FIFO读取和 RAM写入操作。
步驟 S308, RAM数据读取控制单元顺序读取码元数据存储 RAM中的 码元， 完成解交织过程。
重复步驟 S301~步驟 S308, 完成下一个码块的相应读取操作， 在完成 下一码块 FIFO数据读取和 RAM写入操作的同时， 后端数据读取控制模块 从写入完毕的 RAM中从地址零开始顺序读取数据， 完成解交织过程， 这样 采用乒乓及流水的方式，减少解交织过程中 RAM的读写操作对系统延时带 来的影响。
下面通过两个实施例对图 3的流程进行具体说明。 实施例一
假定在一个 UE系统中， 完成 PDCCH信道的解交织过程， 实施步驟如 下： 当前级 FIFO中已经有准备好的码块数据时， 开始进行包头数据读取， 从中解析出相关参数， 包括码块的大小、 编码格式指示信息等， 同时根据 解析出的参数计算出交织矩阵的行数 R以及哑元个数 ND等一系列参数。
以列为单位从前级三路緩存 FIFO中读取数据，并定义变量 Ccnt及 Rent, 每读一个数据 Rcnt值加 1 , 每读完一列 Rcnt值归 0, 每读完一列 Ccnt值加 1 , 通过对 Ccnt的二进制数顺序变反并将最低位取反得到对应的 CD, 当所在列 数 CD小于哑元个数 ND时需要读取 R-1个数据， 当所在列数 CD大于等于哑 元个数 ND时需要读取 R个数据。
计算每个数据对应的码元 RAM存储地址， 将 Rcnt乘以 32, 即左移 5 位， 并加上每一列对应的偏移地址就可以完成， 偏移地址只在每次计算 CD 时更新。
将数据及对应的地址对齐， 写入到码元数据存储 RAM中。 实施例二
假定在一个 UE系统中， 完成 PDSCH信道的解交织过程， 实施步驟如 下：
当前级 FIFO中已经有准备好的码块数据时， 开始进行包头数据读取， 从中解析出相关参数， 包括码块的大小， 编码格式指示信息等， 同时根据 解析出的参数计算出交织矩阵的行数 R以及哑元个数 ND等一系列参数。
以列为单位从前级三路緩存 FIFO中读取数据，并定义变量 Ccnt及 Rcnt, 每读一个数据 Rcnt值加 1 , 每读完一列 Rcnt值归 0, 每读完一列 Ccnt值加 1 , 对于系统信息及第一路校验信息通过对 Ccnt的二进制数顺序变反得到对应 的 CD, 对于第二路校验信息通过对 Ccnt的二进制数顺序变反加 1得到对应 的 CD, 当所在列数 CD小于哑元个数 ND时需要读取 R-1个数据， 当所在列 数 CD大于等于哑元个数 ND时需要读取 R个数据。
计算每个数据对应的码元 RAM存储地址， 将 Rcnt乘以 32, 即左移 5 位， 并加上每一列对应的偏移地址就可以完成， 偏移地址只在每次计算 CD 时更新。
将数据及对应的地址对齐， 写入到码元数据存储 RAM中。
综上所述， 本发明具有以下技术效果： 实现了对 Turbo码和卷积码交 织的通用处理， 减少系统逻辑资源及 RAM资源的开销。 不需例化交织矩阵 对应关系存储 ROM, 针对解交织过程的特点及两种编码格式交织矩阵的规 律， 采用简单的移位及低位宽加减完成解交织数据存储地址的计算， 降低 了整个处理过程的复杂度。 采用并行及乒乓操作， 减少由于 RAM读写带来 的对系统处理时间的影响， 减少系统处理延时。
尽管上文对本发明进行了详细说明， 但是本发明不限于此， 本领域技 术人员可以根据本发明的原理进行各种修改。 因此， 凡按照本发明原理所 作的修改， 都应当理解为落入本发明的保护范围。

Claims

权利要求书
1、 一种解速率匹配的解交织方法， 其中， 该方法包括：
A、 数据緩存 FIFO緩存码块数据；
B、 码块参数解析单元读取并解析所述码块数据的包头数据， 得到码块 参数；
C、 数据存储地址计算单元根据所述码块参数计算得到数据緩存 FIFO 输出的码元数据的存储地址；
D、 码元数据存储 RAM根据所述码元数据的存储地址将所述码元数据 存储至相应位置。
2、 根据权利要求 1所述的方法， 其中， 所述步驟 C和步驟 D之间， 该 方法还包括：
FIFO数据读取控制单元根据所述码块参数控制所述数据緩存 FIFO输 出的码元数据。
3、 根据权利要求 2所述的方法， 其中， 在所述步驟 D之后， 该方法还 包括：
RAM数据读取控制单元顺序读取所述码元数据存储 RAM中的码元。
4、 根据权利要求 3所述的方法， 其中， 所述码块参数解析单元解析所 述包头数据得到包括码块大小和编码格式的码块参数， 以及码块数据的行 数和哑元个数。
5、 根据权利要求 4所述的方法， 其中， 在所述步驟 A之前， 该方法还 包括：
建立包括三个所述数据緩存 FIFO的数据緩存 FIFO组， 分别存储交织 后的系统信息、 第一路校验信息和第二路校验信息；
建立两路分别包括三个所述码元数据存储 RAM的码元数据存储 RAM 组， 三个所述码元数据存储 RAM分别存储解交织后的系统信息、 第一路校 验信息和第二路校验信息， 两路码元数据存储 RAM组进行乒乓操作。
6、 一种解速率匹配的解交织装置， 其中， 该装置包括：
数据緩存 FIFO , 设置为緩存码块数据；
码块参数解析单元， 设置为读取并解析所述码块数据的包头数据， 得 到码块参数；
数据存储地址计算单元， 设置为根据所述码块参数计算得到数据緩存 FIFO输出的码元数据的存储地址； 以及
码元数据存储 RAM, 设置为根据所述码元数据的存储地址将所述码元 数据存储至相应位置。
7、 根据权利要求 6所述的装置， 其中， 所述装置还包括：
FIFO数据读取控制单元， 设置为根据所述码块数据控制所述数据緩存 FIFO输出的码元数据。
8、 根据权利要求 7所述的装置， 其中， 所述装置还包括：
RAM数据读取控制单元， 设置为顺序读取所述码元数据存储 RAM中 的码元。
9、 根据权利要求 8所述的装置， 其中， 所述码块参数解析单元解析所 述包头数据得到包括码块大小和编码格式的码块参数， 以及码块数据的行 数和哑元个数。
10、 根据权利要求 9所述的装置， 其中， 建立包括三个所述数据緩存 FIFO的数据緩存 FIFO组， 分别存储交织后的系统信息、 第一路校验信息 和第二路校验信息；以及建立两路分别包括三个所述码元数据存储 RAM的 码元数据存储 RAM组， 三个所述码元数据存储 RAM分别存储解交织后的 系统信息、 第一路校验信息和第二路校验信息， 两路码元数据存储 RAM组 进行乒乓操作。
PCT/CN2011/079654 2011-05-05 2011-09-15 一种解速率匹配的解交织方法和装置 WO2012149741A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110115170.0 2011-05-05
CN201110115170.0A CN102769506B (zh) 2011-05-05 2011-05-05 一种解速率匹配的解交织方法和装置

Publications (1)

Publication Number Publication Date
WO2012149741A1 true WO2012149741A1 (zh) 2012-11-08

Family

ID=47096769

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/079654 WO2012149741A1 (zh) 2011-05-05 2011-09-15 一种解速率匹配的解交织方法和装置

Country Status (2)

Country Link
CN (1) CN102769506B (zh)
WO (1) WO2012149741A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103200560A (zh) * 2013-03-28 2013-07-10 东莞宇龙通信科技有限公司 长期演进网络的数据读取方法及装置
CN103873188A (zh) * 2012-12-13 2014-06-18 中兴通讯股份有限公司 一种并行解速率匹配方法和装置
CN111133700A (zh) * 2017-09-22 2020-05-08 华为技术有限公司 高速率接收电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101242190A (zh) * 2007-02-09 2008-08-13 卓胜微电子（上海）有限公司 时间解交织方法
CN101510782A (zh) * 2009-03-20 2009-08-19 华为技术有限公司 译码方法和系统
CN101594153A (zh) * 2009-06-29 2009-12-02 中兴通讯股份有限公司 基于数字逻辑实现解交织的方法和系统
CN101986584A (zh) * 2010-10-22 2011-03-16 中国科学院计算技术研究所 一种3gpp lte中的解速率匹配装置和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL141800A0 (en) * 1999-07-06 2002-03-10 Samsung Electronics Co Ltd Rate matching device and method for a data communication system
CN101882970A (zh) * 2009-05-06 2010-11-10 中国科学院微电子研究所 多模式的交织与解交织地址生成方法及装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101242190A (zh) * 2007-02-09 2008-08-13 卓胜微电子（上海）有限公司 时间解交织方法
CN101510782A (zh) * 2009-03-20 2009-08-19 华为技术有限公司 译码方法和系统
CN101594153A (zh) * 2009-06-29 2009-12-02 中兴通讯股份有限公司 基于数字逻辑实现解交织的方法和系统
CN101986584A (zh) * 2010-10-22 2011-03-16 中国科学院计算技术研究所 一种3gpp lte中的解速率匹配装置和方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103873188A (zh) * 2012-12-13 2014-06-18 中兴通讯股份有限公司 一种并行解速率匹配方法和装置
CN103873188B (zh) * 2012-12-13 2017-06-27 中兴通讯股份有限公司 一种并行解速率匹配方法和装置
CN103200560A (zh) * 2013-03-28 2013-07-10 东莞宇龙通信科技有限公司 长期演进网络的数据读取方法及装置
CN111133700A (zh) * 2017-09-22 2020-05-08 华为技术有限公司 高速率接收电路
CN111133700B (zh) * 2017-09-22 2021-06-29 华为技术有限公司 高速率接收电路
US11212043B2 (en) 2017-09-22 2021-12-28 Huawei Technologies Co., Ltd. High rate receiver circuit

Also Published As

Publication number Publication date
CN102769506B (zh) 2016-06-22
CN102769506A (zh) 2012-11-07

Similar Documents

Publication Publication Date Title
US8433987B2 (en) Method for high-efficient implementation of de-rate matching including HARQ combining for LTE
US8719658B2 (en) Accessing memory during parallel turbo decoding
WO2018090629A1 (zh) 一种解交织解速率匹配的方法、装置及计算机存储介质
US8433004B2 (en) Low-latency viterbi survivor memory architecture and method using register exchange, trace-back, and trace-forward
EP3193452A1 (en) Parallel processing method of bit rate matching and device thereof
WO2014090045A1 (zh) Td-scdma上行传输信道处理方法
WO2011095115A1 (zh) 一种解交织方法和装置
WO2009152770A1 (zh) 一种第二次交织及解交织的方法和装置
US10110349B2 (en) Rate dematching method, apparatus and receiving-side device
US8402342B2 (en) Method and system for cyclic redundancy check
WO2012149741A1 (zh) 一种解速率匹配的解交织方法和装置
WO2012034398A1 (zh) 维特比解码实现方法及装置
US8924829B2 (en) Device and method for turbo-encoding a block of data
CN112165338B (zh) 一种卷积码随机交织序列交织关系的估计方法
KR20020030170A (ko) 터보 디코딩 방법
WO2008028419A1 (fr) Procédé et système d&#39;entrelacement/désentrelacement dans un système de communication
WO2022021098A1 (zh) 一种编解码方法及装置
KR100594043B1 (ko) 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치
CA2730991C (en) Method and system for cyclic redundancy check
WO2011091672A1 (zh) 一种速率匹配实现方法和系统
EP2362549B1 (en) Low-latency viterbi survivor memory architecture and method using register exchange, trace-back, and trace-forward
CN116015546B (zh) 一种基于FPGA的任意长度turbo码速率匹配方法
CN106533611A (zh) 一种卷积码的数据发送方法及装置
WO2011144144A1 (zh) 一种数据解交织方法及装置
US20140375485A1 (en) Turbo encoder apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11864784

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11864784

Country of ref document: EP

Kind code of ref document: A1