CN101986584A - 一种3gpp lte中的解速率匹配装置和方法 - Google Patents

Abstract

本发明提供一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM；解交织RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后读出数据，完成解交织。

Description

一种3GPP LTE中的解速率匹配装置和方法

技术领域

本发明涉及移动通信技术领域，更具体地，本发明涉及一种第三代合作伙伴计划长期演进系统(3GPP LTE)中的解速率匹配方法，特别涉及支持并行处理的3GPP LTE解速率匹配的装置和方法。

背景技术

3GPP通信系统的上行链路中，发送端传输信道的复用和信道编码处理主要包括循环冗余校验码(Cyclic Redundancy Code，CRC)添加、信道编码、速率匹配、交织和信道复用等步骤，具体可参考3GPP 36.212协议。其中，速率匹配是为了匹配物理信道的承载能力，将输入序列中的一些比特重发(Repeated)或打孔(Punctured)，以确保在传输信道复用后总的比特率与所配置的物理信道总比特率相同。如图1所示，速率匹配模块由子块交织、比特收集和比特选择与修剪三部分组成。

子块交织

将turbo编码器输出的系统码(S)、校验码1(P1)和校验码2(P2)分别进行按行输入、列交换后再按列输出的交织操作。交织矩阵的列数Col固定为32，设S、P1和P2的长度均为D，则交织矩阵的行数Row为满足D＜＝Row*Col的最小整数值。不够填满整个交织矩阵的位置用填充比特<null>填充，也就是在每个子块交织矩阵的第一行前面填充Nd＝K-D个填充比特，其中K＝Col*Row，使得输出的三路数据流长度均为K。

比特收集

将三个子块交织器输出的数据流按S在最前面，P1、P2交叉放在后面的顺序合并为一个大小为3*K的数据块，存放在循环缓存器(Circular Buffer)中。

比特选择与修剪

从循环缓存器的k0位置开始输出，如果遇到填充比特就不取，跳向下一地址继续取，直到取到指定的长度E，从而得到指定码率和格式的输出比特流e_k。其中，起始位置k0根据冗余版本号rv_idx和交织矩阵行数Row等计算得到。具体的速率匹配技术细节见3GPP 36.2125.1.4节。

3GPP通信系统的下行链路中，接收端传输信道的信道解码过程与发送过程相对应，主要包括解速率匹配、信道解码和CRC校验等步骤，其中解速率匹配完成速率匹配的逆过程。传统的解速率匹配包含比特恢复、比特分离和子块解交织三个部分，如图2所示。

比特恢复

步骤1：根据传输块的大小，按照码块分段的方式计算出每个码块的长度和在码块分段时添加的填充比特个数F；步骤2：根据码块长度计算出速率匹配子块交织中添加的填充比特个数Nd；步骤3：计算前两步得到的填充比特总和，再根据子码块交织和比特合并的算法求解出所有填充比特在循环缓存器中的位置；步骤4：计算速率匹配输出时的起始地址k0；步骤5：将输入序列从k0地址开始，依次输入到循环缓存器中，若当前地址为填充比特的位置，往循环缓存器写0；否则，将输入数据写入，当地址递增到指定长度E时，重新回到0地址；步骤6：根据每个码块的物理信道的比特数量和码块的实际长度进行解重发或者解打孔过程，也就是对应于速率匹配中重发或打孔操作的逆过程。解重发就是对重复发送的数据进行合并，解打孔就是将打孔过程被打掉的数据恢复为0。

比特分离

比特分离与比特收集对应，它将比特恢复后的数据从循环缓存器中按照一定顺序读出，分离成3个子块，其中前K个数据写入子块解交织器S，后2K个数据交替写入子块解交织器P1和子块解交织器P2。

子块解交织

对3个子块分别进行按列输入、列交换后再按行输出的子块解交织，并在输出时去掉子块交织中添加的填充比特。

这种传统的解速率匹配方法的硬件实现过程繁琐，并且耗费较大的存储器资源。如果按照比特恢复、比特分离和子块解交织为功能块实现，则每一模块都需要分别用缓存器暂存中间结果，再由下一模块从上一模块的缓存器中读取中间结果进行处理，这样将引入大量的缓存器读写操作，耗费较大的存储器资源和处理时间。

填充比特位置的计算比较复杂，需要重复速率匹配过程以记录每个填充比特在循环缓存器中的地址。

当解速率匹配模块输入的数据量较大时，若读数和处理过程都是每个时钟周期只操作一个符号，将会耗费很长的处理时间，对于处理速度要求较高的系统，解速率匹配模块将成为整体处理速度的瓶颈。

当解速率匹配工作在解重发模式时，重复发送的数据部分需要多次写入解交织存储器，并和之前写入的数据进行合并，这个过程需要对循环缓存器或解交织存储器进行多次读写操作，控制复杂且读写过程消耗的时间也会影响到系统的处理速度。

可见在整个信道的解码处理时间中，解速率匹配占很大的比例，对它的处理速度的改善将会有利于整个系统的处理速度提升。

发明内容

为解决现有技术的处理速度慢，硬件资源耗费较大的问题，本发明提出了一种用于3GPP LTE通信系统的解速率匹配并行方法及装置。

根据本发明的一个方面，提供了一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：

输入缓存RAM，用于缓存输入数据；

解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；

输入缓存RAM读控制器和比特分离装置，用于从输入缓存RAM中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织RAM，并且在打孔模式下完成解打孔操作；

解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；

解交织RAM读控制器，用于读取解交织RAM，并且所读取的数据均是并行4个符号的读操作；

解交织RAM，划分成M*M个子RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后按照所述解交织RAM读控制器生成的地址读出数据，完成解交织。

根据本发明的另一个方面，提供了一种3GPP LTE中的turbo编码信道并行解速率匹配方法，包括：

步骤10)、输入数据存储到输入缓存RAM中；

步骤20)、在解重发模式下，解重发模块读出输入缓存RAM中的数据完成合并后写回输入缓存RAM；

步骤30)、输入缓存RAM读控制器和比特分离装置读出输入缓存RAM中的数据完成数据的比特分离和解打孔操作；

步骤40)、比特分离的数据通过解交织RAM写控制器写入解交织RAM，再由解交织RAM读控制器读出，完成解交织操作。

本发明提供一种并行解速率匹配的方法及装置，减少了解速率匹配对缓存器的读写操作，提高了处理速度，硬件占用资源小且易于实现。本发明在进行解打孔或解重发操作时，恢复的比特数据可直接写入解交织存储器，同时，将解交织的地址运算过程分解为解交织存储器的写和读过程省去了中间的循环缓存器，简化了解交织的地址运算并易于实现，使得一个过程内完成解速率匹配与解交织运算成为可能。

本发明在重发模式下，进行解速率匹配过程之前，就先对收到的数据进行解重发操作，将重发的部分按最大8个符号的宽度依次读出，合并后的数据在一个时钟周期内写回到输入缓存RAM。比起在解速率匹配过程中完成解重发操作极大的提高了处理速度和减少了硬件逻辑资源；同时合并后的数据不需要额外的存储器，极大的减少了硬件存储器资源；

本发明为了能够同时并行的进行M个符号的解交织RAM读写，首先将解交织RAM按行和按列分别划分成M个子RAM，即把解交织RAM划分成M*M个子RAM；进一步，为了使按列交换后并行读出的M个符号不在同一个子RAM中，并行写入的过程中对解交织RAM的列地址作偏移，也就是改变写入时的子RAM顺序。使得解交织过程中一次读写的M个符号不会在同一个子RAM中，也就是不会产生冲突，实现了并行解交织，使处理速度提高M倍。

根据turbo编码信道的码块分段以及turbo编码增加的4个尾比特，可以知道，解速率匹配输出的3路数据长度都是4的倍数；同时考虑到，当存储器划分成太多子块后，总容量虽然不变，但是由于增加了控制逻辑等使得总面积增大很多；所以并行宽度M选为4，也就是解交织缓存采用16个子RAM。

附图说明

图1是现有3GPP LTE中的速率匹配结构示意图。

图2是传统的解速率匹配结构示意图。

图3是用于turbo编码信道的并行解速率匹配装置图。

图4是用于turbo编码信道的并行解速率匹配数据流程图。

图5是解重发模式的流程图。

具体实施方式

下面结合附图和具体实施例对本发明提供的一种用于3GPP LTE解速率匹配的装置和方法进行详细描述。

图3示出根据本发明实施例的用于turbo编码信道并行解速率匹配的装置，总的来说，该装置包括：输入缓存RAM，用于缓存输入数据，输入数据是指待处理的传输块；解重发模块，用于解重发模式下进行解速率匹配和解交织操作之前，先对输入缓存RAM中的重复发送的数据进行合并，最大并行时一次读写8个符号；输入缓存RAM读控制器和比特分离装置，基于速率匹配中循环缓存器的起始地址k0，从输入缓存RAM中分离出系统码和校验码，同时在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作，即在打孔位置填充0；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，片选信号产生的规则为：对于输出的前D个符号，写入子块解交织RAM S，对于输出的后2D个符号，间隔写入子块解交织RAM P1和P2，其中，D为数据流S、P1和P2解交织后的长度；解交织RAM读控制器，同时读取3个解交织RAM，并且3路数据均是并行4个符号的读操作；解交织RAM，共有3组，每组16个，使得可以同时操作3路数据，每路并行操作4个符号；用于按照“解交织RAM写控制器”生成的地址缓存“比特分离”装置输出的数据，然后按照“解交织RAM读控制器”生成的地址读出数据，从而完成解交织。

图4示出用于turbo编码信道并行解速率匹配的方法，总的来说，该方法包括：输入数据存储到“输入缓存RAM”中；如果当前解速率匹配模式是解重发模式，则“解重发模块”读出“输入缓存RAM”中的数据完成合并后再写回“输入缓存RAM”；然后“输入缓存RAM读控制器和比特分离装置”读出“输入缓存RAM”中的数据完成数据的比特分离和解打孔操作；最后，比特分离的数据通过“解交织RAM写控制器”写入“解交织RAM”，再由“解交织RAM读控制器”读出，完成解交织操作。装置的详细结构和操作方法在下面详细讨论。

输入缓存RAM

该RAM用于存储一个传输块，其大小是G的最大值，其中G在协议36.212的5.1.4.1.2节定义，表示一次传输中一个传输块可用的符号总数目；

为了使三路解交织数据(S，P1和P2)都能满足并行4个符号处理的要求，同时考虑外部总线带宽，输入缓存RAM采用的宽度为8个符号，每个符号宽度就是系统所采用的软数据位宽；深度为G/8。

解重发模块

该模块适用于码率(code rate)较小并且发送端的速率匹配工作在重发(repeat)模式时，此时解速率匹配输入长度会很大，需要将重复发送的部分继续循环加在已有的值上，以提高译码的性能。

解重发模块所采用的方式是在输入缓存RAM输出时就完成数据的合并，然后将结果写回到输入缓存，从而有效地节省存储器资源和处理时间。为了进一步提高处理速度，采用一种优化模式能最大8个符号并行的完成解重发。

令Ci表示输入缓存RAM地址i中的数值，对于第r个码块，在输入缓存RAM中的初始地址假设为sum_r_E，从此地址开始按照图5所示的流程进行解重发。它包含Loop1和Loop2两层循环，具体流程为：

步骤501：计算第r个码块在输入缓存RAM中的起始地址。

因为当r≤C-γ-1时，发送端速率匹配输出序列的长度

否则，

将前r(0到r-1)个码块的速率匹配输出序列的长度E累加起来，得到的sum_r_E就是解速率匹配时第r个码块在输入缓存RAM中的起始地址。

步骤502：计算第r个码块的解速率匹配输入序列长度E和该码块解速率匹配过程中的实际有效长度de_rm_len，de_rm_len等于Ncb-null_ncb，其中null_ncb为前Ncb个数中填充比特的个数。

步骤503：循环1状态(Loop1)

此状态是从当前码块的起始地址sum_r_E开始，在de_rm_len的范围内以步长8递增，设当前地址为i，相当于循环变量。首先读出地址i的数据Ci赋给变量comb_data，然后依次跳转到Loop2状态和数据写回状态，最后将地址i加8，判断其是否在de_rm_len的范围内，即i是否小于sum_r_E+de_rml_en，若是，则继续该循环，否则跳出循环，结束解重发过程。

步骤504：循环2状态(Loop2)

令当前地址为循环变量j，其在从i到sum_r_E+E的地址范围内，不断以步长de_rm_len递增，读出所有满足条件的数用于合并。

步骤504.1：因为i总能被8整除，当de_rm_len不为8的倍数时，需要连续读两个地址才能进行一次8个符号的数据合并。假设de_rm_len除以8的余数为n，则读出地址为j+de_rm_len的数据的低n个符号和地址为j+de_rm_len+8的数据的高(8-n)个符号，分别得到low_C(j+de_rm_len)和hig_C(j+de_rm_len+8)作为一次并行操作的8个符号，最后将其累加到变量comb_data上；

步骤504.2：当de_rm_len为8的倍数时，只需读一个地址，得到地址为j+de_rm_len的数据C(j+de_rm_len)累加到变量comb_data上作为新的合并值。

步骤505：数据写回

该过程是将步骤504(Loop2)得到的最终合并好的数据comb_data写回到输入缓存RAM的地址i，也就是令Ci＝comb_data。然后将地址i递增8，按照步骤503判断是否继续执行Loop1。

输入缓存RAM读控制器和比特分离装置

该模块的主要作用是按照一定的顺序从输入缓存RAM中的相应地址取数，经过解打孔处理后按照先系统码后校验码的顺序输出，并给出读写控制信号。

对于发送端的速率匹配模块，不同的冗余版本会产生不同的起始地址，从而使得从循环缓存的系统码或校验码开始输出都有可能。与此对应，如果接收端的解速率匹配装置从输入缓存RAM中顺序读出数据的话，就需要写入到子块解交织RAM的不同起始地址。考虑到从输入缓存RAM中取数，最多只用三次连续地址的取数可以得到一个码块，记为数据段a，b，c。如果k0是从系统码开始，则数据段a、b对应系统码，数据段c对应校验码；如果k0是从校验码开始，则数据段a对应系统码，数据段b、c对应校验码。

为了能减小子块解交织时写地址的生成逻辑，采用不连续的读输入缓存RAM而连续写解交织RAM的方式，其流程是如下：

步骤1：按照数据段a，b，c的顺序，产生每次从输入缓存RAM中读数的起始地址和数据长度；

步骤2：按照步骤1的地址从输入缓存RAM中读出数据段a，b，c，以实现比特分离的目的；

步骤3：按照上述方式，顺序读出数据的同时，用移位寄存器的方式完成解打孔操作，也就是将填充比特和被打孔打掉的数据恢复为0；

步骤4：将比特分离后的数据顺序写入系统码和校验码的子块解交织RAM并给出读写控制信号。

对于步骤1中，数据段a，b，c在输入缓存RAM中的起始地址和数据长度，首先令start_addrx表示数据段x所对应输入缓存RAM中的起始地址，length_x表示数据段x所对应输入缓存RAM中的最大长度(x＝a，b，c)；函数min(a，b)表示求a，b中的较小值；参考协议36.212的5.1.4.1.2中公式

addr_end代表k0+j＝Ncb时所对应的k值；null_k0、null_k0_Ncb分别表示速率匹配交织器中前k0、前(k0-Ncb)个地址所对应的填充数据null的个数，可以通过查表得到。则具体的地址和长度生成方式为：

●若(k0＜D)

数据段a对应系统码中k0地址前的部分

Start_addr_a＝addr_end；

Length_a＝min(E-Start_addr_a，k0-null_k0)；

数据段b对应系统码中k0地址后的部分

Start_addr_b＝0；

Length_b＝min(min(E，addr_end)，Start_addr_c)；

数据段c对应校验码

Start_addr_c＝D-k0-null_num+null_k0；

Length_c＝min(min(E，addrend)-Start_addr_c，2(D-null_num))；

●若(Ncb＜k0)

数据段a为空

Start_addr_a＝0；

Length_a＝0；

数据段b对应系统码

Start_addr_b＝0；

Length_b＝min(min(E，addr_end)，Start_addr_c)；

数据段c对应校验码

Start_addr_c＝D-k0+Ncb-null_num+null_k0_Ncb；

Length_c＝min(min(E，addr_end)-Start_addr_c，k0-D-null_k0))；

●其它情况

数据段a对应系统码

Start_addr_a＝addr_end；

Length_a＝min(E-addr_end，D-null_num)；

数据段b对应校验码中k0地址前的部分

Start_addr_b＝addr_end+D-null_num；

Length_b＝min(E-Start_addr_b，k0-D-null_k0)；

数据段c对应校验码k0地址后的部分

Start_addr_c＝0；

Length_c＝min(min(E，addr_end)，3D-2null_num-k0+null_k0)。

解交织RAM

采用三个相互独立的解交织RAM，使得处理完毕的S、P1及P2数据流分别存放，便于后续解码模块的并行处理。

根据turbo编码信道的码块分段，最大的码块长度为6144，加上CRC校验位(24比特)和turbo编码位比特(4比特)，每个解交织RAM的地址总深度为6172，宽度为1个符号。

为了在每个时钟周期都能并行地按列写入或按行读出4个符号，将3个解交织RAM都看作存储器矩阵，那么在实现时，每个解交织RAM按行和按列各划分成相等的4块，共16个子RAM，如下式所示：

Y代表解交织RAM矩阵，为32列193行的矩阵，它对应于一组解交织子RAM矩阵：s0到s15；每个解交织子RAM是一个8列49行的矩阵，k和i分别表示子RAM矩阵的行和列。例如，s1＝y4k+4i+1表示Y矩阵的第4k行和第4i+1列的数据位于子RAM矩阵s1的第k行和第i列，其中，i＝0，1，2，...，7；k＝0，1，2，...，48。

令Addrr代表一个解交织RAM的逻辑地址，则Addrr[4:0]是列地址，Addr_r[12:5]是行地址；令Addr_sr代表实际的一个解交织子RAM地址，则Addr_sr[2:0]是列地址，Addr_sr[8:3]是行地址；Index_sr代表这些子RAM的序号，范围是0到15。

从解交织RAM的地址Addr_r到解交织子RAM的地址Addr_sr之间的映射关系是：与Addr_r所对应解交织子RAM序号Index_sr＝{Addrr[6:5]，Addr_r[1:0]}，该子RAM的地址Addr_sr＝{Addr_r[12:7]，Addr_r[4:2]}。

解交织RAM写控制器

解交织RAM写控制器共有两个，当“输入缓存RAM读控制器和比特分离装置”输出系统信息(S)时，启动第一个；否则，当输出校验信息1(P1)和校验信息2(P2)时，同时启动两个解交织RAM写控制器。

解交织RAM写控制器会将生成的写地址反馈给“输入缓存RAM读控制器和比特分离装置”，用于后者填充比特的恢复操作。

如果直接将4个并行输入数据按顺序的一列一列输入到解交织子RAM，那么按照表1的列变换模式并行读出4个数据是行不通的，其原因是一行中同时读取的4个数据可能会在同一子RAM中，例如第一行的开始4个并行数据分别在0、16、8和24列，它们同属于子RAM0。

表1子码块解交织的列变换模式

所以，解交织子RAM写地址和片选信号的产生需要作一些变动，如下：

步骤1：将解交织RAM看作一个32列、193行的矩阵，所以可以把写地址分为行地址和列地址，分别对应Addr_r[4:0]和Addr_r[12:5]。设一次写入的4个符号的行地址依次为d0_r，d1_r，d2_r和d3_r；列地址依次为d0_c，d1_c，d2_c和d3_c。

步骤2：计算每个时钟周期中第一个符号的行地址d0_r和列地址d0vc。初始状态下，d0_r＝0，d0_c＝0；非初始状态下，将d3_r和d3_c作为前一组行列地址，按照如下方法1计算出的输出地址经过时序逻辑就得到d0_r和d0_c。

步骤3：在得到d0_r和d0_c值的同一时钟周期内，计算第二、三和四个符号的行列地址。

步骤3.1：将d0_r和d0_c作为前一组行列地址，按照如下方法1计算出的输出地址经过组合逻辑得到d1_r和d1_c。

步骤3.2：将d1_r和d1_c作为前一组行列地址，按照如下方法1计算出的输出地址经过组合逻辑得到d2_r和d2_c。

步骤3.3：将d2_r和d2_c作为前一组行列地址，按照如下方法1计算出的输出地址经过组合逻辑得到d3_r和d3_c。

步骤4：根据4个解交织RAM地址(由行地址和列地址组成)生成解交织子RAM的编号。如果列地址是连续递增的，可知解交织输出时，需要连续读出的4个数会在同一子RAM中，所以无法一次并行读出4个符号。例如第一次读第一行的0、16、8、24列时，均属于子RAM0。为了能使子块解交织同时读出4个符号，按照表2对列地址作变换：

表2写解交织RAM时的列变换模式

也就是将列地址的低两比特作如下变换得到非连续的并行4个子RAM编号。

步骤4.1：第一个符号所在子RAM的编号是sram0_cs＝{d0_r[1:0]，d0_c[1:0]+d0_c[4:3]}；

步骤4.2：第二个符号所在子RAM的编号是sram1_cs＝{d1_r[1:0]，d1_c[1:0]+d1_c[4:3]}；

步骤4.3：第三个符号所在子RAM的编号是sram2_cs＝{d2_r[1:0]，d2_c[1:0]+d2_c[4:3]}；

步骤4.4：第四个符号所在子RAM的编号是sram3_cs＝{d3_r[1:0]，d3_c[1:0]+d3_c[4:3]}；

步骤5：将并行的4个子块解交织地址(由行地址和列地址组成)，按如下方式变换生成解交织子RAM的地址。

步骤5.1：第一个符号在子RAM中的地址是sram0_addr＝{d0_r[7:2]，d0_c[4:2]}；

步骤5.2：第二个符号在子RAM中的地址是sram1_addr＝{d1_r[7:2]，d1_c[4:2]}；

步骤5.3：第三个符号在子RAM中的地址是sram2_addr＝{d2_r[7:2]，d2_c[4:2]}；

步骤5.4：第四个符号在子RAM中的地址是sram3_addr＝{d3_r[7:2]，d3_c[4:2]}。

步骤6：解速率匹配模块每次处理一个码块，其输入数据的长度加上填充比特的个数为这次解交织矩阵的大小K＝Row*Col，由于码块长度和填充比特个数Nd都是4的倍数，所以最后一个数即写入最后一行最后一列地址的数必然是并行输入的4个符号中的最后一个。判断d3_r和d3_c，如果d3_r＝Row-1并且d3_c＝31，表示该子块解交织缓存已经写完，给出wr_end指示，该子块解交织地址生成完成；否则，循环执行步骤2，进行下一时钟周期4个并行符号地址的生成。

其中，多次用到的方法1表述如下。

方法1：根据上一个符号的行、列地址dn_r、dn_c计算当前符号的行、列地址dm_r、dm_c，n、m＝0，1，2或3。如果dn_r＝Row-1，即最后一行，则需要写下一列，所以dm_r＝0，dm_c＝dn_c+1；否则，继续写该列，那么，dm_r＝dn_r+1，dm_c＝dn_c。

解交织RAM读控制器

负责产生解交织RAM的读地址，具体流程如下：

步骤1：当系统码和校验码全部写入解交织RAM中，产生读使能信号，三个解交织RAM就可以同时并行输出解交织后的数据给外部turbo解码器了。

步骤2：按行读取解交织RAM，用rd_cnt作为地址计数器，每次并行读4个数，所以rd_cnt从(Nd/4)到(D/4)计数，Nd是速率匹配在每个交织RAM前边填充的<null>的个数，D是发送端turbo编码器每路输出数据(S、P1和P2)的长度。

步骤3：如果当前码块在码块分段时有填充比特F，在后面的解码部分会需要用到，所以rd_cnt在(Nd/4)到(Nd+F/4)时，系统码和校验码1的子块解交织输出为比特分离装置恢复的打孔数据0，而校验码2按步骤4输出已经写入解交织存储器的F个有效值。

步骤4：按照解交织RAM写控制器的生成地址关系，如下作相对应的地址变换，得到解交织子RAM的4个并行片选信号和读地址。

步骤4.1：第一个符号所在子rRAM的编号是sram0_cs＝{rd_cnt[4:3]，rd_cnt[2]}；

第一个符号在子RAM中的地址是sram0_addr＝{rd_cnt[10:5]，rd_cnt[2]}。

步骤4.1：第二个符号所在子RAM的编号是sram0_cs＝{rd_cnt[4:3]，2+rd_cnt[2]}；

第二个符号在子RAM中的地址是sram0_addr＝{rd_cnt[10:5]，4+rd_cnt[2]}。

步骤4.1：第三个符号所在子RAM的编号是sram0_cs＝{rd_cnt[4:3]，1+rd_cnt[2]}；

第三个符号在子RAM中的地址是sram0_addr＝{rd_cnt[10:5]，2+rd_cnt[2]}。

步骤4.1：第四个符号所在子RAM的编号是sram0_cs＝{rd_cnt[4:3]，(3+rd_cnt[2])mod4}；

第四个符号在子RAM中的地址是sram0_addr＝{rd_cnt[10:5]，6+rd_cnt[2]}。

步骤5：因为校验信息2的交织地址是校验信息1的交织地址加上一个偏移量1。所以对于校验信息2，需要下述操作：

步骤5.1：令校验信息2(P2)的解交织RAM读使能提前另外两个解交织RAM和解交织RAM的读使能一个时钟周期，使得能够提前读出最后一个地址D/4中的符号，并且寄存在寄存器data_reg中。

步骤5.2：按照步骤4产生的地址进行读操作，每次读出的4个符号中的前三个和data_reg中的符号组成新的4个并行符号输出；而每次读出的4个符号中的最后一个寄存在寄存器data_reg中作为下个时钟周期输出时用。

最后应说明的是，以上实施例仅用以描述本发明的技术方案而不是对本技术方法进行限制。

Claims (17)

1.一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：

输入缓存RAM，用于缓存输入数据；

解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；

输入缓存RAM读控制器和比特分离装置，用于从输入缓存RAM中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织RAM，并且在打孔模式下完成解打孔操作；

解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；

解交织RAM读控制器，用于读取解交织RAM，并且所读取的数据均是并行4个符号的读操作；

解交织RAM，划分成M*M个子RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后按照所述解交织RAM读控制器生成的地址读出数据，完成解交织。

2.权利要求1所述的装置，其中，输入缓存RAM采用的宽度为8个符号，深度为G/8。

3.权利要求1所述的装置，其中，所述解重发模块最大并行时一次读写8个符号，在输入缓存RAM输出时完成数据的合并，然后将合并结果写回到输入缓存RAM。

4.权利要求1所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置用于从输入缓存RAM中的相应地址取数，经过解打孔处理后按照先系统码后校验码的顺序输出，并给出读写控制信号。

5.权利要求4所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置采用不连续的读输入缓存RAM而连续写解交织RAM的方式。

6.权利要求1所述的装置，其中，所述解交织RAM包括三组相互独立的子块解交织RAM，用于分别存放处理完毕的S、P1和P2数据流。

7.权利要求6所述的装置，其中，所述子块解交织RAM的地址总深度为6172，宽度为1个符号。

8.权利要求1所述的装置，其中，所述解交织RAM写控制器对于所述输入缓存RAM读控制器和比特分离装置输出的前D个符号，控制写入子块解交织RAM S，对于所述输入缓存RAM读控制器和比特分离装置输出的后2D个符号，间隔写入子块解交织RAM P1和P2，其中，D为数据流解交织后的长度。

9.权利要求8所述的装置，其中，所述解交织RAM写控制器将生成的写地址反馈给所述输入缓存RAM读控制器和比特分离装置，用于后者填充比特的恢复操作。

10.权利要求1所述的装置，其中，所述解交织RAM读控制器用于产生解交织RAM的读地址，包括：

当系统码和校验码全部写入解交织RAM中，产生读使能信号，使得三个解交织RAM同时并行输出解交织后的数据给外部turbo解码器；

读取解交织RAM，每次并行读4个数；根据解交织RAM写控制器的生成地址，得到解交织子RAM的4个并行片选信号和读地址；

对于系统码和校验信息1，每个时钟周期直接读出4个符号；对于校验信息2，每次读出的4个符号中的前三个和寄存器中的符号组成新的4个并行符号输出，而每次读出的4个符号中的最后一个寄存在寄存器中作为下个时钟周期输出时用。

11.一种3GPP LTE中的turbo编码信道并行解速率匹配方法，包括：

步骤10)、输入数据存储到输入缓存RAM中；

步骤20)、在解重发模式下，解重发模块读出输入缓存RAM中的数据完成合并后写回输入缓存RAM；

步骤30)、输入缓存RAM读控制器和比特分离装置读出输入缓存RAM中的数据完成数据的比特分离和解打孔操作；

步骤40)、比特分离的数据通过解交织RAM写控制器写入解交织RAM，再由解交织RAM读控制器读出，完成解交织操作。

12.权利要求11所述的方法，其中，步骤20)中，解重发模块最大并行时一次读写8个符号，在输入缓存RAM输出时完成数据的合并，然后将结果写回到输入缓存RAM。

13.权利要求11所述的方法，其中，步骤30)中，所述输入缓存RAM读控制器和比特分离装置用于从输入缓存RAM中的相应地址取数，经过解打孔处理后按照先系统码后校验码的顺序输出，并给出读写控制信号，采用不连续的读输入缓存RAM而连续写解交织RAM的方式。

14.权利要求11所述的方法，其中，步骤40)中，所述解交织RAM读控制器用于产生解交织RAM的读地址，包括：

当系统码和校验码全部写入解交织RAM中，产生读使能信号，使得三个解交织RAM同时并行输出解交织后的数据给外部turbo解码器；

读取解交织RAM，每次并行读4个数；根据解交织RAM写控制器的生成地址，得到解交织子RAM的4个并行片选信号和读地址；

对于系统码和校验信息1，每个时钟周期直接读出4个符号；对于校验信息2，每次读出的4个符号中的前三个和寄存器中的符号组成新的4个并行符号输出，而每次读出的4个符号中的最后一个寄存在寄存器中作为下个时钟周期输出时用。

15.权利要求12所述的方法，其中，步骤30)还包括：

按照数据段的顺序，产生每次从输入缓存RAM中读数的起始地址和数据长度；

从输入缓存RAM中读出数据段，以实现比特分离的目的；

顺序读出数据的同时，用移位寄存器的方式完成解打孔操作；

将比特分离后的数据顺序写入系统码和校验码的子块解交织RAM并给出读写控制信号。

16.权利要求14所述的方法，其中，步骤40)还包括：

将解交织RAM的写地址分为行地址和列地址；计算每个时钟周期中第一个符号的行地址和列地址；在得到第一个符号的行地址和列地址的数值的同一时钟周期内，计算第二、三和四个符号的行列地址；根据4个解交织RAM的行列地址生成解交织子RAM的编号。

17.权利要求14所述的方法，其中，步骤40)还包括：

在解交织过程中，为了使按列交换后并行读出的4个符号不在同一个子RAM中，解交织RAM写控制器在并行写入的过程中对解交织RAM的列地址作偏移和变换，改变写入时的子RAM顺序；按照该写地址的生成方式，解交织RAM读控制器作相对应的地址变换，得到解交织子RAM的4个并行片选信号和读地址。

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