CN100499380C - 交织编解码的装置和方法 - Google Patents
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Abstract
本发明提供了一种交织编解码的装置和方法，该装置主要包括：缓存模块：将输入的原始数据的比特序列进行缓存，根据读写地址产生器传递过来的读地址、写地址信息，将所述缓存的原始数据的比特序列同时读出、写入；读写地址产生器：同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址，将产生的读地址、写地址信息同时传递给缓存模块。利用本发明，可以提高交织运算的速率和减少输入输出的延时，大大减少所需要的存储容量。
Description
技术领域
本发明涉及通讯领域，尤其涉及一种交织编解码的装置和方法。
背景技术
BWA(Broadband wireless access，宽带无线接入)设备可以为用户提供方便的宽带接入方式。目前有基于私有协议的宽带无线接入设备，也有基于标准协议的宽带无线接入设备。IEEE(电子电气工程师协会)802.16标准定义的宽带无线接入设备，是宽带无线接入技术的系列标准的一个子集。基于802.16标准的BWA设备中包括WIMAX(全球互动微波接入)设备。
在WiMax的物理层协议中，OFDM(正交频分复用)和OFDMA(正交频分多址)都规定了交织编码，交织编码的主要作用是通过交织器将原始数据序列打乱，使得交织前后数据序列的相关性减弱，从而大大降低了数据突发错误的影响，提高了系统抗干扰性能。
常用的交织器按交织方式可分为分组交织器和随机交织器两种，按交织对象可分为字节交织和位交织，WiMax中的交织器属于位交织器。由于一种通信方式中交织运算一般来说比较固定，而且比较耗时，所以一般使用FPGA(现场可编程门阵列)来实现交织运算。
现有技术中的一种WiMax的交织运算方法为：采用两次交织运算。其中第一次交织运算的公式为：
mk＝(Ncbps/d)·kmod(d)+floor(k/d)
在该交织运算的过程中，采用双口RAM(随机存取存储器)，将串行输入的原始数据的比特序列按行方式顺序写入，然后再按列方式顺序读出。
在该交织运算的过程中，写地址为数据的顺序地址，而读地址可采用查找表的方式，查找表的输入参数为顺序数据0，1，2，3....，输出参数为RAM的读地址。将该表顺序存入E2PROM(或其他只读存储器，如FLASH中)，需要读双口RAM时，FPGA产生0，1，2...顺序序列作为地址送给E2PROM，映射出的数据送给双口RAM作为读地址。
其中第二次交织运算的公式为：
jk＝s·floor(mk/s)+(mk+Ncbps-floor(d·mk/Ncbps))mod(s)
在该交织运算的过程中，写地址和读地址的处理方法和上述第一次交织运算的过程一样，将经过第一次交织的数据顺序写入双口RAM中，然后通过查找表的方式得到读地址，从而完成第二次交织运算。
上述现有技术的WiMax的交织运算方法的缺点为：
1、速度慢。由于是两次交织，对于每个编码块，第二次交织一定要等到第一次交织完成以后才能进行，不能实现流水作业；另外，由于上述方法中采用的E2PROM的读取速度一般比较慢，也会大大地限制数据传输速率。
2、消耗存储容量大。对于WIMAX的IEEE(电子电气工程师协会)802.16e来说，当交织运算的循环参数S＝1时，E2PROM的存储空间有8种长度，当S＝2时E2PROM的存储空间有4种长度，当S＝3时E2PROM的存储空间有4种长度，最大长度为288比特，总共需要41472比特的E2PROM的存储空间，这将大大增加产品的成本。
发明内容
本发明的目的是提供一种交织编解码的装置和方法，从而可以提高交织运算的速率和减少输入输出的延时，大大减少所需要的存储容量。
本发明的目的是通过以下技术方案实现的：
一种交织编解码的装置，包括：缓存模块、读写地址产生器和参数配置和调度模块，其中：
缓存模块：将输入的原始数据的比特序列进行缓存，根据读写地址产生器传递过来的读地址、写地址信息，将所述缓存的原始数据的比特序列同时读出、写入；
读写地址产生器：同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址，将产生的读地址、写地址信息同时传递给缓存模块；
参数配置和调度模块：产生交织编解码运算所需要的参数，将产生的参数传递给读写地址产生器；向读写地址产生器同时发送读地址产生使能信号和写地址产生使能信号，向缓存模块同时发送读使能信号和写使能信号。
所述的缓存模块包括：输入缓存模块和输出缓存模块，其中，
输入缓存模块：将顺序输入的原始数据的比特序列进行缓存；根据参数配置和调度模块发送过来的读使能信号和读写地址产生器传递过来的读地址信息，将所述缓存的原始数据的比特序列读出并传递给输出缓存模块；
输出缓存模块：根据参数配置和调度模块发送过来的写使能信号和读写地址产生器传递过来的写地址信息，将输入缓冲模块传递过来的原始数据的比特序列写入。
所述的输入缓存模块和输出缓存模块采用两块相同的变位宽的双口随机存取存储器RAM实现。
所述的输入缓存模块为输入乒乓模块，所述的输出缓存模块为输出乒乓模块。
所述的读写地址产生器包括：
读地址产生器：根据参数配置和调度模块传递过来的参数、读地址产生使能信号，进行排列运算直接产生读地址，将产生的读地址信息传递给输入缓存模块；
写地址产生器：根据参数配置和调度模块传递过来的参数、写地址产生使能信号，和读地址产生器同时进行排列运算直接产生写地址，将产生的写地址信息传递给输出缓存模块。
所述的装置适用于全球互动微波接入WIMAX设备中正交频分复用OFDM或正交频分多址OFDMA的交织编解码装置。
一种交织编解码的方法，包括步骤：
A、将输入的原始数据的比特序列进行缓存，根据设定的参数和接收到的读地址产生使能信号和写地址产生使能信号，同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址；
B、根据所述产生的读地址、写地址将所述缓存的原始数据的比特序列读出、写入。
所述的步骤A具体包括：
A1、输入缓存模块将顺序输入的原始数据的比特序列进行缓存；
A2、读写地址产生器根据设定的参数和接收到的读地址产生使能信号和写地址产生使能信号，同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址，将产生的读地址、写地址信息同时分别传递给输入缓存模块、输出缓存模块。
所述的设定的参数通过参数配置和调度模块产生，并传递给读写地址产生器；所述的读地址产生使能信号和写地址产生使能信号通过参数配置和调度模块产生，并同时传递给读写地址产生器。
所述的步骤A2具体包括：
在WIMAX设备中OFDM或OFDMA的交织编解码运算中，根据设定的时钟周期，使用互相嵌套的循环来产生读地址；根据设定的时钟周期、循环参数，按照设定的步长直接产生写地址或者使用互相嵌套的循环来产生写地址。
所述的步骤B具体包括：
输入缓存模块根据接收到的读使能信号和所述读写地址产生器传递过来的读地址信息，将所述缓存的原始数据的比特序列读出并传递给输出缓存模块；
输出缓存模块同时根据接收到的写使能信号和所述读写地址产生器传递过来的写地址信息，将输入缓存模块传递过来的原始数据的比特序列写入。
所述的读使能信号和写使能信号通过参数配置和调度模块产生，并同时传递给读写地址产生器。
由上述本发明提供的技术方案可以看出，本发明通过将交织编解码运算的2次排列运算进行并行操作，读写地址同时产生，和现有技术相比，具有如下优点：
1、针对WiMax中交织编码的规律性，输入输出RAM的读写地址都直接产生，使WiMax的交织编码的FPGA实现速度大大提升，省略了用于地址产生的存储器，使所需要的存储容量大大减少；
2、将交织运算的2次排列运算进行并行操作，读写地址同时产生，且每个时钟周期可以输出1比特，提高了交织运算的速率和减少了输入输出的延时；
3、读写地址的产生比较简单，没有乘法运算，加法最多只有8位，减法只有减1的计算，所占逻辑资源极少；
4、结合输入输出的变位宽乒乓缓冲结构，数据通过交织编码/解码器的速率接近于工作频率。
附图说明
图1为本发明所述交织编解码的装置的实施例的结构示意图；
图2为图1所述交织编解码的装置中各模块的工作原理示意图；
图3为本发明所述交织编解码的方法的实施例的处理流程图；
图4为本发明所述方法中WiMax的OFDMA的交织编码第一个排列运算的输入输出示意图；
图5为本发明所述方法中WiMax的OFDMA的交织编码第二个排列运算(循环参数S＝3)的输入输出示意图；
图6为本发明所述方法中读地址和写地址的产生过程示意图。
具体实施方式
本发明提供了一种交织编解码的装置和方法，本发明的核心为：将WiMax中交织编解码运算的2次排列运算进行并行操作，读写地址同时直接产生。
下面结合附图来详细描述本发明，本发明所述交织编解码的装置的实施例的结构如图1所示，该装置中各模块的工作原理示意图如图2所示。该装置包括如下模块：
输入乒乓缓冲模块：采用两块相同的变位宽的双口RAM实现，该双口RAM可实现多位宽写、1比特位宽读。将顺序输入的原始数据的比特序列进行缓存。根据参数配置和调度模块发送过来的读使能信号和读写地址产生器传递过来的读地址信息，将上述缓存的原始数据的比特序列读出并通过数据线传递给输出乒乓缓冲模块。
参数配置和调度模块：产生交织编解码运算所需要的参数，其中包括写地址产生过程中的循环参数S，将产生的参数传递给读写地址产生器。同时向读写地址产生器中的读地址产生器、写地址产生器分别发送读地址产生使能信号、写地址产生使能信号；同时向输入乒乓缓冲模块、输出乒乓缓冲模块分别发送读使能信号和写使能信号。
读写地址产生器：包括读地址产生器和写地址产生器。
其中，读地址产生器根据参数配置和调度模块传递过来的参数、读地址产生使能信号，进行排列运算直接产生读地址，将产生的读地址信息传递给输入乒乓缓冲模块。
其中，写地址产生器根据参数配置和调度模块传递过来的参数、写地址产生使能信号，和读地址产生器同时进行排列运算并直接产生写地址，将产生的写地址信息传递给输出乒乓缓冲模块。
输出乒乓缓冲模块：采用两块相同的变位宽的双口RAM实现，该双口RAM可实现1比特宽写，多位宽读。根据参数配置和调度模块发送过来的写使能信号和读写地址产生器传递过来的写地址信息，将输入乒乓缓冲模块通过数据线传递过来的原始数据的比特序列依次写入并缓存。在需要时顺序输出给后级模块。
上述输入乒乓缓冲模块和输出乒乓缓冲模块中的“乒乓缓冲”是逻辑设计中比较常见的一种流水线技术，简单地说，就是开两个缓冲区(乒和乓)，可以轮流进行写和读操作。在实际应用中，可以使用通过RAM实现的其它存储模块来代替。以WiMax系统中OFDMA的交织编解码过程为例，基于上述装置，本发明所述交织编解码的方法的实施例的处理流程如图3所示，包括如下步骤：
步骤3-1、确定交织编解码运算排列运算的计算公式。
WiMax中OFDMA的交织编码运算包括两个排列运算，该两个排列运算可以用两个公式来表示。
第一个排列运算的公式为：
mk＝(Ncbps/d)·kmod(d)+floor(k/d)
该排列运算的输入输出示意图如图4所示。
第二个排列运算的公式为：
jk＝s·floor(mk/s)+(mk+Ncbps-floor(d·mk/Ncbps))mod(s)
在上述两个排列运算的公式中，Ncbps为编码块的长度，单位为比特；Ncpc为每个子载波的编码位数，如对于QPSK(四相移键控)、16-QAM(16比特正交幅度调制)或64-QAM(64比特正交幅度调制)分别为2、4、6；循环参数S＝Ncbps/2；K为进行第一个排列运算之前数据的索引，MK为进行第一个排列运算之后，进行第二个排列运算之前的比特索引，jk为进行第二个排列运算之后的索引。
步骤3-2、将输入的原始数据的比特序列进行缓存，通过读写地址产生器同时进行上述交织编解码运算的两个排列运算直接产生读地址、写地址，根据产生的读地址、写地址将缓存的原始数据的比特序列读出、写入和缓存。
首先输入乒乓缓冲模块将接收到的顺序输入的原始数据的比特序列进行缓存，在实际应用中，可以将串行输入的原始数据的比特序列按照列方式进行缓存，每个数据比特对应一定的地址信息。
然后，读写地址产生器中的读地址产生器根据上述参数配置和调度模块传递过来的参数进行上述第一个排列运算，依次直接产生读取上述缓存的原始数据的比特序列中的数据比特的读地址，并将产生的读地址信息传递给输入乒乓缓冲模块。
读地址产生器根据设定的时钟周期，使用互相嵌套的内循环和外循环来产生读地址，具体描述为：
内环：每个时钟周期读地址加16，一直到读地址＝列基址+Ncbps/16；
外环：产生列基址，每次计数(内环完成一个循环)地址+Ncbps/16，一直到计数器值等于16。
在依次产生上述读地址的同时，写地址产生器根据上述参数配置和调度模块传递过来的参数进行上述第二个排列运算，依次直接产生写地址，将产生的写地址信息传递给输出乒乓缓冲模块。
写地址产生器根据设定的时钟周期、循环参数S，按照设定的步长直接产生写地址或者使用互相嵌套的循环来产生写地址。具体描述为：
1、当S＝1时，每个时钟周期，写地址加1；
2、当S＝2时，使用2个循环，为描述方便，引入变量switch_ID：
内环：
switch_ID＝0时，读地址＝列基址+1，一直到计数值count＝Ncbps/16；
switch_ID＝1时，奇地址＝列基址+count-1，偶地址＝列基址+count+1；
外环，产生switch_ID和列基址：
每次计数(内环完成一个循环)switch_ID＝～switch_ID，当前列基址＝上次列基址+16。其中～为取反标记。
3、当S＝3时，使用3个循环，WiMax的OFDMA的交织编码第二个排列运算的输入输出示意图如图5所示。
第1个循环：每个时钟周期，读地址＝第1个循环基址+(switch_ID<<1)low2bit，一直到计数值count＝3，其中<<为左移标记；
第2个循环：产生第1个循环基址，每次计数(每3次第1个循环结束)时，当前第1个循环基址＝第2个循环基址+上次第1个循环基址+3，一直到计数值＝Ncbps/16；
第3个循环：产生第2个循环的基址和switch_ID，每次计数(每次第2个循环结束)时，当前第2个循环基址＝上次第2个循环基址+Ncbps/16，当前switch_ID＝上次switch_ID>>1，其中>>为右移标记。
上述读地址和写地址是同时产生的，它们之间没有缓冲，以最大地提高传输速度。上述读地址和写地址的产生过程示意图如图6所示。
然后，输入乒乓缓冲模块根据上述参数配置和调度模块传递过来的读使能信号和所述读写地址产生器传递过来的读地址信息，将所述缓存的原始数据的比特序列读出并通过数据线传递给输出乒乓缓冲模块。
输出乒乓缓冲模块同时根据上述参数配置和调度模块传递过来的写使能信号和所述读写地址产生器传递过来的写地址信息，将输入乒乓缓冲模块通过数据线传递过来的原始数据的比特序列写入。在需要时输出给后级模块。
对于解交织编码，读写地址产生方法不变，只要将交织编码的写地址产生换成读地址产生，读地址换成写地址产生，输入输出互换即可。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (12)
1、一种交织编解码的装置，其特征在于，包括：缓存模块、读写地址产生器和参数配置和调度模块，其中：
缓存模块：将输入的原始数据的比特序列进行缓存，根据读写地址产生器传递过来的读地址、写地址信息，将所述缓存的原始数据的比特序列同时读出、写入；
读写地址产生器：同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址，将产生的读地址、写地址信息同时传递给缓存模块；
参数配置和调度模块：产生交织编解码运算所需要的参数，将产生的参数传递给读写地址产生器；向读写地址产生器同时发送读地址产生使能信号和写地址产生使能信号，向缓存模块同时发送读使能信号和写使能信号。
2、根据权利要求1所述的装置，其特征在于，所述的缓存模块包括：输入缓存模块和输出缓存模块，其中，
输入缓存模块：将顺序输入的原始数据的比特序列进行缓存；根据参数配置和调度模块发送过来的读使能信号和读写地址产生器传递过来的读地址信息，将所述缓存的原始数据的比特序列读出并传递给输出缓存模块；
输出缓存模块：根据参数配置和调度模块发送过来的写使能信号和读写地址产生器传递过来的写地址信息，将输入缓冲模块传递过来的原始数据的比特序列写入。
3、根据权利要求2所述的装置，其特征在于，所述的输入缓存模块和输出缓存模块采用两块相同的变位宽的双口随机存取存储器RAM实现。
4、根据权利要求2所述的装置，其特征在于，所述的输入缓存模块为输入乒乓模块，所述的输出缓存模块为输出乒乓模块。
5、根据权利要求1所述的装置，其特征在于，所述的读写地址产生器包括：
读地址产生器：根据参数配置和调度模块传递过来的参数、读地址产生使能信号，进行排列运算直接产生读地址，将产生的读地址信息传递给输入缓存模块；
写地址产生器：根据参数配置和调度模块传递过来的参数、写地址产生使能信号，和读地址产生器同时进行排列运算直接产生写地址，将产生的写地址信息传递给输出缓存模块。
6、根据权利要求1所述的装置，其特征在于，所述的装置适用于全球互动微波接入WIMAX设备中正交频分复用OFDM或正交频分多址OFDMA的交织编解码装置。
7、一种交织编解码的方法，其特征在于，包括步骤：
A、将输入的原始数据的比特序列进行缓存，根据设定的参数和接收到的读地址产生使能信号和写地址产生使能信号，同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址；
B、根据所述产生的读地址、写地址将所述缓存的原始数据的比特序列读出、写入。
8、根据权利要求7所述的方法，其特征在于，所述的步骤A具体包括：
A1、输入缓存模块将顺序输入的原始数据的比特序列进行缓存；
A2、读写地址产生器根据设定的参数和接收到的读地址产生使能信号和写地址产生使能信号，同时进行交织编解码的读地址、写地址排列运算直接产生读地址、写地址，将产生的读地址、写地址信息同时分别传递给输入缓存模块、输出缓存模块。
9、根据权利要求8所述的方法，其特征在于，所述的设定的参数通过参数配置和调度模块产生，并传递给读写地址产生器；所述的读地址产生使能信号和写地址产生使能信号通过参数配置和调度模块产生，并同时传递给读写地址产生器。
10、根据权利要求8所述的方法，其特征在于，所述的步骤A2具体包括：
在WIMAX设备中OFDM或OFDMA的交织编解码运算中，根据设定的时钟周期，使用互相嵌套的循环来产生读地址；根据设定的时钟周期、循环参数，按照设定的步长直接产生写地址或者使用互相嵌套的循环来产生写地址。
11、根据权利要求7、8、9或10所述的方法，其特征在于，所述的步骤B具体包括：
输入缓存模块根据接收到的读使能信号和所述读写地址产生器传递过来的读地址信息，将所述缓存的原始数据的比特序列读出并传递给输出缓存模块；
输出缓存模块同时根据接收到的写使能信号和所述读写地址产生器传递过来的写地址信息，将输入缓存模块传递过来的原始数据的比特序列写入。
12、根据权利要求11所述的方法，其特征在于，所述的读使能信号和写使能信号通过参数配置和调度模块产生，并同时传递给读写地址产生器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090610 |