WO2012155458A1 - 一种交织或解交织的实现方法和装置 - Google Patents

一种交织或解交织的实现方法和装置 Download PDF

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matrix
dummy
read
interleaving
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陈月强
张彩虹
吕闻
曾献君
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中兴通讯股份有限公司
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    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6525—3GPP LTE including E-UTRA

Definitions

  • the present invention relates to data transmission techniques in the 3rd Generation Partnership Project Long Term Evolution system, and more particularly to an implementation method and apparatus for interleaving or deinterleaving. Background technique
  • Interleaving technology is widely used in the field of communications to convert burst errors into random errors to reduce the concentration and technical cost of error correction.
  • Internal interleaving is also performed after channel cyclic convolutional coding.
  • the receiver needs to perform deinterleaving.
  • the 3GPP LTE Technical Document TS 36.212 describes the method of sub-block interleaving.
  • the 3GPP LTE system needs to consider the factor of the dummy when performing sub-block interleaving and de-interleaving.
  • the dummy element refers to invalid data introduced in order to make the input data into a complete matrix at the time of interleaving, and needs to be deleted when outputting after interleaving. Since there is a dummy participation in the interleaving process, the original position of the dummy element needs to be considered in the deinterleaving.
  • the commonly used interleaving method is based on the description of TS 36.212: First, the dummy correlation calculation is performed, the corresponding dummy position in the matrix is marked, and then the data to be processed is written in the row order to the non-dummy position in the matrix, and then the matrix is listed. Make adjustments and finally complete the interleaving process by column output.
  • the deinterleaving process is also the first to perform the dummy correlation calculation, mark the corresponding dummy position in the matrix, and then write the data to be processed in the column order to the non-dummy position in the matrix, and then adjust the matrix column, and finally press The line output is deinterleaved.
  • the main object of the present invention is to provide an implementation method and apparatus for interleaving or deinterleaving, so that matrix processing of data to be processed is no longer required in the process of interleaving or deinterleaving.
  • the present invention provides an implementation method of interleaving or deinterleaving, the method comprising: buffering original data to be interleaved or to be deinterleaved into a pre-processing buffer unit;
  • the read/write control address includes: a read address for reading raw data from the cache unit before processing, and a write address of the cache unit after the write process;
  • the combining the dummy calculation correction factor table to calculate the read/write control address includes: initializing the original address base address; calculating the length of the code block coding, the total number of rows of the matrix, and filling the dummy according to the code block length of the original data to be interleaved or to be deinterleaved After adding a dummy, determine the number of the original data index by row, the column number of the original data in the matrix, and the row number of the original data in the matrix; the column number and the padding dummy number in the matrix according to the original data Combining the dummy factor calculation correction factor table query to obtain the dummy correction factor; calculating the original reading from the pre-processing buffer unit according to the column interleaving factor, the total number of rows of the matrix, the row number of the original data in the matrix, and the dummy correction factor The read address of the data; the write address of the cache unit after the write process is calculated according to the original address base address.
  • the method further includes: accumulating 1 for the original address base address, and if the accumulated result is not greater than the length of the code block encoding, returning to determine the number of the original data by the row index, The column number of the original data in the matrix, and the row number of the original data in the matrix, continue to calculate the read and write control address, otherwise the operation flow ends.
  • the present invention also provides an apparatus for implementing interleaving or deinterleaving, the apparatus comprising: processing a front cache unit, a read/write control unit, and a post-processing cache unit, wherein
  • the pre-processing buffer unit is configured to buffer original data to be interleaved or to be deinterleaved; the read/write control unit is configured to calculate a read/write control address by using a dummy calculation correction factor table, and read from the pre-processing buffer unit.
  • the original data that is interleaved or to be deinterleaved is written into the processed buffer unit to complete the interleaving or deinterleaving operation.
  • the read/write control address includes: a read address for reading raw data from the cache unit before processing, and a write address of the cache unit after the write process;
  • the read/write control unit calculates the read/write control address according to the dummy calculation correction factor table, and specifically includes: initializing the original address base address; calculating the code block length and matrix according to the code block length of the original data to be interleaved or to be deinterleaved Total number of rows and padding dummy; After adding a dummy, determine the number of the original data index by row, the column number of the original data in the matrix, and the row number of the original data in the matrix; the column number in the matrix according to the original data And filling the dummy number, combined with the dummy calculation correction factor table query to obtain the dummy correction factor; calculating the cache before processing according to the column interleaving factor, the total number of rows of the matrix, the row number of the original data in the matrix, and the dummy correction factor
  • the read address of the original data is read in the unit; the write address of the cache unit after the write process is calculated according to the original address base address.
  • the read/write control unit is further configured to: when the interleaving or deinterleaving operation is completed, accumulate 1 for the original address base address, and if the accumulated result is not greater than the length of the code block encoding, re-determine the original data according to The number of the row index, the column number of the original data in the matrix, and the row number of the original data in the matrix continue to calculate the read/write control address, otherwise the operation ends.
  • the method and apparatus for implementing interleaving or deinterleaving caches original data to be interleaved or to be deinterleaved into a pre-processing buffer unit; and calculates a read/write control address according to a dummy calculation correction factor table; Controlling the address, reading the original data to be interleaved or to be deinterleaved from the pre-processing buffer unit, writing the processed buffer unit, and completing the interleaving or deinterleaving operation.
  • the dummy correlation calculation is performed on 188 packet lengths supported by the 3GPP LTE system, and one is obtained according to the law.
  • a dummy element calculates a correction factor table, and combines the correction factor table to obtain a method for obtaining a read/write control address in an interleaving or deinterleaving.
  • the method eliminates the need for matrix buffering of the data to be processed in the process of interleaving or deinterleaving, thereby achieving the purpose of saving storage space and reducing processing delay.
  • the use of the present invention has great significance for the implementation cost reduction and processing function improvement of the 3GPP LTE system.
  • FIG. 1 is a schematic flow chart of an implementation method of interleaving or deinterleaving according to the present invention
  • FIG. 2 is a schematic structural diagram of a dummy element calculation correction factor table according to the present invention.
  • FIG. 3 is a schematic flowchart of an implementation method of a deinterleaving embodiment according to the present invention.
  • FIG. 4 is a schematic structural diagram of an apparatus for implementing interleaving or deinterleaving according to the present invention.
  • Figure 5 is a schematic diagram showing the structure of raw data and interleaved data after applying the method and apparatus of the present invention. detailed description
  • the basic idea of the present invention is to buffer the original data to be interleaved or to be deinterleaved into the pre-processing buffer unit; calculate the read/write control address according to the dummy calculation correction factor table; read from the pre-processing buffer unit according to the read/write control address
  • the original data to be interleaved or to be deinterleaved is taken, written into the processed buffer unit, and the interleaving or deinterleaving operation is completed.
  • FIG. 1 is a schematic flowchart of a method for implementing interleaving or deinterleaving according to the present invention. As shown in FIG. 1, the method includes:
  • Step 101 Cache the original data to be interleaved or to be deinterleaved into the pre-processing buffer unit;
  • Step 102 calculate a read/write control address by using the dummy calculation correction factor table;
  • the read/write control address includes: a read address for reading raw data from the pre-processing cache unit, and a write address of the cache unit after the write process.
  • the step 102 includes the following steps:
  • Step 102a initializing the original address base address to 0;
  • Step 102b Calculate a code block coding length, a total matrix row number, and a padding dummy number according to a code block length of the original data to be interleaved or to be deinterleaved;
  • the length of the code block is D, which is obtained by K plus 4.
  • the total number of rows of the matrix ROW is obtained by dividing the length after encoding by 32 and rounding up; filling the dummy number N null , It is obtained by inverting the lower 5 bits represented by the binary length of the code block.
  • Step 102c after adding the dummy element, determining the number of the original data index by row, the column number of the original data in the matrix, and the row number of the original data in the matrix;
  • the original data is divided into three pieces of data, which are system information, verification information 1 and verification information 2.
  • step 102c the number of the original data indexed by the row is determined, specifically:
  • the row-by-row index number of the system information is obtained by adding the dummy address number to the original address base address.
  • the number of the row index of the verification information 1 is obtained by adding the dummy number of the original address base address.
  • Step 102d according to the column number of the original data in the matrix and the number of filled dummy elements, combined with the dummy element calculation correction factor table query to obtain the dummy element correction factor;
  • FIG. 2 is a schematic structural diagram of a dummy element calculation correction factor table according to the present invention.
  • the dummy element calculation correction factor table includes two parts, and the first part is an upper part, wherein the abscissa 21 is a system.
  • the column number of the information or verification information 1 in the matrix, and the ordinate 22 is the padding dummy number.
  • the correction factor of the system information or the verification information 1 can be obtained in the first part of the correction factor table, and respectively set to SO.
  • the second part is the lower part, where the abscissa 23 is the column number of the check information in the matrix, and the ordinate 24 is the padding dummy number, according to the above two data can be in the correction factor
  • the second part of the table query obtains the correction factor of the check information 2, and is set to S2 (C2).
  • Step 102e Calculate, according to the column interleaving factor, the total number of rows of the matrix, the row number of the original data in the matrix, and the dummy correction factor, a read address for reading the original data from the pre-processing buffer unit; specifically, the column interleaving
  • the factor P is obtained by querying the interleaved column exchange table according to the column number of the original data in the matrix.
  • Step 102f Calculate a write address of the cache unit after the write process according to the original address base address.
  • the calculation method of the read/write control address includes:
  • the calculation method of the read address of the system information is: calculating a column interleaving factor of the system information interleaving matrix, a total number of rows of the matrix, and a row number of the system information in the matrix according to the sum of the original address base address and the padding dummy number; using the column interleaving The factor is multiplied by the total number of rows of the matrix, and then added to the row number, and finally the dummy correction factor of the system information is subtracted;
  • the calculation method of the check information 1 read address is: calculating the column interleaving factor of the interleaving matrix of the check information 1 , the total number of rows of the matrix, and the row number of the check information 1 in the matrix according to the sum of the original address base address and the padding dummy number Multiplying the total number of rows of the matrix by the column interleaving factor, and then adding the row number, subtracting the dummy correction factor of the check information 1, multiplying the result by 2, and adding the length of the code block encoding;
  • the calculation method of the check information 2 read address is: calculating the column interleaving factor, the total number of rows of the matrix, and the check information 2 of the interleaving matrix of the check information 2 according to the result of subtracting the sum of the original address base address and the stuffing dummy number The row number in the matrix; multiply the total number of rows of the matrix by the column interleaving factor, and then add the row number, subtract the dummy correction factor of the check information 2, multiply the result by 2, and add the code block Length after encoding;
  • the write address of the system information is the original address base address; the calculation method of the write address of the check information 1 is: the original address base address is added to the code block code length; the check address of the check information 2 is calculated.
  • the calculation method is as follows: The original address base address is added to the length of the code block coded by 2 times.
  • Step 103 Read, according to the read/write control address, the original data to be interleaved or to be deinterleaved from the pre-processing buffer unit, write the processed buffer unit, and complete the interleaving or deinterleaving operation.
  • the method further includes: accumulating 1 for the original address base address, and if the accumulated result is not greater than the code block encoded length, returning to step 102c, otherwise the operation flow ends.
  • the deinterleaving method of the present invention is basically the same as the interleaving method, except that the "pre-processing buffer unit” stores the data to be deinterleaved, and the "after processing buffer unit” stores the deinterleaving. After the result, the intermediate calculation process is the same.
  • FIG. 3 is a schematic flowchart of the method for implementing the deinterleaving embodiment of the present invention. As shown in FIG. 3, the code block of the original data in this embodiment is shown in FIG. The length is equal to 40, and the method includes:
  • Step 301 Cache the original data to be deinterleaved into a pre-processing buffer unit.
  • Step 302 initializing the original address base address to 0;
  • Step 303 Calculate a length of the code block encoding, a total number of rows of the matrix, and a padding dummy according to the code block length of the original data to be deinterleaved;
  • Step 304 After adding the dummy element, determine the number of the original data index by row, the column number of the original data in the matrix, and the row number of the original data in the matrix;
  • the raw data is numbered by row index:
  • Step 305 According to the column number and the padding dummy number in the matrix according to the original data, the dummy element correction factor is obtained by combining the dummy element calculation correction factor table query;
  • Step 306 Calculate, according to the column interleaving factor, the total number of rows of the matrix, the row number of the original data in the matrix, and the dummy correction factor, the read address of the original data read from the buffer unit before processing; specifically, system information:
  • Step 307 Calculate a write address of the cache unit after the write process according to the original address base address.
  • Step 308 Read, according to the read/write control address, the original data to be interleaved or to be deinterleaved from the pre-processing buffer unit, and write the processed data to the cache unit;
  • Step 309 accumulating 1 for the original address base address, and if the accumulated result is not greater than the length of the code block encoding, returning to step 304, otherwise the operation flow ends.
  • the apparatus includes: a pre-processing buffer unit 41, a read/write control unit 42 and a post-processing buffer unit 43, where
  • the pre-processing buffer unit 41 is configured to buffer the original data to be interleaved or to be deinterleaved. Further, the deinterleaving method of the present invention is basically the same as the interleaving method, and the difference is: when interleaving processing is performed, The pre-processing buffer unit 41 stores the data to be interleaved, and the buffer unit 43 stores the interleaved result. When the deinterleave processing is performed, the pre-processing buffer unit 41 stores the data to be deinterleaved, and the buffer unit 43 is processed. The result of the deinterleaving is stored, and the intermediate calculation process is the same.
  • the read/write control unit 42 is configured to calculate a read/write control address by combining the dummy calculation correction factor table, and read the original data to be interleaved or to be deinterleaved from the pre-processing buffer unit 41, and write the processed cache unit 43 to complete Interleaving or deinterleaving operations.
  • the read/write control address includes: a read address for reading raw data from the pre-processing buffer unit 41, and a write address of the cache unit 43 after the write processing; the combined dummy calculation correction factor table is calculated and read.
  • the write control address specifically includes: initializing the original address base address; calculating the length of the code block encoding, the total number of rows of the matrix, and the number of filled dummy according to the code block length of the original data to be interleaved or to be deinterleaved; The number of the data index by row, the column number of the original data in the matrix, and the row number of the original data in the matrix; according to the column number and padding dummy number of the original data in the matrix, combined with the dummy calculation correction factor table query The dummy correction factor; based on the column interleaving factor, the total number of rows in the matrix, the row number of the original data in the matrix, and the dummy correction The factor calculates the read address of the original data read from the pre-processing buffer unit
  • the dummy calculation correction factor table stored in the read/write control unit includes two parts, the column number in the matrix according to the system information or the verification information 1 in the first part, and the number of dummy elements filled in, and the system information or the school is obtained by the query.
  • the correction factor of the information 1; in the second part, according to the column number of the verification information 2 in the matrix, and the number of dummy elements, the query obtains the correction factor of the verification information 2.
  • the calculation method of the read address of the system information is: calculating a column interleaving factor of the system information interleaving matrix, a total number of rows of the matrix, and a row number of the system information in the matrix according to the sum of the original address base address and the padding dummy number; using the column interleaving The factor is multiplied by the total number of rows of the matrix, and then added to the row number, and finally the dummy correction factor of the system information is subtracted;
  • the calculation method of the check information 1 read address is: calculating the column interleaving factor of the interleaving matrix of the check information 1 , the total number of rows of the matrix, and the row number of the check information 1 in the matrix according to the sum of the original address base address and the padding dummy number Multiplying the total number of rows of the matrix by the column interleaving factor, and then adding the row number, subtracting the dummy correction factor of the check information 1, multiplying the result by 2, and adding the length of the code block encoding;
  • the calculation method of the check information 2 read address is: calculating the column interleaving factor, the total number of rows of the matrix, and the check information 2 of the interleaving matrix of the check information 2 according to the result of subtracting the sum of the original address base address and the stuffing dummy number The row number in the matrix; multiply the total number of rows of the matrix by the column interleaving factor, and then add the row number, subtract the dummy correction factor of the check information 2, multiply the result by 2, and add the code block Length after encoding;
  • the write address of the system information is the original address base address;
  • the calculation method of the write address of the check information 1 is: the original address base address is added to the length of the code block encoding;
  • the calculation method of the write address of the check information 2 is: original address
  • the base address is added to the coded length of 2 times the code block.
  • the read/write control unit 42 is further configured to: when the interleaving or deinterleaving operation is completed, accumulate 1 for the original address base address, and if the accumulated result is not greater than the length of the code block encoding, re-determine the original
  • the data is indexed by the row number, the column number of the original data in the matrix, and the row number of the original data in the matrix, and the read/write control address is continuously calculated, otherwise the operation ends.
  • Figure 5 is a schematic diagram showing the structure of the original data and the interleaved data after applying the method and apparatus of the present invention.
  • the upper part is the structure of the original data
  • the lower part is the structure diagram of the interleaved data.
  • the blank padding data frame in the figure is the aforementioned system information (SD);
  • the cross-grain-filled data frame is the aforementioned verification information 1 (PF);
  • the vertical-line-filled data frame is the aforementioned verification information 2 (PS).
  • SD system information
  • PF verification information 1
  • PS vertical-line-filled data frame
  • the lower part is the structure of the original data
  • the upper part is the structure diagram of the data after deinterleaving.

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Abstract

本发明公开了一种交织或解交织的实现方法，所述方法包括：将待交织或待解交织的原始数据缓存入处理前缓存单元；结合哑元计算修正因子表计算读写控制地址；根据所述读写控制地址，从处理前缓存单元读取待交织或待解交织的原始数据，写入处理后缓存单元，完成交织或解交织操作。本发明还公开了一种交织或解交织的实现装置，通过上述方法和装置，使得交织或解交织的过程中不再需要对待处理数据进行矩阵缓存，从而达到了节省存储空间，并降低处理延时的目的。

Description

一种交织或解交织的实现方法和装置 技术领域
本发明涉及第三代合作伙伴计划长期演进系统中数据传输技术， 特别 是指一种交织或解交织的实现方法和装置。 背景技术
交织技术广泛应用于通讯领域， 用于将突发错误转换为随机错误， 以 降低纠错的集中性和技术成本。 为了抵抗传输过程中的突发错误， 第三代 合作伙伴计戈 'J长期演进 ( The 3rd Generation Partnership Project Long Term Evolution, 3GPP LTE )系统中物理下行共享信道（ Physical Downlink Shared Channel, PDSCH )子块在进行信道循环卷积编码后还要进行内部交织。 同 理， 接收方需要进行解交织。 3GPP LTE技术文档 TS 36.212对子块交织的 方法进行了描述。
根据 TS 36.212中相关描述可知， 3GPP LTE系统在进行子块交织和解 交织时需要考虑哑元的因素。 哑元是指在交织时为了使输入数据规整成完 整的矩阵而引入的无效数据， 在交织后输出时需要删除。 由于交织过程中 有哑元的参与， 所以解交织时也需要考虑哑元的原始位置。
常用的交织方法是根据 TS 36.212的描述： 首先进行哑元相关计算， 对 矩阵中相应哑元位置进行标记， 然后将待处理数据按行顺序写入到矩阵中 非哑元位置， 再将矩阵列进行调整， 最后按列输出完成交织过程。 而解交 织过程， 也是首先进行哑元相关计算， 对矩阵中相应哑元位置进行标记， 然后将待处理数据按列顺序写入到矩阵中非哑元位置， 再将矩阵列进行调 整， 最后按行输出完成解交织。
此类交织解交织的方法， 需要把全部数据緩存至矩阵中， 因而存在存 储开销大， 处理延时大的缺点。 发明内容
有鉴于此， 本发明的主要目的在于提供一种交织或解交织的实现方法 和装置， 使得交织或解交织的过程中不再需要对待处理数据进行矩阵緩存。
为达到上述目的， 本发明的技术方案是这样实现的：
本发明提供了一种交织或解交织的实现方法， 所述方法包括： 将待交织或待解交织的原始数据緩存入处理前緩存单元；
结合哑元计算修正因子表计算读写控制地址；
根据所述读写控制地址， 从处理前緩存单元读取待交织或待解交织的 原始数据， 写入处理后緩存单元， 完成交织或解交织操作。
其中， 所述读写控制地址， 包括： 从处理前緩存单元中读取原始数据 的读地址， 以及写入处理后緩存单元的写地址；
所述结合哑元计算修正因子表计算读写控制地址， 包括： 初始化原始 地址基地址； 根据待交织或待解交织的原始数据的码块长度计算码块编码 后长度、 矩阵总行数和填充哑元数； 添加哑元后， 确定原始数据按行索引 的编号、 原始数据在矩阵中的列号、 以及原始数据在矩阵中的行号； 根据 原始数据在矩阵中的列号和填充哑元数， 结合哑元计算修正因子表查询得 到哑元修正因子； 根据列交织因子、 矩阵总行数、 原始数据在矩阵中的行 号、 以及哑元修正因子， 计算出从处理前緩存单元中读取原始数据的读地 址； 根据原始地址基地址计算出写入处理后緩存单元的写地址。
其中， 所述完成交织或解交织操作的过程中， 所述方法还包括： 对原 始地址基地址累加 1 , 若累加结果不大于码块编码后长度， 则返回确定原始 数据按行索引的编号、 原始数据在矩阵中的列号、 以及原始数据在矩阵中 的行号， 继续计算读写控制地址， 否则操作流程结束。
本发明还提供了一种交织或解交织的实现装置， 所述装置包括： 处理 前緩存单元、 读写控制单元和处理后緩存单元， 其中，
所述处理前緩存单元， 用于緩存待交织或待解交织的原始数据； 所述读写控制单元， 用于结合哑元计算修正因子表计算读写控制地址， 从处理前緩存单元读取待交织或待解交织的原始数据， 写入处理后緩存单 元， 完成交织或解交织操作。
其中， 所述读写控制地址， 包括： 从处理前緩存单元中读取原始数据 的读地址， 以及写入处理后緩存单元的写地址；
所述读写控制单元结合哑元计算修正因子表计算读写控制地址， 具体 包括： 初始化原始地址基地址； 根据待交织或待解交织的原始数据的码块 长度计算码块编码后长度、 矩阵总行数和填充哑元数； 添加哑元后， 确定 原始数据按行索引的编号、 原始数据在矩阵中的列号、 以及原始数据在矩 阵中的行号； 根据原始数据在矩阵中的列号和填充哑元数， 结合哑元计算 修正因子表查询得到哑元修正因子； 根据列交织因子、 矩阵总行数、 原始 数据在矩阵中的行号、 以及哑元修正因子， 计算出从处理前緩存单元中读 取原始数据的读地址； 根据原始地址基地址计算出写入处理后緩存单元的 写地址。
其中， 所述读写控制单元， 还用于在所述完成交织或解交织操作的过 程中， 对原始地址基地址累加 1 , 若累加结果不大于码块编码后长度， 则重 新确定原始数据按行索引的编号、 原始数据在矩阵中的列号、 以及原始数 据在矩阵中的行号， 继续计算读写控制地址， 否则结束操作。
本发明所提供的交织或解交织的实现方法和装置， 将待交织或待解交 织的原始数据緩存入处理前緩存单元； 结合哑元计算修正因子表计算读写 控制地址； 根据所述读写控制地址， 从处理前緩存单元读取待交织或待解 交织的原始数据， 写入处理后緩存单元， 完成交织或解交织操作。 通过对 3GPP LTE系统支持的 188种包长进行了哑元相关计算， 根据其规律得出一 个哑元计算修正因子表， 并结合该修正因子表得出一个交织或解交织中获 得读写控制地址的方法。 该方法使得交织或解交织的过程中不再需要对待 处理数据进行矩阵緩存， 从而达到了节省存储空间， 并降低处理延时的目 的。本发明的使用对于 3GPP LTE系统的实现成本降低和处理功能提升具有 较大意义。 附图说明
图 1为本发明一种交织或解交织的实现方法流程示意图；
图 2为本发明哑元计算修正因子表的结构示意图；
图 3为本发明解交织实施例的实现方法流程示意图；
图 4为本发明一种交织或解交织的实现装置结构示意图；
图 5 为应用本发明的方法和装置后原始数据和交织后数据的结构示意 图。 具体实施方式
本发明的基本思想是将待交织或待解交织的原始数据緩存入处理前緩 存单元； 结合哑元计算修正因子表计算读写控制地址； 根据所述读写控制 地址， 从处理前緩存单元读取待交织或待解交织的原始数据， 写入处理后 緩存单元， 完成交织或解交织操作。
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。 图 1为本发明一种交织或解交织的实现方法流程示意图， 如图 1所示， 所述方法包括：
步驟 101 , 将待交织或待解交织的原始数据緩存入处理前緩存单元； 步驟 102, 结合哑元计算修正因子表计算读写控制地址；
具体的， 所述读写控制地址， 包括： 从处理前緩存单元中读取原始数 据的读地址， 以及写入处理后緩存单元的写地址。 进一步的， 步驟 102中具体包括以下步驟：
步驟 102a, 初始化原始地址基地址为 0;
具体的， 原始地址基地址设定为 inter_addr_wr=0。
步驟 102b, 根据待交织或待解交织的原始数据的码块长度计算码块编 码后长度、 矩阵总行数和填充哑元数；
具体的， 假设码块长度为 K, 则码块编码后长度为 D, 由 K加 4获得； 矩阵总行数 ROW,由编码后长度除以 32后向上取整获得；填充哑元数 Nnull, 由码块长度二进制表示的低 5bit取反加一后获得。
步驟 102c, 添加哑元后， 确定原始数据按行索引的编号、 原始数据在 矩阵中的列号、 以及原始数据在矩阵中的行号；
具体的， 添加哑元后， 所述原始数据分为三路数据， 分别为系统信息、 校验信息 1和校验信息 2。
步驟 102c中， 确定原始数据按行索引的编号， 具体为：
系统信息的按行索引的编号由原始地址基地址加填充哑元数后获得，
■公式为 i0 = inter_addr_wr+ Nnull;
校验信息 1的按行索引的编号由原始地址基地址加填充哑元数后获得,
■公式为 il = inter_addr_wr+ Nnull;
校验信息 2 的按行索引的编号由原始地址基地址加填充哑元数再减 1 后获得 , 计算公式为： i2 = inter_addr_wr+ Nnull- 1。
确定原始数据在矩阵中的列号， 具体为： 三路数据的按行索引的编号 的二进制表示的低 5bit, 系统信息的列号设为 CO = i0[4:0] , 校验信息 1的 列号设为 CI = il [4:0] , 校验信息 2的列号设为 C2= i2[4:0];
确定原始数据在矩阵中的行号， 具体为： 三路数据的按行索引的编号 的二进制表示的高 8bit, 系统信息的行号设为 R0 = i0[12:5] , 校验信息 1的 行号设为 Rl= il[12:5] , 校验信息 2的行号设为 R2= i2[12:5]。 步驟 102d, 根据原始数据在矩阵中的列号和填充哑元数， 结合哑元计 算修正因子表查询得到哑元修正因子；
具体的， 图 2为本发明哑元计算修正因子表的结构示意图， 如图 2所 示， 所述哑元计算修正因子表包括两个部分， 第一部分为上半部分， 其中 横坐标 21为系统信息或校验信息 1在矩阵中的列号， 纵坐标 22为填充哑 元数， 根据上述数据可以在修正因子表的第一部分查询得到系统信息或校 验信息 1的修正因子， 分别设为 SO (CO)和 SI (CI); 第二部分为下半部分， 其中横坐标 23为校验信息 在矩阵中的列号， 纵坐标 24为填充哑元数， 根据上述两个数据可以在修正因子表的第二部分查询得到校验信息 2的修 正因子， 设为 S2(C2)。
步驟 102e, 根据列交织因子、 矩阵总行数、 原始数据在矩阵中的行号、 以及哑元修正因子， 计算出从处理前緩存单元中读取原始数据的读地址； 具体的， 所述列交织因子 P是根据原始数据在矩阵中的列号， 结合交 织列交换表查询得到。 系统信息的读地址的计算方法为： 系统信息的列交 织因子乘以矩阵总行数， 然后与系统信息在矩阵中的行号相加， 最后减去 系统信息的哑元修正因子， 计算公式为 inter_addr_rdO=P(CO) χ ROW+R0-S0(C0);
校验信息 1的读地址的计算方法为： 校验信息 1的列交织因子乘以矩 阵总行数， 然后与校险信息 1在矩阵中的行号相加， 减去校险信息 1的哑 元修正因子， 将结果乘以 2 后， 加上码块编码后长度， 计算公式为 inter_addr_rdl={P(Cl) x R0W+R1-S(C1)} x 2+D;
校验信息 的读地址的计算方法为： 校验信息 的列交织因子乘以矩 阵总行数， 然后与校险信息 2在矩阵中的行号相加， 减去校险信息 2的哑 元修正因子， 将结果乘以 2 后， 加上码块编码后长度， 计算公式为 inter_addr_rd2={P(C2) ROW+R2-S(C2)} 2+D。 步驟 102f,根据原始地址基地址计算出写入处理后緩存单元的写地址。 具体的， 系统信息的写地址的计算方法为： 原始地址基地址直接作为 第一路信息的写地址使用， 即 inter_addr_wrO = inter_addr_wr; 校验信息 1 的写地址的计算方法为： 原始地址基地址与码块编码后长度相加， 即 inter_addr_wrl = inter_addr_wr + D； 校验信息 2的写地址的计算方法为： 原 始地址基地址与 2 倍的码块编码后长度相加， 即 inter_addr_wr2 = inter_addr_wr + D χ 2。
综合来看， 步驟 102a至步驟 102f, 可以归纳为： 所述读写控制地址的 计算方法， 包括：
系统信息的读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算系统信息交织矩阵的列交织因子、 矩阵总行数和系统信息在矩阵 中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号相加， 最后减去所述系统信息的哑元修正因子；
校验信息 1读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算校验信息 1 的交织矩阵的列交织因子、 矩阵总行数和校验信息 1 在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号 相加， 减去校验信息 1的哑元修正因子， 将结果乘以 2后， 加上码块编码 后长度；
校验信息 2读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和再减一的结果计算校验信息 2的交织矩阵的列交织因子、 矩阵总行数 和校验信息 2在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然 后与所述行号相加， 减去校验信息 2的哑元修正因子， 将结果乘以 2后， 加上码块编码后长度；
系统信息的写地址为原始地址基地址； 校验信息 1 的写地址的计算方 法为： 原始地址基地址与码块编码后长度相加； 校验信息 2的写地址的计 算方法为： 原始地址基地址与 2倍的码块编码后长度相加。
步驟 103 ,根据所述读写控制地址，从处理前緩存单元读取待交织或待 解交织的原始数据， 写入处理后緩存单元， 完成交织或解交织操作。
进一步的， 完成交织或解交织操作的过程中， 所述方法还包括： 对原 始地址基地址累加 1 ,若累加结果不大于码块编码后长度，则返回步驟 102c, 否则操作流程结束。
进一步需要说明的是， 本发明所述的解交织方法， 与交织方法基本相 同， 所不同的是 "处理前緩存单元" 存储的是待解交织数据， "处理后緩 存单元" 存储的是解交织后的结果， 中间计算流程相同。
下面结合一个具体的实施例阐述一下本发明的交织或解交织的实现方 法， 图 3为本发明解交织实施例的实现方法流程示意图， 如图 3所示， 本 实施例中原始数据的码块长度等于 40, 所述方法包括：
步驟 301 , 将待解交织的原始数据緩存入处理前緩存单元；
步驟 302, 初始化原始地址基地址为 0;
具体的， 原始地址基地址设定为 inter_addr_wr=0。
步驟 303 , 根据待解交织的原始数据的码块长度计算码块编码后长度、 矩阵总行数和填充哑元数；
具体的， 码块长度 K=40; 码块编码后长度 D=K+4=44; 矩阵总行数 ROW=Cdl(D/32)=2; 填充哑元数 Nnull=~D [4:0] +1=20。
步驟 304, 添加哑元后， 确定原始数据按行索引的编号、 原始数据在矩 阵中的列号、 以及原始数据在矩阵中的行号；
具体的， 原始数据按行索引的编号为：
系统信息： i0 = inter_addr_wr+ Nnull=20；
校险信息 1 : il = inter_addr_wr+ Nnull=20;
校险信息 2： i2 = inter_addr_wr+ Nnull- 1=19; 原始数据在矩阵中的列号为：
系统信息: 编号 i0的数据的列号 CO = i0[4:0]=20;
校验信息 1 : 编号为 il的数据的列号 Cl= il[4:0]=20;
校验信息 2: 编号为 i2的数据的列号 C2= i2[4:0]=19;
原始数据在矩阵中的行号：
系统信息： 编号 iO的数据的行号 R0 = i0[12:5]=0;
校验信息 1 : 编号 il的数据的行号 Rl = il [12:5]=0;
校验信息 2: 编号 i2的数据的行号 R2 = i2[12:5]=0;
步驟 305 ,根据原始数据在矩阵中的列号和填充哑元数， 结合哑元计算 修正因子表查询得到哑元修正因子；
具体的， 查询图 2可知： S0 (C0)= 4; S1 (C1)= 4; S2(C2)= 16。
步驟 306, 根据列交织因子、 矩阵总行数、 原始数据在矩阵中的行号、 以及哑元修正因子， 计算出从处理前緩存单元中读取原始数据的读地址； 具体的， 系统信息： 编号为 iO 的数据的读地址计算为： inter_addr_rdO=P(CO) x ROW+R0-S0(C0)= 6;
校验信息 1 : 编号为 il的数据的读地址计算为： inter_addr_rdl={P(Cl) R0W+R1-S(C1)} 2+D=56;
校验信息 2: 编号为 i2的数据的读地址计算为： inter_addr_rd2={P(C2) ROW+R2-S(C2)} 2+D=113。
步驟 307, 根据原始地址基地址计算出写入处理后緩存单元的写地址； 具体的， 系统信息： 编号为 iO的数据的写地址计算为： inter_addr_wrO = inter_addr_wr = 0;
校验信息 1:编号为 il 的数据的写地址计算为： inter_addr_wrl = inter_addr_wr + D = 44;
校验信息 2:编号为 i2 的数据的写地址计算为： inter_addr_wr2 = inter_addr_wr + D x 2 = 88。
步驟 308 ,根据所述读写控制地址，从处理前緩存单元读取待交织或待 解交织的原始数据， 写入处理后緩存单元；
步驟 309, 对原始地址基地址累加 1 , 若累加结果不大于码块编码后长 度， 则返回步驟 304, 否则操作流程结束。
图 4为本发明一种交织或解交织的实现装置结构示意图， 如图 4所示， 所述装置， 包括： 处理前緩存单元 41、 读写控制单元 42和处理后緩存单元 43 , 其中，
所述处理前緩存单元 41 , 用于緩存待交织或待解交织的原始数据； 进一步的， 本发明所述的解交织方法， 与交织方法基本相同， 所不同 的是： 当进行交织处理时， 处理前緩存单元 41存储的是待交织数据， 处理 后緩存单元 43存储的是交织后的结果； 当进行解交织处理时， 处理前緩存 单元 41存储的是待解交织数据， 处理后緩存单元 43存储的是解交织后的 结果， 中间计算流程相同。
所述读写控制单元 42, 用于结合哑元计算修正因子表计算读写控制地 址， 从处理前緩存单元 41读取待交织或待解交织的原始数据， 写入处理后 緩存单元 43 , 完成交织或解交织操作。
具体的， 所述读写控制地址， 包括： 从处理前緩存单元 41中读取原始 数据的读地址， 以及写入处理后緩存单元 43的写地址； 所述结合哑元计算 修正因子表计算读写控制地址， 具体包括： 初始化原始地址基地址； 根据 待交织或待解交织的原始数据的码块长度计算码块编码后长度、 矩阵总行 数和填充哑元数； 添加哑元后， 确定原始数据按行索引的编号、 原始数据 在矩阵中的列号、 以及原始数据在矩阵中的行号； 根据原始数据在矩阵中 的列号和填充哑元数， 结合哑元计算修正因子表查询得到哑元修正因子； 根据列交织因子、 矩阵总行数、 原始数据在矩阵中的行号、 以及哑元修正 因子， 计算出从处理前緩存单元 41中读取原始数据的读地址； 根据原始地 址基地址计算出写入处理后緩存单元 43的写地址。 所述添加哑元后， 所述 原始数据分为系统信息、校验信息 1和校验信息 2。 所述读写控制单元中保 存的哑元计算修正因子表包括两个部分， 第一部分中根据系统信息或校验 信息 1在矩阵中的列号， 以及填充哑元数， 查询得到系统信息或校验信息 1 的修正因子； 第二部分中根据校验信息 2在矩阵中的列号， 以及填充哑元 数， 查询得到校验信息 2的修正因子。
进一步的， 所述读写控制地址的计算方法可以归纳为：
系统信息的读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算系统信息交织矩阵的列交织因子、 矩阵总行数和系统信息在矩阵 中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号相加， 最后减去所述系统信息的哑元修正因子；
校验信息 1读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算校验信息 1 的交织矩阵的列交织因子、 矩阵总行数和校验信息 1 在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号 相加， 减去校验信息 1的哑元修正因子， 将结果乘以 2后， 加上码块编码 后长度；
校验信息 2读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和再减一的结果计算校验信息 2的交织矩阵的列交织因子、 矩阵总行数 和校验信息 2在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然 后与所述行号相加， 减去校验信息 2的哑元修正因子， 将结果乘以 2后， 加上码块编码后长度；
系统信息的写地址为原始地址基地址； 校验信息 1 的写地址的计算方 法为： 原始地址基地址与码块编码后长度相加； 校验信息 2的写地址的计 算方法为： 原始地址基地址与 2倍的码块编码后长度相加。 进一步的， 所述读写控制单元 42, 还用于在所述完成交织或解交织操 作的过程中 ,对原始地址基地址累加 1 ,若累加结果不大于码块编码后长度， 则重新确定原始数据按行索引的编号、 原始数据在矩阵中的列号、 以及原 始数据在矩阵中的行号， 继续计算读写控制地址， 否则结束操作。
图 5 为应用本发明的方法和装置后原始数据和交织后数据的结构示意 图， 如图 5 所示， 上半部分为原始数据的结构， 下半部分为交织后数据的 结构示意图。 图中空白填充数据帧为前述的系统信息 （SD ) ； 交叉纹路填 充的数据帧为前述的校验信息 1 ( PF )； 竖线填充的数据帧为前述的校验信 息 2 ( PS )。 进一步的， 解交织过程中， 下半部分为原始数据的结构， 上半 部分为解交织后数据的结构示意图。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。

Claims

权利要求书
1、 一种交织或解交织的实现方法， 其特征在于， 所述方法包括： 将待交织或待解交织的原始数据緩存入处理前緩存单元；
结合哑元计算修正因子表计算读写控制地址；
根据所述读写控制地址， 从处理前緩存单元读取待交织或待解交织的 原始数据， 写入处理后緩存单元， 完成交织或解交织操作。
2、 根据权利要求 1所述的方法， 其特征在于， 所述读写控制地址， 包 括： 从处理前緩存单元中读取原始数据的读地址， 以及写入处理后緩存单 元的写地址；
所述结合哑元计算修正因子表计算读写控制地址， 包括： 初始化原始 地址基地址； 根据待交织或待解交织的原始数据的码块长度计算码块编码 后长度、 矩阵总行数和填充哑元数； 添加哑元后， 确定原始数据按行索引 的编号、 原始数据在矩阵中的列号、 以及原始数据在矩阵中的行号； 根据 原始数据在矩阵中的列号和填充哑元数， 结合哑元计算修正因子表查询得 到哑元修正因子； 根据列交织因子、 矩阵总行数、 原始数据在矩阵中的行 号、 以及哑元修正因子， 计算出从处理前緩存单元中读取原始数据的读地 址； 根据原始地址基地址计算出写入处理后緩存单元的写地址。
3、 根据权利要求 2所述的方法， 其特征在于， 所述完成交织或解交织 操作的过程中， 所述方法还包括： 对原始地址基地址累加 1 , 若累加结果不 大于码块编码后长度， 则返回确定原始数据按行索引的编号、 原始数据在 矩阵中的列号、 以及原始数据在矩阵中的行号， 继续计算读写控制地址， 否则操作流程结束。
4、 根据权利要求 2所述的方法， 其特征在于， 所述添加哑元后， 所述 方法还包括： 所述原始数据分为系统信息、 校验信息 1和校验信息 2。
5、 根据权利要求 4所述的方法， 其特征在于， 所述哑元计算修正因子 表包括两个部分， 在第一部分中根据系统信息或校验信息 1 在矩阵中的列 号， 以及填充哑元数， 查询得到系统信息或校验信息 1 的修正因子； 在第 二部分中根据校验信息 2在矩阵中的列号， 以及填充哑元数， 查询得到校 验信息 2的修正因子。
6、 根据权利要求 5所述的方法， 其特征在于， 所述读写控制地址的计 算方法， 包括：
系统信息的读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算系统信息交织矩阵的列交织因子、 矩阵总行数和系统信息在矩阵 中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号相加， 最后减去所述系统信息的哑元修正因子；
校验信息 1读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算校验信息 1 的交织矩阵的列交织因子、 矩阵总行数和校验信息 1 在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号 相加， 减去校验信息 1的哑元修正因子， 将结果乘以 2后， 加上码块编码 后长度；
校验信息 2读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和再减一的结果计算校验信息 2的交织矩阵的列交织因子、 矩阵总行数 和校验信息 2在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然 后与所述行号相加， 减去校验信息 2的哑元修正因子， 将结果乘以 2后， 加上码块编码后长度；
系统信息的写地址为原始地址基地址； 校验信息 1 的写地址的计算方 法为： 原始地址基地址与码块编码后长度相加； 校验信息 2的写地址的计 算方法为： 原始地址基地址与 2倍的码块编码后长度相加。
7、 一种交织或解交织的实现装置， 其特征在于， 所述装置包括： 处理 前緩存单元、 读写控制单元和处理后緩存单元， 其中， 所述处理前緩存单元， 用于緩存待交织或待解交织的原始数据； 所述读写控制单元， 用于结合哑元计算修正因子表计算读写控制地址， 从处理前緩存单元读取待交织或待解交织的原始数据， 写入处理后緩存单 元， 完成交织或解交织操作。
8、 根据权利要求 7所述的装置， 其特征在于， 所述读写控制地址， 包 括： 从处理前緩存单元中读取原始数据的读地址， 以及写入处理后緩存单 元的写地址；
所述读写控制单元结合哑元计算修正因子表计算读写控制地址， 具体 包括： 初始化原始地址基地址； 根据待交织或待解交织的原始数据的码块 长度计算码块编码后长度、 矩阵总行数和填充哑元数； 添加哑元后， 确定 原始数据按行索引的编号、 原始数据在矩阵中的列号、 以及原始数据在矩 阵中的行号； 根据原始数据在矩阵中的列号和填充哑元数， 结合哑元计算 修正因子表查询得到哑元修正因子； 根据列交织因子、 矩阵总行数、 原始 数据在矩阵中的行号、 以及哑元修正因子， 计算出从处理前緩存单元中读 取原始数据的读地址； 根据原始地址基地址计算出写入处理后緩存单元的 写地址。
9、 根据权利要求 8所述的装置， 其特征在于， 所述读写控制单元， 还 用于在所述完成交织或解交织操作的过程中，对原始地址基地址累加 1 , 若 累加结果不大于码块编码后长度， 则重新确定原始数据按行索引的编号、 原始数据在矩阵中的列号、 以及原始数据在矩阵中的行号， 继续计算读写 控制地址， 否则结束操作。
10、 根据权利要求 8所述的装置， 其特征在于， 所述读写控制单元中 的所述原始数据， 在所述添加哑元后， 分为系统信息、 校验信息 1 和校验 信息 2。
11、 根据权利要求 8 所述的装置， 其特征在于， 所述读写控制单元中 保存的哑元计算修正因子表包括两个部分， 在第一部分中根据系统信息或 校验信息 1 在矩阵中的列号， 以及填充哑元数， 查询得到系统信息或校验 信息 1的修正因子； 在第二部分中根据校验信息 2在矩阵中的列号， 以及 填充哑元数， 查询得到校验信息 2的修正因子。
12、 根据权利要求 11所述的装置， 其特征在于， 所述读写控制单元计 算读写控制地址， 包括：
系统信息的读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算系统信息交织矩阵的列交织因子、 矩阵总行数和系统信息在矩阵 中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号相加， 最后减去所述系统信息的哑元修正因子；
校验信息 1读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和计算校验信息 1 的交织矩阵的列交织因子、 矩阵总行数和校验信息 1 在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然后与所述行号 相加， 减去校验信息 1的哑元修正因子， 将结果乘以 2后， 加上码块编码 后长度；
校验信息 2读地址的计算方法为： 根据原始地址基地址和填充哑元数 之和再减一的结果计算校验信息 2的交织矩阵的列交织因子、 矩阵总行数 和校验信息 2在矩阵中的行号； 使用所述列交织因子乘以矩阵总行数， 然 后与所述行号相加， 减去校验信息 2的哑元修正因子， 将结果乘以 2后， 加上码块编码后长度；
系统信息的写地址为原始地址基地址； 校验信息 1 的写地址的计算方 法为： 原始地址基地址与码块编码后长度相加； 校验信息 2的写地址的计 算方法为： 原始地址基地址与 2倍的码块编码后长度相加。
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