WO2011026375A1 - 编码方法及装置、解码方法及装置 - Google Patents

编码方法及装置、解码方法及装置 Download PDF

Info

Publication number
WO2011026375A1
WO2011026375A1 PCT/CN2010/074744 CN2010074744W WO2011026375A1 WO 2011026375 A1 WO2011026375 A1 WO 2011026375A1 CN 2010074744 W CN2010074744 W CN 2010074744W WO 2011026375 A1 WO2011026375 A1 WO 2011026375A1
Authority
WO
WIPO (PCT)
Prior art keywords
bch
data stream
decoding
module
parallel
Prior art date
Application number
PCT/CN2010/074744
Other languages
English (en)
French (fr)
Inventor
魏小义
杨先超
Original Assignee
中兴通讯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中兴通讯股份有限公司 filed Critical 中兴通讯股份有限公司
Publication of WO2011026375A1 publication Critical patent/WO2011026375A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Definitions

  • the present invention relates to an encoding method, an encoding apparatus, a decoding method and a decoding apparatus, and more particularly to an enhanced forward error correction related to an optical transport network (OTN). , EFEC) coding method, coding device, decoding method and decoding device.
  • OTN optical transport network
  • the technical problem to be solved by the present invention is to provide an encoding method and apparatus, a decoding method and a device to meet the demand for higher gain forward error correction.
  • the present invention provides a forward error correction coding method, including: encoding a data stream according to a Reed-Solomon (RS) rule;
  • RS Reed-Solomon
  • the interleaved data stream is encoded according to BCH rules.
  • the above coding method further has the following features:
  • the step of encoding the data stream according to the RS rule comprises: dividing the data stream into K groups, and performing RS coding on the K group data streams in parallel;
  • the step of interleaving the RS-encoded data stream as the BCH-encoded input data stream includes: interleaving the RS-coded K-group data streams in parallel as a BCH-encoded input data stream;
  • the step of encoding the interleaved data stream according to the BCH rule includes: encoding the interleaved K group data streams in parallel according to the BCH rule;
  • the above coding method further has the following features:
  • the interleaving operation includes: first storing the RS codeword from the left to the right in the first row, then storing the second row, sequentially storing the K b row, the 8*N column, and outputting the BCH encoded data according to the column.
  • the K b is a BCH encoded information code length
  • the N is a natural number starting from 1.
  • the present invention further provides a forward error correction decoding method, including: decoding a data stream according to a BCH rule;
  • the deinterleaved data stream is decoded according to an RS rule.
  • the above decoding method further has the following features:
  • the step of decoding the data stream according to the BCH rule includes: dividing the data stream into K groups, and performing BCH decoding on the K group data streams in parallel;
  • the step of deinterleaving the BCH decoded data stream as an RS decoded input data stream includes: deinterleaving the BCH decoded K group data streams in parallel as an RS decoded input data stream;
  • the step of decoding the deinterleaved data stream according to the RS rule comprises: decoding the deinterleaved K group data streams in parallel according to an RS rule;
  • the K is a natural number starting from 1, setting the input service data bandwidth to I Gbps, each set of solutions
  • the above decoding method further has the following features:
  • the deinterleaving operation comprising: a first BCH code word in order, from top to bottom a first row is full, then a second row is full, sequentially row is full 8 * N, K b column, then by row decode output RS Data stream; the K b is a BCH encoded information code length, and the N is a natural number starting from 1.
  • the present invention further provides a forward error correction coding apparatus, including: an RS coding module, an interleaving module, and a BCH coding module;
  • the RS encoding module is configured to encode the data stream according to the RS rule, and the interleaving module is configured to interleave the RS encoded data stream into a BCH encoded data stream, where the BCH encoding module is configured to perform the interleaved data stream. Coded according to BCH rules;
  • the data stream After the data stream passes through the RS encoding module, it is input to the interleaving module and stored as a BCH encoded data stream, and then output to the BCH encoding module.
  • the above encoding device has the following features:
  • the device comprises K parallel coding RS coding modules, a data interleaving module and a BCH coding module.
  • the K parallel-connected RS encoding modules are configured to perform RS encoding on the K-group data streams in parallel;
  • the K parallel-connected data interleaving modules are configured to interleave the RS-coded K-group data streams in parallel as the BCH-encoded input data stream;
  • the K parallel-connected BCH encoding modules are configured to encode the interleaved K sets of data streams in parallel according to the BCH rules;
  • the interleaved modules input to the K parallel connections are re-stored as BCH-encoded data streams, and then output to the K parallel-connected BCH coding modules.
  • the present invention further provides a forward error correction decoding apparatus, including: a BCH decoding module, a deinterleaving module, and an RS decoding module; wherein
  • the BCH decoding module is configured to decode the data stream according to the BCH rule, and the deinterleaving module is configured to deinterleave the BCH decoded data stream as an RS decoded input data stream, where the RS decoding module is set to The deinterleaved data stream is decoded according to the RS rule;
  • the data stream After the data stream passes through the BCH decoding module, it is input to the deinterleaving module and stored as an RS decoded data stream, and then output to the RS decoding module.
  • the above decoding device has the following features:
  • the device comprises K parallel BCH decoding modules, a data deinterleaving module and an RS decoding module.
  • the K parallel connected BCH decoding modules are configured to perform BCH decoding on the K group data streams in parallel;
  • the K parallel connected data deinterleaving modules are configured to deinterleave the BCH decoded K group data streams in parallel as an RS decoded input data stream;
  • the K parallel-connected RS decoding modules are configured to decode the de-interleaved K-group data streams in parallel according to the RS rule;
  • the deinterleaving modules input to the K parallel connections are re-stored as RS decoded data streams, and then output to the K parallel connected RS decodings.
  • FIG. 1 is a schematic structural view of an EFEC encoding device of the present invention
  • FIG. 2 is a schematic diagram of a parallel coding structure of the present invention.
  • Figure 3 is a block diagram showing the structure of an EFEC decoding apparatus of the present invention.
  • FIG. 4 is a schematic diagram of a parallel decoding structure of the present invention
  • Figure 5 is a schematic structural diagram of a BCH decoding module
  • Figure 6 is a schematic diagram of the interleaving of the present invention.
  • Figure 7 is a block diagram showing the structure of the interleaving module of the present invention.
  • Figure 8 is a schematic diagram of the deinterleaving of the present invention.
  • Figure 9 is a block diagram showing the structure of the deinterleaving module of the present invention.
  • Figure 10 is a diagram showing the structure of an EFEC encoding apparatus and a decoding apparatus of the present invention at the time of application;
  • Figure 11 is a flow chart showing the processing of the EFEC encoding and decoding method of the present invention at the time of application.
  • the method and apparatus set forth in the present invention are mainly directed to the field of transmission of OTN, but are not limited to this field, and can be encoded and decoded using the method and apparatus of the present invention as long as it conforms to the data of the corresponding format.
  • the present invention can support not only the OTU1 protocol standard, the OTU2 protocol standard and the OTU3 protocol standard in the current Optical Channel Transport Unit (OTU) protocol standard, but also the future of OTU4 and the like. Protocol standard.
  • the core idea of the EFEC encoding and decoding of the present invention is that the data stream is first encoded according to the RS encoding rule, and then the data stream is re-arranged by interleaving, arranged into a BCH data stream format, and encoded according to the BCH rule.
  • the data stream passes two encodings and automatic error correction to achieve higher gain forward error correction.
  • the EFEC encoding apparatus of the present invention is composed of a Reed-Solomon (RS) encoding module 101, an interleaving module 102, and Boss-Johri-Hochwinheim (Bose, Chaudhuri & Hocquenghem, abbreviated as BCH) coding module 103.
  • RS Reed-Solomon
  • BCH Boss-Johri-Hochwinheim
  • the RS encoding module 101 includes an 8*N to 10*N converter, a first in first out (FIFO), and a parallel RS encoder whose input and output are 10*N bits, the 10* N represents an integer multiple of the data width of 10 bytes width. Since the input of the RS encoding module 101 is 8*N bits, the RS encoding module 101 further includes a data bit width converter, which converts the input 8*N bits into 10*N bits by a rate adjustment method. Input to the RS encoder.
  • the BCH encoding module 103 is composed of 8*N BCH encoders.
  • the interleaving module 102 includes an interleaver and a data bit width converter, the interleaver interleaves the RS encoded data stream into a BCH encoded data stream, and the data bit width converter converts the RS encoded data stream bit width Convert to BCH encoder data stream bit width.
  • the interleaving module and the interleaving method of the present invention interleave the RS-encoded data stream smoothly and smoothly into the BCH encoder, and the structure and principle thereof will be described in detail later.
  • the input and output of the entire encoding circuit are 8*N bits, and the 8*N indicates that the data bit width is 8*N (N is a natural number).
  • the service data stream is parallel-encoded by RS, it will be converted into 10*N-bit parallel output and sent to the interleaving module.
  • the interleaving module interleaves the RS-encoded data
  • the data stream is interleaved into a BCH-encoded data stream format, and the data bits are utilized.
  • the wide converter converts 10*N bits into 8*N bits, and then outputs the data to the 8*N BCH encoders in the BCH encoding module on the 8*N bit wide bus.
  • the encoding apparatus of the present invention is an ordinary encoding apparatus, and the ordinary FEC encoding function is realized.
  • the basic method of parallel coding is to use multiple RS and BCH coding modules to simultaneously encode the input data after the block.
  • the main feature of this coding structure is that the coding circuits work simultaneously, rather than time division multiplexing.
  • the coding circuit is composed of the same circuit of the K group, and each group of circuits includes RS coding, data interleaving, and BCH coding circuits.
  • the advantages of the parallel coding in the present invention are: the versatility of the coding circuit is realized, and the circuit can be used for service data of various bandwidths; in addition, the continuous block error that may exist in the input service data can be dispersed to different Encoding module to improve error correction.
  • the control circuit implements K data block, RS coding, data interleaving, BCH coding, and timing control of data assembly.
  • the data blocking circuit is composed of K FIFOs or dual port RAMs, and the control circuit realizes that the input data is cyclically written into the K FIFOs, and the data in the FIFOs are sequentially read into the designated RS encoding circuits.
  • the data assembly circuit in Figure 2 implements service data recombination.
  • the output data of the module contains both the original service data and the check information generated by the coding circuit.
  • the data assembly circuit is a circuit related to the input service. For example, when the input service is OTU frame structure type data, the data assembly circuit needs to complete the OTU framing operation; when the input service is GE type data, the data assembly circuit needs Complete the reassembly operation of the GE MAC frame.
  • the decoding portion of the EFEC of the present invention is composed of three parts: a BCH decoding module 301, a deinterleaving module 302, and an RS decoding module 303.
  • the BCH decoding module 301 performs BCH decoding on the received data, and the decoded data enters the deinterleaving module 302.
  • the deinterleaving module 302 reorders the BCH decoded data, and the output data sequence is convenient for RS decoding.
  • the RS decoding module 303 performs RS decoding on the deinterleaved data.
  • FIG. 4 is a schematic diagram of an EFEC parallel decoding structure of the present invention.
  • the specific process of the decoding operation is the inverse of the encoding process.
  • FIG. 5 is a block diagram of the BCH decoding module.
  • the input data first enters the corresponding companion calculation unit, and the control unit simultaneously sends a write signal to the FIFO. Since the externally accepted 8*N-bit data continuously enters the corresponding companion unit for calculation, the calculated companion is required to be sent. Into the buffer unit for caching.
  • the control unit first selects the first BCH code to enter the solution key equation unit, and after the first BCH code completes the solution of the key equation, immediately starts the subsequent error location and error correction unit, and outputs the error corrected data. At the same time, after the first BCH code completes the solution of the key equation, the control unit selects the second BCH code to enter the solution key equation unit, and after the solution is completed, the subsequent module is immediately started. By analogy, until the decoding of 8*N BCH codes is completed.
  • the enhanced forward error correction coding apparatus includes an RS coding module, a BCH coding module, and an interleaving module; the RS coding module is configured to encode the data flow according to an RS rule, and the BCH coding module is configured to encode the data flow according to the BCH rule.
  • the interleaving module is configured to interleave the RS encoded data stream into a BCH encoded data stream.
  • the enhanced forward error correction decoding method includes: decoding the data stream according to a BCH rule; and decoding the BCH data. The stream is interleaved as an input data stream for RS decoding; the interleaved data stream is decoded according to RS rules.
  • the data stream passes through the RS encoding module, it is serially input to the interleaving module to be re-stored as a BCH encoded data stream, and then output to the BCH encoding module in columns.
  • FIG. 6 is a schematic diagram of interleaving according to an embodiment of the present invention.
  • the RS codeword is first stored in the first row in the order from the first to the last, and the second row is stored after the first row is filled, and the secondary row is pressed in each row.
  • the left-to-right order is stored, so that the K b line is sequentially filled, and the K b is the BCH encoded information code length.
  • K b is the BCH encoded information code length.
  • the data stored in the 8*N column is read out into 8*N corresponding BCH encoders in columns, and the interleaving is completed.
  • the N is a natural number starting from 1, for example, in the OTU, K b is 1952 and N is 8.
  • FIG. 7 is a structural diagram of an interleaving module.
  • the interleaving module in this embodiment is composed of two 10*N bit registers, a data bit width converter, and an interleaver. Including two 10*N-bit registers, because some cycles of RS encoding output are not 10*N bits, so you need to use a 10*N-bit register to buffer one cycle and make the data from the next cycle enough.
  • the N bit is sent to another 10*N bit register, and then the 10*N bit parallel data is sent to the data bit width converter, and the 10*N bit parallel data is converted into 8*N bit data, and then sent to the interleaver. .
  • the interleaver is configured to: re-interleave the input data stream to form a data stream format required for BCH encoding, and convert the input 10*N bits into an output 8*N bit, and 8*N bits
  • the bit parallel data is output to the input terminals of the 8*N BCH parallel coding modules, respectively. As long as the 8*N bits of data output by the interleaver are respectively allocated to 8*N BCH encoders, the interleaving function is completed.
  • Figure 8 is a schematic diagram of the deinterleaving of the present invention.
  • the deinterleaver writes data
  • the BCH output codeword is output to the deinterleaver
  • the outputs of the 8*N BCH decoders are respectively input to the 8*N rows of the deinterleaver
  • the deinterleaver arranges the data into 8 *N rows, K b columns, and output to the input of the RS decoder in column order.
  • m is 8*N.
  • FIG. 9 is a schematic diagram showing the structure of a deinterleaving module of the present invention, the deinterleaving module comprising two 8*N bit registers, a data bit width converter and a deinterleaver.
  • the deinterleaving module comprising two 8*N bit registers, a data bit width converter and a deinterleaver.
  • Including two 8*N-bit registers because some cycles of BCH decoding output are not 8*N bits, so it is necessary to buffer one cycle with an 8*N-bit register and make the data of the next cycle enough 8*
  • the N bits are sent to another 8*N bit register, and then the 8*N bit parallel data is sent to the data bit width converter, and the 8*N bit parallel data is converted into 10*N bit data, and then sent to the deinterleaving.
  • the deinterleaving module comprising two 8*N bit registers, a data bit width converter and a deinterleaver.
  • the deinterleaver is set to order the BCH codewords in order From left to right the first row is full of the first, then the second row is full, sequentially row is full 8 * N, K b the row and column for the RS-decoded output data, the K b is a length of the BCH coded information symbols , N is a natural number starting from 1, and 8*N is 8 times N.
  • the data bit width converter is set to convert 10*N to 8*N.
  • Deinterleaving method of the present embodiment of the invention comprising a BCH code word in order, from top to bottom before the first row is full, then a second row is full, sequentially row is full 8 * N, K b columns, press line output Decoding data for the RS; the K b is the length of the information code encoded by the BCH, and the N is a natural number starting from 1.
  • the deinterleaving module of the embodiment of the present invention is configured to store the BCH codewords in the first column from top to bottom in order, and then fill the second column, and sequentially store 8*N rows, K b ⁇ , and output by row.
  • Decoding data for the RS the K b is the length of the information code encoded by the BCH, and the N is a natural number starting from 1.
  • Figure 10 is a diagram showing the structure of an EFEC encoding apparatus and a decoding apparatus according to the present invention at the time of application.
  • FIG. 11 is a flowchart of processing of an EFEC encoding and decoding method according to the present invention, which is as follows:
  • Step 1 Initialize
  • Step 2 detecting whether the input OTU data bit width is consistent with the data bit width of the encoding device of the present invention, if yes, proceed to step 4, if not, proceed to step 3;
  • Step 3 Start the data bit width converter, and convert the data bit width so that the converted data bit width is consistent with the data bit width processed by the device;
  • Step 4 input data with consistent data bit width to the EFEC encoding device, start the encoding device, start EFEC encoding, and input the encoded data into the relevant service module;
  • Step 5 Perform related business operations
  • Step 6 Determine whether the related service processing is completed, and then start the decoding device, otherwise continue to step 5;
  • Step 7 input the data processed by the relevant service into the EFEC decoding device, start the EFEC decoding device, start EFEC decoding, and output the decoded data;
  • Step 8 determining whether the bit width of the output data is consistent with the OTU service requirement, if not, Go to step 9, if they are consistent, proceed to step 10;
  • Step 9 input the output data to a data bit width converter, and convert the data bit width to meet the requirement;
  • Step 10 Output data that meets the OTU service bit width requirements.
  • the method and apparatus of the present invention have achieved remarkable progress compared to the prior art, achieving the effect of EFEC encoding and decoding, saving time and cost, and improving efficiency and reliability.
  • the method and apparatus of the present invention can be used as a supplemental method and apparatus of the International Telecommunications Union (ITU) protocol for users to use.
  • ITU International Telecommunications Union

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本发明提供了一种前向纠错编码方法，包括：将数据流按照里德-索洛蒙（RS）规则编码；将所述RS编码后的数据流进行交织作为博斯－乔赫里－霍克文黑姆（BCH）编码的输入数据流；以及将所述交织后的数据流按照BCH规则编码。相应地，本发明还提供了一种前向纠错编码装置，包括：RS编码模块、 交织模块和BCH编码模块。 相应地， 本发明还提供了一种前向纠错解码方法，包括：将数据流按照BCH规则解码；将所述BCH解码后的数据流进行解交织作为RS解码的输入数据流；以及将所述解交织后的数据流按照RS规则解码。本发明还提供了一种前向纠错解码装置，包括：BCH解码模块、解交织模块和RS解码模块。上述方法和装置，实现了更高增益的前向纠错。

Description

编码方法及装置、 解码方法及装置
技术领域
本发明涉及一种编码方法及编码装置、 解码方法及解码装置， 尤其涉及 通信传送网与光传送网 （ Optical Transport Network, 简称 OTN )相关的一种 实现增强型前向纠错 ( Enhanced Forward Error Correction , 简称 EFEC ) 的编 码方法及编码装置、 解码方法及解码装置。
背景技术
随着光通信技术向更长距离、 更高速度的进一步发展， 对更高增益的前 向纠错 (Forward Error Correction , 简称 FEC)技术的呼声越来越高， 在新的光 传输协议的建议中， 已经将增强型前向纠错列为实现纠错的方法。 但标准建 议中并没有规定具体的实现方法。目前实现 FEC编码和解码的方法多种多样， 但是实现 EFEC编码和解码的方法及装置并不多见。
目前在 OTN传输过程中对更高增益的 FEC的需求越来越大， 而适合的 能实现 EFEC的方法和装置很难找到， 根据目前对 OTN设备的具体需求， 提 出一种可靠的、 实用的实现 EFEC编码和解码的方法及装置是十分必要的。
发明内容
本发明所要解决的技术问题是提供一种编码方法及装置、 解码方法及装 置， 以满足对更高增益的前向纠错的需求。
为了解决上述技术问题， 本发明提供了一种前向纠错编码方法， 包括： 将数据流按照里德-索洛蒙（RS )规则编码；
将所述 RS 编码后的数据流进行交织作为博斯-乔赫里 -霍克文黑姆 ( BCH )编码的输入数据流； 以及
将所述交织后的数据流按照 BCH规则编码。
优选地， 上述编码方法还具有如下特点： 所述将数据流按照 RS规则编码的步骤包括： 将数据流分成 K组， 对所 述 K组数据流并行进行 RS编码；
所述将所述 RS编码后的数据流进行交织作为 BCH编码的输入数据流的 步骤包括： 将所述 RS编码后的 K组数据流并行进行交织作为 BCH编码的输 入数据流；
所述将所述交织后的数据流按照 BCH规则编码的步骤包括：将所述交织 后的 K组数据流按照 BCH规则并行进行编码；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组编 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
优选地， 上述编码方法还具有如下特点：
所述交织操作包括： 将 RS码字按次序从左到右先存满第一行， 再存满 第二行， 依次存满 Kb行、 8*N列， 并按列输出为 BCH编码数据流； 所述 Kb 为 BCH编码的信息码长度， 所述 N为从 1开始的自然数。
为了解决上述技术问题， 本发明还提供了一种前向纠错解码方法， 包括： 将数据流按照 BCH规则解码；
将所述 BCH解码后的数据流进行解交织作为 RS解码的输入数据流； 以 及
将所述解交织后的数据流按照 RS规则解码。
优选地， 上述解码方法还具有如下特点：
所述将数据流按照 BCH规则解码的步骤包括： 将数据流分成 K组， 对 所述 K组数据流并行进行 BCH解码；
将所述 BCH解码后的数据流进行解交织作为 RS解码的输入数据流的步 骤包括： 将所述 BCH解码后的 K组数据流并行进行解交织作为 RS解码的输 入数据流；
所述将所述解交织后的数据流按照 RS规则解码的步骤包括： 将所述解 交织后的 K组数据流按照 RS规则并行进行解码；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组解 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
优选地， 上述解码方法还具有如下特点：
所述解交织操作包括： 将 BCH码字按次序从上到下先存满第一列， 再存 满第二列， 依次存满 8*N行、 Kb列， 然后按行输出为 RS解码数据流； 所述 Kb为 BCH编码的信息码长度， 所述 N为从 1开始的自然数。
为了解决上述技术问题， 本发明还提供了一种前向纠错编码装置， 包括： RS编码模块、 交织模块和 BCH编码模块； 其中，
所述 RS编码模块设置为对数据流按照 RS规则编码，所述交织模块设置 为将所述 RS编码后的数据流交织成为 BCH编码数据流， 所述 BCH编码模 块设置为对交织后的数据流按照 BCH规则编码；
数据流经过所述 RS编码模块后， 输入到所述交织模块重新存储为 BCH 编码的数据流后， 输出到所述 BCH编码模块。
优选地， 上述编码装置具有如下特点：
所述装置包括 K个并行连接的 RS编码模块、数据交织模块和 BCH编码 模块，
所述 K个并行连接的 RS编码模块， 设置为对 K组数据流并行进行 RS 编码；
所述 K个并行连接的数据交织模块， 设置为对 RS编码后的 K组数据流 并行进行交织作为 BCH编码的输入数据流；
所述 K个并行连接的 BCH编码模块， 设置为将交织后的 K组数据流按 照 BCH规则并行进行编码；
K组数据流经过所述 K个并行连接的 RS编码模块后， 输入到所述 K个 并行连接的交织模块重新存储为 BCH编码的数据流后， 输出到所述 K个并 行连接的 BCH编码模块；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组编 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
为了解决上述技术问题， 本发明还提供了一种前向纠错解码装置， 包括： BCH解码模块、 解交织模块和 RS解码模块； 其中，
所述 BCH解码模块设置为对数据流按照 BCH规则解码， 所述解交织模 块设置为将所述 BCH解码后的数据流进行解交织作为 RS解码的输入数据 流， 所述 RS解码模块设置为对解交织后的数据流按照 RS规则解码；
数据流经过所述 BCH解码模块后， 输入到所述解交织模块重新存储为 RS解码数据流后， 输出到所述 RS解码模块。
优选地， 上述解码装置具有如下特点：
所述装置包括 K个并行连接的 BCH解码模块、数据解交织模块和 RS解 码模块，
所述 K个并行连接的 BCH解码模块，设置为对 K组数据流并行进行 BCH 解码；
所述 K个并行连接的数据解交织模块， 设置为对 BCH解码后的 K组数 据流并行进行解交织作为 RS解码的输入数据流；
所述 K个并行连接的 RS解码模块， 设置为将解交织后的 K组数据流按 照 RS规则并行进行解码；
K组数据流经过所述 K个并行连接的 BCH解码模块后， 输入到所述 K 个并行连接的解交织模块重新存储为 RS解码的数据流后， 输出到所述 K个 并行连接的 RS解码模块；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组解 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
本发明所述的方法和装置， 实现了更高增益的前向纠错。 附图概述
图 1是本发明 EFEC编码装置结构简图
图 2是本发明并行编码结构简图；
图 3是本发明 EFEC解码装置结构简图；
图 4 是本发明并行解码结构简图； 图 5是 BCH解码模块的结构简图；
图 6是本发明的交织原理图；
图 7是本发明的交织模块结构简图；
图 8是本发明的解交织原理图；
图 9是本发明的解交织模块结构简图；
图 10是本发明的 EFEC编码装置和解码装置在应用时的结构;
图 11是本发明的 EFEC编码和解码方法在应用时的处理流程。
本发明的较佳实施方式
本发明所阐述的方法及装置， 主要面向 OTN的传输领域，但不局限于该 领域， 只要是符合相应格式的数据， 都可以使用本发明的方法和装置进行编 码和解码。 本发明在 OTN的传输领域中， 不但可以支持目前的光信道传送单 元（ Optical Channel Transport Unit, 简称 OTU )协议标准中的 OTU1协议标 准、 OTU2协议标准和 OTU3协议标准， 还可以支持 OTU4等未来的协议标 准。
本发明的 EFEC编码和解码的核心思想是，将数据流先按照 RS编码规则 编码， 然后通过交织， 将数据流重新进行排列， 排列成 BCH数据流格式， 按 照 BCH规则编码。数据流通过两次编码和自动纠错， 从而实现更高增益的前 向纠错。
由图 1所示， 本发明的 EFEC编码装置由里德-索洛蒙（Reed-Solomon, 简称 RS )编码模块 101、交织模块 102、以及博斯 -乔赫里 -霍克文黑姆 ( Bose, Chaudhuri & Hocquenghem, 简称 BCH )编码模块 103组成。
所述 RS编码模块 101包括 8*N到 10*N转换器、 先进先出（ First In First Out,简称 FIFO )、一个其输入输出均为 10*N位的并行 RS编码器，所述 10*N 表示数据位宽为 10的整数倍字节宽度。 由于 RS编码模块 101的输入为 8*N 比特，所以在 RS编码模块 101中还包括数据位宽转换器，其通过速率调整的 方法， 将输入的 8*N比特变为 10*N比特后， 输入到 RS编码器。
所述 BCH编码模块 103由 8*N个 BCH编码器组成。 所述交织模块 102包括交织器和数据位宽转换器， 所述交织器将 RS编 码后的数据流交织为 BCH编码的数据流， 所述数据位宽转换器将 RS编码后 的数据流位宽转换为 BCH编码器数据流位宽。 本发明的交织模块和交织方 法， 将 RS编码后的数据流交织后， 顺利平滑地输入到 BCH编码器， 其结构 和原理将在后面做详细的描述。
整个编码电路的输入输出均为 8*N比特， 所述 8*N表示， 数据位宽为 8*N(N为自然数)。业务数据流经 RS并行编码后将变为 10*N位并行输出送往 交织模块， 交织模块对 RS编码后的数据进行交织后， 将数据流交织为 BCH 编码的数据流格式， 并利用数据位宽转换器， 将 10*N比特转换为 8*N比特 后，再以 8*N比特宽的总线将数据整列输出到 BCH编码模块中的 8*N个 BCH 编码器。
由于数据业务流， 先经过 RS 编码， 再经过交织形成新的数据流， 进行 BCH编码， 从而实现了高增益的前向纠错。
作为本发明装置的一种特例， 数据业务流经 RS 编码后， 可直接进行业 务的其它相关处理， 这时候， 本发明的编码装置就是普通的编码装置， 实现 了普通的 FEC编码功能。
图 2为本发明的并行编码结构简图。并行编码的基本方法是釆用多个 RS 和 BCH编码模块对经过分块后的输入数据同时进行编码操作。该编码结构的 主要特点是编码电路同时工作， 而不是时分复用。 编码电路由 K组相同的电 路构成， 每组电路均包含 RS编码、 数据交织、 BCH编码电路。 这里所述的 K为从 1开始的自然数， 假设输入业务数据带宽为 I ( Gbps ) , 每组编码电路 的处理能力为 P ( Gbps ) , 则 K=mod(I/P)+l。
本发明中并行编码的优点是： 实现了编码电路的通用性， 针对各种不同 带宽的业务数据均可以使用该电路； 另外， 可以将输入业务数据中可能存在 的连续块状误码分散到不同的编码模块， 从而提高纠错能力。 控制电路实现 K个数据分块、 RS编码、 数据交织、 BCH编码以及数据组装的时序控制。 数 据分块电路由 K个 FIFO或双端口 RAM构成，由控制电路实现将输入数据循 环写入 K个 FIFO中， 同时将 FIFO中的数据依次读取到指定的 RS编码电路 中。 图 2中的数据组装电路实现了业务数据重组， 该模块的输出数据既包含 了原始的业务数据， 又包含了编码电路生成的校验（check )信息。 数据组装 电路是一个与输入业务相关的电路，如当输入业务为 OTU帧结构类型的数据 时， 数据组装电路需要完成 OTU的组帧操作； 当输入业务为 GE类型的数据 时， 数据组装电路需要完成 GE的 MAC帧的重组操作。
如图 3所示， 本发明的 EFEC的解码部分由三部分组成： BCH解码模块 301、 解交织模块 302和 RS解码模块 303组成。 BCH解码模块 301对接收的 数据进行 BCH解码， 解码后的数据进入解交织模块 302。 解交织模块 302对 BCH解码后的数据进行重新排序， 输出的数据顺序方便 RS解码。 RS解码模 块 303对解交织的数据进行 RS解码。
图 4为本发明的 EFEC并行解码结构简图。 解码操作的具体过程为编码 的逆过程。
图 5为 BCH解码模块的结构框图。输入的数据首先进入相应的伴随式计 算单元， 控制单元同时向 FIFO发出写信号， 由于外部接受的 8*N位数据不 断地进入相应的伴随式单元进行计算， 所以需要将计算得到的伴随式送入緩 冲单元进行緩存。
控制单元首先选择第一个 BCH码进入解关键方程单元， 第一个 BCH码 完成关键方程的求解之后， 立即启动后面的错误定位及纠错单元， 输出纠错 后的数据。 同时， 在第一个 BCH码完成关键方程的求解之后， 控制单元选择 第二个 BCH码进入解关键方程单元， 完成求解后， 立即启动后续的模块。 以 此类推， 直到完成 8*N个 BCH码的解码。
增强型前向纠错编码装置， 包括 RS编码模块、 BCH编码模块及交织模 块； 所述 RS编码模块设置为对数据流按照 RS规则编码， 所述 BCH编码模 块设置为对数据流按照 BCH规则编码， 所述交织模块设置为将所述 RS编码 后的数据流交织成为 BCH编码数据流； 增强型前向纠错解码方法， 包括： 将 数据流按照 BCH规则解码； 将所述 BCH解码后的数据流进行交织作为 RS 解码的输入数据流； 将所述交织后的数据流按照 RS规则解码。 由于 EFEC解 码装置的结构和解码原理和与前面所述的编码结构和编码原理相对应， 故具 体的结构和解码方法在这里不做详述。 数据流经过所述 RS 编码模块后， 串行输入到所述交织模块重新存储为 BCH编码的数据流， 然后按列输出到所述 BCH编码模块。
图 6为本发明实施例的交织原理图。 本实施例中， 交织器在写入数据时， 将 RS码字按从第一个到最后一个的顺序先存入第一行， 第一行存满后再存 第二行，每行内按从左到右的顺序来存，这样依次存满 Kb行，所述 Kb为 BCH 编码的信息码长度。 这样一帧数据存满后共有 Kb行、 8*N列。 在读出时， 将 8*N列中存储的数据按列分别读出到 8*N个对应的 BCH编码器，至此就完成 了交织。 所述 N为从 1开始的自然数， 例如在 OTU中， Kb为 1952, N为 8。
图 7为交织模块的结构图。本实施例中的交织模块由两个 10*N比特寄存 器、 数据位宽转换器和交织器构成。 包括两个 10*N比特寄存器， 是因为 RS 编码的某些周期输出的不是 10*N比特， 所以需要用一个 10*N比特寄存器緩 存一个周期， 并将下一个周期来的数据凑够 10*N比特再送往另一个 10*N比 特寄存器， 然后再将 10*N位并行数据送往数据位宽转换器， 将 10*N位并行 数据转为 8*N位数据后， 送往交织器。
所述交织器， 设置为： 将输入的数据流重新交错排列， 形成 BCH编码所 需的数据流格式，以及将输入的 10*N比特转换为输出的 8*N比特，并将 8*N 位比特并行数据分别输出到 8*N个 BCH并行编码模块的输入端。只要将交织 器输出的 8*N比特的数据分别分配给 8*N个 BCH编码器， 就完成了交织功
•6匕
匕。
图 8为本发明的解交织原理图。 解交织器在写入数据时， BCH输出码字 整列输出给解交织器， 将 8*N个 BCH解码器的输出分别输入到解交织器的 8*N行， 解交织器将数据排列为 8*N行、 Kb列， 并按列顺序输出到 RS解码 器的输入端。 图中 m为 8*N。
图 9为本发明的解交织模块结构简图， 所述解交织模块由两个 8*N比特 寄存器、数据位宽转换器和解交织器。包括两个 8*N比特寄存器，是因为 BCH 解码的某些周期输出的不是 8*N比特， 所以需要用一个 8*N比特寄存器緩存 一个周期， 并将下一个周期来的数据凑够 8*N比特再送往另一个 8*N比特寄 存器， 然后再将 8*N位并行数据送往数据位宽转换器， 将 8*N位并行数据转 为 10*N位数据后， 送往解交织器。 所述解交织器设置为将 BCH码字按次序 从左到右先存满第一行， 再存满第二行， 依次存满 8*N行、 Kb列， 并按列输 出为 RS解码数据， 所述 Kb为 BCH编码的信息码长度， 所述 N为从 1开始 的自然数， 8*N为 8乘以 N。所述数据位宽转换器设置为将 10*N转换为 8*N。
本发明实施例的解交织方法，包括将 BCH码字按次序从上到下先存满第 一列， 再存满第二列， 依次存满 8*N行、 Kb列， 并按行输出为 RS解码数据； 所述 Kb为 BCH编码的信息码长度， 所述 N为从 1开始的自然数。
本发明实施例的解交织模块，设置为将 BCH码字按次序从上到下先存满 第一列， 再存满第二列， 依次存满 8*N行、 Kb 歹 并按行输出为 RS解码数 据； 所述 Kb为 BCH编码的信息码长度， 所述 N为从 1开始的自然数。
由于本发明的解交织的原理和结构与上述的交织原理和结构相对应， 在 此不做详述。
图 10为本发明所述 EFEC编码装置和解码装置在应用时的结构。
图 11为本发明所述 EFEC编码和解码方法在应用时的处理流程，具体如 下：
步骤 1 : 初始化；
步骤 2: 检测输入的 OTU数据位宽是否与本发明的编码装置的数据位宽 一致， 若一致， 进行步骤 4, 若不一致， 进行步骤 3;
步骤 3: 启动数据位宽转换器， 对数据位宽进行转换， 使转换后的数据 位宽与本装置所处理的数据位宽一致；
步骤 4: 将数据位宽一致的数据输入到 EFEC编码装置， 启动编码装置， 开始 EFEC编码； 并将编码后的数据输入到相关业务模块；
步骤 5: 进行相关业务操作；
步骤 6: 判断相关业务处理是否完毕， 完毕则启动解码装置， 否则继续 步骤 5;
步骤 7: 将相关业务处理后的数据输入到 EFEC解码装置， 启动 EFEC解 码装置， 开始 EFEC解码； 并将解码后的数据输出；
步骤 8: 判断所述输出数据的位宽是否与 OTU业务要求一致， 若否， 则 进入步骤 9, 若一致， 则进入步骤 10;
步骤 9: 将所述输出数据输入到数据位宽转换器， 转换所述数据位宽， 使之符合要求；
步骤 10: 输出符合 OTU业务位宽要求的数据。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序 来指令相关硬件完成， 所述程序可以存储于计算机可读存储介质中， 如只读 存储器、 磁盘或光盘等。 可选地， 上述实施例的全部或部分步骤也可以使用 一个或多个集成电路来实现。 相应地， 上述实施例中的各模块可以釆用硬件 的形式实现， 也可以釆用软件功能模块的形式实现。 本发明不限制于任何特 定形式的硬件和软件的结合。
工业实用性 本发明所述方法和装置，与现有技术相比，取得了突出进步，达到了 EFEC 编码和解码的效果， 节省了时间和成本， 提高了效率和可靠性。 另外， 本发 明所述方法和装置， 可以作为国际电信同盟（ International Telecommunications Union, 简称 ITU )协议的补充方法和装置， 供用户使用。

Claims

权 利 要 求 书
1、 一种前向纠错编码方法， 包括：
将数据流按照里德-索洛蒙（RS )规则编码；
将所述 RS 编码后的数据流进行交织作为博斯-乔赫里 -霍克文黑姆 ( BCH )编码的输入数据流； 以及
将所述交织后的数据流按照 BCH规则编码。
2、 如权利要求 1所述的编码方法， 其中，
所述将数据流按照 RS规则编码的步骤包括： 将数据流分成 K组， 对所 述 K组数据流并行进行 RS编码；
所述将所述 RS编码后的数据流进行交织作为 BCH编码的输入数据流的 步骤包括： 将所述 RS编码后的 K组数据流并行进行交织作为 BCH编码的输 入数据流；
所述将所述交织后的数据流按照 BCH规则编码的步骤包括：将所述交织 后的 K组数据流按照 BCH规则并行进行编码；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组编 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
3、 如权利要求 1或 2所述的编码方法， 其中， 所述交织操作包括： 将 RS码字按次序从左到右先存满第一行， 再存满第二行， 依次存满 Kb 行、 8*N列， 并按列输出为 BCH编码数据流； 所述 Kb为 BCH编码的信息码 长度， 所述 N为从 1开始的自然数。
4、 一种前向纠错解码方法， 包括：
将数据流按照博斯-乔赫里 -霍克文黑姆（BCH )规则解码；
将所述 BCH解码后的数据流进行解交织作为里德-索洛蒙（RS )解码的 输入数据流； 以及
将所述解交织后的数据流按照 RS规则解码。
5、 如权利要求 4所述的解码方法， 其中， 所述将数据流按照 BCH规则解码的步骤包括： 将数据流分成 K组， 对 所述 K组数据流并行进行 BCH解码；
将所述 BCH解码后的数据流进行解交织作为 RS解码的输入数据流的步 骤包括： 将所述 BCH解码后的 K组数据流并行进行解交织作为 RS解码的输 入数据流；
所述将所述解交织后的数据流按照 RS规则解码的步骤包括： 将所述解 交织后的 K组数据流按照 RS规则并行进行解码；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组解 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
6、 如权利要求 4或 5所述的解码方法， 其中， 所述解交织操作包括： 将 BCH码字按次序从上到下先存满第一列， 再存满第二列， 依次存满 8*N行、 Kb列， 然后按行输出为 RS解码数据流； 所述 Kb为 BCH编码的信 息码长度， 所述 N为从 1开始的自然数。
7、 一种前向纠错编码装置， 包括： 里德-索洛蒙（RS )编码模块、 交织 模块和博斯 -乔赫里 -霍克文黑姆 ( BCH )编码模块； 其中，
所述 RS编码模块设置为对数据流按照 RS规则编码，所述交织模块设置 为将所述 RS编码后的数据流交织成为 BCH编码数据流， 所述 BCH编码模 块设置为对交织后的数据流按照 BCH规则编码；
数据流经过所述 RS编码模块后， 输入到所述交织模块重新存储为 BCH 编码的数据流后， 输出到所述 BCH编码模块。
8、 如权利要求 7所述的装置， 其中，
所述装置包括 K个并行连接的 RS编码模块、数据交织模块和 BCH编码 模块，
所述 K个并行连接的 RS编码模块， 设置为对 K组数据流并行进行 RS 编码；
所述 K个并行连接的数据交织模块， 设置为对 RS编码后的 K组数据流 并行进行交织作为 BCH编码的输入数据流； 所述 K个并行连接的 BCH编码模块， 设置为将交织后的 K组数据流按 照 BCH规则并行进行编码；
K组数据流经过所述 K个并行连接的 RS编码模块后， 输入到所述 K个 并行连接的交织模块重新存储为 BCH编码的数据流后， 输出到所述 K个并 行连接的 BCH编码模块；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组编 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
9、 一种前向纠错解码装置， 包括： 博斯-乔赫里 -霍克文黑姆（BCH ) 解码模块、 解交织模块和里德-索洛蒙（RS )解码模块； 其中，
所述 BCH解码模块设置为对数据流按照 BCH规则解码， 所述解交织模 块设置为将所述 BCH解码后的数据流进行解交织作为 RS解码的输入数据 流， 所述 RS解码模块设置为对解交织后的数据流按照 RS规则解码；
数据流经过所述 BCH解码模块后， 输入到所述解交织模块重新存储为 RS解码数据流后， 输出到所述 RS解码模块。
10、 如权利要求 9 所述的装置， 其中， 所述装置包括 K个并行连接的 BCH解码模块、 数据解交织模块和 RS解码模块，
所述 K个并行连接的 BCH解码模块，设置为对 K组数据流并行进行 BCH 解码；
所述 K个并行连接的数据解交织模块， 设置为对 BCH解码后的 K组数 据流并行进行解交织作为 RS解码的输入数据流；
所述 K个并行连接的 RS解码模块， 设置为将解交织后的 K组数据流按 照 RS规则并行进行解码；
K组数据流经过所述 K个并行连接的 BCH解码模块后， 输入到所述 K 个并行连接的解交织模块重新存储为 RS解码的数据流后， 输出到所述 K个 并行连接的 RS解码模块；
所述 K为从 1开始的自然数， 设定输入业务数据带宽为 I Gbps、 每组解 码的处理能力为 P Gbps, 则 K=mod(I/P)+l。
PCT/CN2010/074744 2009-09-02 2010-06-29 编码方法及装置、解码方法及装置 WO2011026375A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN200910167274.9 2009-09-02
CN200910167274A CN101667887A (zh) 2009-09-02 2009-09-02 编码方法及其装置、解码方法及其装置

Publications (1)

Publication Number Publication Date
WO2011026375A1 true WO2011026375A1 (zh) 2011-03-10

Family

ID=41804345

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2010/074744 WO2011026375A1 (zh) 2009-09-02 2010-06-29 编码方法及装置、解码方法及装置

Country Status (2)

Country Link
CN (1) CN101667887A (zh)
WO (1) WO2011026375A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667887A (zh) * 2009-09-02 2010-03-10 中兴通讯股份有限公司 编码方法及其装置、解码方法及其装置
CN102170327B (zh) * 2011-04-06 2014-01-22 烽火通信科技股份有限公司 超强前向纠错的硬件译码方法及装置
CN102263611A (zh) * 2011-06-03 2011-11-30 上海慧桥电气控制工程有限公司 一种针对误码错误实现自动纠错的信号传输系统和方法
CN102257834B (zh) * 2011-06-13 2014-07-09 华为技术有限公司 光传送网背板时分到空分位宽转换方法及背板
CN102231631B (zh) * 2011-06-20 2018-08-07 深圳市中兴微电子技术有限公司 Rs编码器的编码方法及rs编码器
WO2013120247A1 (zh) * 2012-02-14 2013-08-22 华为技术有限公司 将前向纠错码字匹配成帧结构的方法、装置和系统
WO2015135120A1 (zh) * 2014-03-11 2015-09-17 华为技术有限公司 端到端的网络QoS控制系统、通信设备和端到端的网络QoS控制方法
CN103916139B (zh) * 2014-04-22 2016-12-21 淮安固泰存储科技有限公司 一种基于里德所罗门码的加强型编码方法、解码方法及解码器
CN104734815B (zh) * 2015-04-08 2018-01-23 烽火通信科技股份有限公司 Otn系统中高吞吐量fec编码器的硬件实现方法及系统
CN106303582A (zh) * 2016-08-20 2017-01-04 航天恒星科技有限公司 一种信源信道联合编解码方法及系统
CN111133700B (zh) 2017-09-22 2021-06-29 华为技术有限公司 高速率接收电路
CN108462561B (zh) * 2018-03-27 2020-09-11 东南大学 超高速通信系统中串并结合的信道编译码方法及装置
CN111277830B (zh) * 2018-12-05 2022-09-23 华为技术有限公司 一种编码方法、解码方法及装置
CN116032422A (zh) * 2019-05-15 2023-04-28 华为技术有限公司 一种数据传输方法和装置
EP3993294A4 (en) 2019-09-10 2022-09-07 Huawei Technologies Co., Ltd. DEVICE AND METHOD FOR PROCESSING PACKETS AND COMPUTER STORAGE MEDIA
CN111835494B (zh) * 2020-07-23 2021-11-16 深圳市龙信信息技术有限公司 一种多通道的网络数据传输系统及方法
CN116722954B (zh) * 2023-08-08 2023-10-20 珠海星云智联科技有限公司 一种编解码验证系统、方法、设备以及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040268209A1 (en) * 2003-04-22 2004-12-30 Apoorv Srivastava Concatenated iterative forward error correction codes
CN1816969A (zh) * 2003-04-30 2006-08-09 马科尼通讯股份有限公司 前向纠错编码
US20070162834A1 (en) * 2005-12-23 2007-07-12 Banerjee Debarag N Devices and system for exchange of digital high-fidelity audio and voice through a wireless link
CN101667887A (zh) * 2009-09-02 2010-03-10 中兴通讯股份有限公司 编码方法及其装置、解码方法及其装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040268209A1 (en) * 2003-04-22 2004-12-30 Apoorv Srivastava Concatenated iterative forward error correction codes
CN1816969A (zh) * 2003-04-30 2006-08-09 马科尼通讯股份有限公司 前向纠错编码
US20070162834A1 (en) * 2005-12-23 2007-07-12 Banerjee Debarag N Devices and system for exchange of digital high-fidelity audio and voice through a wireless link
CN101667887A (zh) * 2009-09-02 2010-03-10 中兴通讯股份有限公司 编码方法及其装置、解码方法及其装置

Also Published As

Publication number Publication date
CN101667887A (zh) 2010-03-10

Similar Documents

Publication Publication Date Title
WO2011026375A1 (zh) 编码方法及装置、解码方法及装置
US10320425B2 (en) Staircase forward error correction coding
US6658605B1 (en) Multiple coding method and apparatus, multiple decoding method and apparatus, and information transmission system
US8543884B2 (en) Communications channel parallel interleaver and de-interleaver
WO2020228126A1 (zh) 数据传输、编码、解码方法、装置、设备及存储介质
US8136020B2 (en) Forward error correction CODEC
CN101686104B (zh) 一种前向纠错的编解码的方法、装置和系统
WO2012174933A1 (zh) Rs编码器的编码方法及rs编码器
KR100369561B1 (ko) 터보 코드용 인코더 및 디코더
CN100589359C (zh) 一种里德索罗蒙码的译码方法及装置
JP4376905B2 (ja) 誤り訂正符号化装置および誤り訂正復号装置
WO2016127853A1 (zh) 一种基于扩展汉明码的二维乘积码编码装置及编码方法
CN100488057C (zh) 数字信号的优化交织
WO2014048351A1 (zh) 时分复用的前向纠错编码方法及装置
US7873897B2 (en) Devices and methods for bit-level coding and decoding of turbo codes
TWI520528B (zh) 增壓碼
JP7560571B2 (ja) データ通信のためのコーディング方法および装置
JP2013070289A (ja) 誤り訂正方法、誤り訂正装置、送信機、受信機及び誤り訂正プログラム
JP2010200247A (ja) デジタル伝送システム及びデジタル伝送方法
WO2012109851A1 (zh) 一种交织和解交织的方法、交织器和解交织器
WO2014187138A1 (zh) 一种解码方法及装置
CN115883012A (zh) 一种编码方法及装置
US20030106013A1 (en) Architecture for multi-symbol encoding and decoding
CN111030710A (zh) 一种自适应提高Galileo导航系统E5信号译码速度的方法
Lang et al. Design the RS (255,239) encoder and interleaving in the space laser communication system

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10813297

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10813297

Country of ref document: EP

Kind code of ref document: A1