CN108462561B - 超高速通信系统中串并结合的信道编译码方法及装置 - Google Patents

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CN108462561B CN201810255522.4A CN201810255522A CN108462561B CN 108462561 B CN108462561 B CN 108462561B CN 201810255522 A CN201810255522 A CN 201810255522A CN 108462561 B CN108462561 B CN 108462561B
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Abstract

本发明公开了一种超高速通信系统中串并结合的信道编译码方法及装置，其中信道编码方法包括：根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数及并行编码的路数；将编码前数据变成比特流并转换成对应的多路比特数据；将转换后的比特并行输入对应的卷积编码器，输出的比特流经过并串转换得到编码后的数据。信道译码是编码的逆过程，将译码前数据变成多路比特数据，然后并行输入对应的译码器，输出的比特合并得到译码数据。本发明提出的串并结合信道编译码方法，折中考虑FPGA处理时钟和硬件资源，有效解决了FPGA处理时钟对编译码的限制，而且在相同编译码速率条件下，能最大限度的降低硬件资源的消耗，同时本发明还能匹配不同的编码码率。

Description

超高速通信系统中串并结合的信道编译码方法及装置
技术领域
本发明涉及一种超高速通信系统中串并结合的信道编译码方法及装置，属于超高速通信系统技术领域。
背景技术
随着时代的发展，无人驾驶、虚拟现实、实时视频传输等技术日臻成熟，海量的数据使得人们需要速率更快的无线传输系统。在目前最新的5G传输技术中，毫米波系丰富的频谱资源和大规模MIMO系统的多天线技术，都可以实现Gbps的超高速传输速率。
无线信道传输的过程中不可避免的会受到噪声和干扰的影响，信道编码可以保证无线通信系统传输的可靠性，有效地克服信道中的噪声和干扰。卷积编码是分组码的一种，它的监督码元不仅与本组的信息元有关，而且还与前面若干组的信息元有关。这种码的纠错能力强，不仅可以纠正随机差错，而且可纠正突发差错。因此卷积编码，如BCC编码在信道编码中应用较为广泛。
FPGA作为专用集成电路领域的一种半定制电路，解决可定制电路的不足，而且克服了可编程期间门电路数太少的缺点。但是FPGA的处理时钟频率和硬件资源都是有限制的。如果采用串行编译码的方式，FPGA处理数据的时钟频率达不到需求；采用并行编译码的方式，编译码器会消耗大量FPGA资源。因此寻求高效的信道编译码方案在FPGA硬件实现上是非常有必要的。
发明内容
发明目的：针对现有信道编译码方案在FPGA硬件实现上存在的不足，本发明旨在提供一种超高速通信系统中串并结合的信道编译码方法及装置，既能有效利用FPGA处理数据的最高时钟频率，又能降低对FPGA硬件资源的消耗。
技术方案：为达成上述目的，本发明所采用的技术方案如下：
一种超高速通信系统中串并结合的信道编码方法，包括以下步骤：
根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中
Figure BDA0001608842320000011
I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；
将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
将转换后的I路比特数据并行输入至I个卷积编码的编码器，将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率。
一种超高速通信系统中串并结合的信道译码方法，包括以下步骤：
将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；其中L/R为数据X包含的比特数，R为编码码率，L为编码端编码前FPGA处理的数据的位数，L＝IN，I为编码端并行编码的路数，N为编码端串行编码的比特数；
将转换后的I路比特数据并行输入至卷积编码的I个译码器，将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL；其中对于第i个译码器vi，输入x(i-1)N/R+ 1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特。
一种超高速通信系统中串并结合的信道编译码方法，包括编码步骤和译码步骤；
所述编码步骤包括：根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；将转换后的I路比特数据并行输入至I个卷积编码的编码器，将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
所述译码步骤包括：将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；将转换后的I路比特数据并行输入至卷积编码的I个译码器，将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特。
一种超高速通信系统中串并结合的信道编码装置，包括：
串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；
并行编码转换单元，用于将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
并行编码单元，用于将转换后的I路比特数据并行输入至I个卷积编码的编码器进行并行编码；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
以及编码合并输出单元，用于将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R。
一种超高速通信系统中串并结合的信道译码装置，包括：
并行译码转换单元，用于将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；
并行译码单元，用于将转换后的I路比特数据并行输入至卷积编码的I个译码器进行并行译码；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特；
以及译码合并输出单元，用于将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL。
一种超高速通信系统中串并结合的信道编译码装置，包括：
串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；
并行编码转换单元，用于将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
并行编码单元，用于将转换后的I路比特数据并行输入至I个卷积编码的编码器进行并行编码；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
编码合并输出单元，用于将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R；
并行译码转换单元，用于将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；
并行译码单元，用于将转换后的I路比特数据并行输入至卷积编码的I个译码器进行并行译码；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特；
以及译码合并输出单元，用于将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL。
有益效果：与现有技术相比，本发明提出的串并结合信道编译码方法，折中考虑FPGA处理时钟和硬件资源，有效解决了FPGA处理时钟对编译码的限制，而且在相同编译码速率条件下，能最大限度的降低硬件资源的消耗。在实际硬件系统实现中，串行编码会提高FPGA处理数据的时钟频率，但是它会减少编译码器的使用从而节约FPGA硬件资源；并行则相反，不改变处理数据的时钟频率但会消耗更多的FPGA硬件资源，且并行编译码的速度快于串行编译码。因此串并结合的编译码方式可以保证在不超过FPGA处理数据的时钟频率的情况下，降低FPGA资源的消耗，加快数据的编译码速度，同时本发明还可以匹配不同的编码码率。
附图说明
图1是本发明实施例的串并结合的信道编码方法示意图。
图2是本发明实施例的串并结合的信道译码方法示意图。
图3是本发明实施例的串并结合的信道编码装置模块示意图。
图4是本发明实施例的串并结合的信道译码装置模块示意图。
具体实施方式
下面结合具体实施例和附图对本发明做进一步说明。
如图1所示，本发明实施例公开的一种超高速通信系统中串并结合的信道编码方法，主要包括以下步骤：
(1)根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I。设编码前FPGA处理数据的时钟频率为F，FPGA处理数据的最高时钟频率为G，允许串行编码的比特数为N，N的取值满足：
Figure BDA0001608842320000051
串行编码可以节省FPGA资源，但是会使FPGA处理数据的时钟频率翻倍，因此N的取值是不大于G/F的整数。
(2)将编码前数据变成比特流并转换成对应的多路比特数据。设S为信道编码前FPGA处理的数据，它的位数是L，则并行编码需要的编码器个数为I，I＝L/N。N的取值要能整除L，并行编码会多消耗FPGA资源，但是它不会提高FPGA处理数据的时钟频率，而且并行编码的速率比串行编码快N倍。
将S转换成比特流s1s2…sL-1sL，并将其N等分，表示如下：
Figure BDA0001608842320000052
(3)将转换后的比特并行输入对应的编码器，输出的比特流经过并串转换即得到编码后的数据。比特流并行通过对应的卷积编码器，得到编码比特T，T＝BS，B为编码矩阵，如图1所示，并行的每一路是串行编码，第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特。将I个编码器并行输出的比特合并，输出编码数据T＝t1t2…tIN/R-1tIN/R。
如图2所示，本发明实施例公开的一种超高速通信系统中串并结合的信道译码方法，是上述串并结合的信道编码的逆过程，经过译码还原了数据，主要包括以下步骤：
(1)将译码之前的数据转化成比特流，并将其等分转换成对应的I路比特数据。定义X为译码之前的数据，将其转化成二进制比特流为
X＝x1x2…xj…xL/R-1xL/R
X包含L/R个比特。L＝IN，I为编码端并行编码的路数，N为编码端串行编码的比特数，这些信息可以在接收端通过数据帧结构的前导码获得。
(2)将转换后的比特并行输入对应的译码器，输出的比特流经过并串转换即得到译码后的数据。比特数据并行经过译码器，得到输出比特流Y，
Y＝VX，V表示译码矩阵，一共有I个译码器，如图2所示，并行的每一路都是串行译码，对于第i个Viterbi译码器vi，将x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特输入，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特。
将并行译码器的输出进行并串转换，得到译码数据Y＝y1y2…yL-1yL。每个译码器输出N个比特，I个译码器输出L个比特，输出比特并串转换后得到译码数据Y。经过串并结合的卷积编码和译码，输出数据Y等于原始数据S。
本发明另一实施例公开的一种超高速通信系统中串并结合的信道编译码方法，包括上述的串并结合的信道编码方法和串并结合的信道译码方法，具体细节参考前述对应过程，此处不再赘述。
较佳地，下面结合具体的硬件实现环境和通信系统，对发明的信道编译码方法进行进一步地解释说明。本实施例中的串并结合的信道编译码方法是在PXIe-7902FPGA上完成，基于SC-FDE技术的毫米波系统，FPGA处理数据的最高时钟频率为300MHz。信道编码采用BCC编码，与BCC编码相对应的译码过程是Viterbi译码，它是一种基于概率的非序贯译码算法。超高速通信系统中串并结合的编译码方法，包括以下步骤：
1)采用串并结合的方式实现BCC信道编码，具体方式如下：
(1)编码前FPGA处理数据的时钟频率F为100MHz，FPGA处理数据的最高时钟频率G为300MHz，允许串行编码的比特数为N，
Figure BDA0001608842320000061
串行编码可以节省FPGA资源，但是会使FPGA处理数据的时钟频率翻倍，N的取值是不大于G/F的整数，所以N的值不大于3。
(2)S为BCC信道编码前FPGA处理的数据，它是无符号32位整型数，因此L的值是32，并行编码需要的BCC编码器个数为I，I＝L/N
N的取值要能整除L，N的取值为2，并行编码器的个数为16，并行编码会多消耗FPGA资源，但是它不会提高FPGA处理数据的时钟频率。
(3)将S转换成比特流，并将其N等分
Figure BDA0001608842320000071
(4)比特流并行通过对应的BCC编码器，得到编码比特T，T＝BS。
B为BCC编码矩阵，并行的每一路是串行编码，第i个编码器bi，输入s2i-1s2i2个比特，输出t4i-3t4i-2t4i-1t4i共4个比特。将I个编码器并行输出的64个比特合并，输出编码数据T，它由2个无符号32位整数组成。
2)采用串并结合的方式实现Viterbi信道译码，具体方式如下：
(1)Viterbi译码是BCC编码的逆过程，定义X为译码之前的数据，将其转化成二进制比特流为X＝x1x2…xj…x63x64，X包含64个比特。
(2)比特数据并行经过Viterbi译码器，得到输出比特流Y，Y＝VX。
V表示Viterbi译码矩阵，一共有16个译码器，并行的每一路都是串行译码，对于第i个Viterbi译码器vi，将x4i-3x4i-2x4i-1x4i共4个比特输入，输出y2i-1y2i共2个比特。
(3)将并行译码器的输出进行并串转换，得到译码数据Y，
Y＝y1y2…y2i-1y2i…y31y32
16个译码器输出32个比特，输出比特并串转换后得到译码数据Y。经过串并结合的BCC编码和Viterbi译码，输出数据Y等于原始数据S。
如图3所示，本发明实施例公开的一种超高速通信系统中串并结合的信道编码装置，包括：串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数及并行编码的路数；并行编码转换单元，用于将编码前数据变成比特流并将其等分转换成对应的多路比特数据；并行编码单元，用于将转换后的多路比特数据并行输入至相应的编码器进行并行编码；以及编码合并输出单元，用于将多个编码器并行输出的比特合并得到编码后的数据。
如图4所示，本发明实施例公开的一种超高速通信系统中串并结合的信道译码装置，包括：并行译码转换单元，用于将译码之前的数据转化成比特流，将其等分转换成对应的多路比特数据；并行译码单元，用于将转换后的比特数据并行输入至相应的译码器进行并行译码；以及译码合并输出单元，用于多个译码器并行输出的比特合并得到译码后的数据。
本发明实施例公开的一种超高速通信系统中串并结合的信道编译码装置，包括：串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数及并行编码的路数；并行编码转换单元，用于将编码前数据变成比特流并将其等分转换成对应的多路比特数据；并行编码单元，用于将转换后的多路比特数据并行输入至相应的编码器进行并行编码；编码合并输出单元，用于将多个编码器并行输出的比特合并得到编码后的数据；并行译码转换单元，用于将译码之前的数据转化成比特流，将其等分转换成对应的多路比特数据；并行译码单元，用于将转换后的比特数据并行输入至相应的译码器进行并行译码；以及译码合并输出单元，用于多个译码器并行输出的比特合并得到译码后的数据。
上述各装置实施例可以用于执行上述相应的方法实施例，其技术原理、所解决的技术问题及产生的技术效果相似，具体工作过程及有关说明，可以参考前述方法实施例中的对应过程，在此不再赘述。
综上所述，本发明的信道编码方案可以适应超高速通信系统有限的FPGA资源，最大限度的利用了FPGA处理数据的最高时钟频率，可以匹配不同的编码码率，且编码速度由于单一的串行编码，在实际系统工程中可以运用。

Claims (6)

1.一种超高速通信系统中串并结合的信道编码方法，其特征在于，包括以下步骤：
根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中
Figure FDA0001608842310000011
I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；
将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
将转换后的I路比特数据并行输入至I个卷积编码的编码器，将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R；其中，对于第i个编码器bi，输入s(i-1)N+ 1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率。
2.一种超高速通信系统中串并结合的信道译码方法，其特征在于，包括以下步骤：
将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；其中L/R为数据X包含的比特数，R为编码码率，L为编码端编码前FPGA处理的数据的位数，L＝IN，I为编码端并行编码的路数，N为编码端串行编码的比特数；
将转换后的I路比特数据并行输入至卷积编码的I个译码器，将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL；其中对于第i个译码器vi，输入x(i-1)N/R+ 1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特。
3.一种超高速通信系统中串并结合的信道编译码方法，其特征在于，包括编码步骤和译码步骤；
所述编码步骤包括：根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中
Figure FDA0001608842310000012
I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；将转换后的I路比特数据并行输入至I个卷积编码的编码器，将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R- 1tIN/R；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+ 1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
所述译码步骤包括：将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；将转换后的I路比特数据并行输入至卷积编码的I个译码器，将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特。
4.一种超高速通信系统中串并结合的信道编码装置，其特征在于，包括：
串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中
Figure FDA0001608842310000021
I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；
并行编码转换单元，用于将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
并行编码单元，用于将转换后的I路比特数据并行输入至I个卷积编码的编码器进行并行编码；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+ 1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
以及编码合并输出单元，用于将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R。
5.一种超高速通信系统中串并结合的信道译码装置，其特征在于，包括：
并行译码转换单元，用于将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；其中L/R为数据X包含的比特数，R为编码码率，L为编码端编码前FPGA处理的数据的位数，L＝IN，I为编码端并行编码的路数，N为编码端串行编码的比特数；
并行译码单元，用于将转换后的I路比特数据并行输入至卷积编码的I个译码器进行并行译码；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特；
以及译码合并输出单元，用于将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL。
6.一种超高速通信系统中串并结合的信道编译码装置，其特征在于，包括：
串行比特数确定单元，用于根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中
Figure FDA0001608842310000031
I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；
并行编码转换单元，用于将编码前数据S变成比特流s1s2…sL-1sL并将其N等分转换成对应的I路比特数据；
并行编码单元，用于将转换后的I路比特数据并行输入至I个卷积编码的编码器进行并行编码；其中，对于第i个编码器bi，输入s(i-1)N+1s(i-1)N+2…siN-1siN共N个比特，输出t(i-1)N/R+ 1t(i-1)N/R+2…tiN/R-1tiN/R共N/R个比特，R为编码码率；
编码合并输出单元，用于将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R-1tIN/R；
并行译码转换单元，用于将译码之前的数据X转化成比特流为x1x2…xL/R-1xL/R，将其N/R等分转换成对应的I路比特数据；
并行译码单元，用于将转换后的I路比特数据并行输入至卷积编码的I个译码器进行并行译码；其中对于第i个译码器vi，输入x(i-1)N/R+1x(i-1)N/R+2…xiN/R-1xiN/R共N/R个比特，输出y(i-1)N+1y(i-1)N+2…yiN-1yiN共N个比特；
以及译码合并输出单元，用于将I个译码器并行输出的比特合并得到译码后的数据Y＝y1y2…yL-1yL。
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