CN114337687A - 一种应用于rs码与bch码级联码的解码器硬件架构 - Google Patents

Abstract

本申请提供的一种应用于RS码与BCH码级联码的解码器硬件架构包括BCH解码模块、第一解交织器、RS解码模块和多路复用器，其中BCH解码模块和RS解码模块采用相同的目标总并行度以及相同的目标时钟频率。本申请具有以下有益效果：所述解码硬件架构能够实现800Gbps、1600Gpbs及以上的超高速通信网络中的RS码和BCH码级联编码的解码，并能同时满足商业应用中对解码器极高速度、小面积和低功耗的要求。

Description

一种应用于RS码与BCH码级联码的解码器硬件架构

技术领域

本发明涉及光通信编解码技术领域，特别涉及一种应用于RS码与BCH码级联码的解码器硬件架构。

背景技术

目前，光通信网络是全世界最主要的通信载体，具有传输速度快、传输距离远、抗干扰能力强以及损耗低等优点。但在长距离通信中，由于衰减、串扰等因素的影响，数据传输可能会出现丢失、出错等问题。因此通常会对数据先进行编码然后再传输，以确保数据传输的有效性和可靠性。如今，世界各地产生和传输的数据都在迅速增长，为了实现超高速光通信，目前研究的光通信网络带宽已经达到800Gbps，甚至1600Gpbs。

在目前的超高速光通信系统中，RS码(Reed-Solomon，里所码)与BCH码(Bose–Chaudhuri–Hocquenghem codes)级联编码方案受到了广泛关注。RS码是一种前向纠错的信道编码，对应有独立的RS解码器，BCH码是一种有限域中的线性分组码，对应有独立的BCH解码器。通常，先使用多路解复用器(DEMUX:De-Multiplex)对接收的单个数据进行解复用，并行输出到RS编码器，进行RS编码，再经过交织器交织输出到BCH编码器，进行BCH编码，实现RS码和BCH码的级联编码。

但是针对目前的RS码与BCH码级联编码方案，还未有对应的解码器硬件架构，用于实现RS码与BCH码级联码的解码。

发明内容

为了解决目前的RS码与BCH码级联编码方案，还未有对应的解码器硬件架构的技术问题，本申请提供了一种应用于RS码与BCH码级联码的解码器硬件架构，用于实现RS码与BCH码级联码的解码。

本申请第一方面提供的一种应用于RS码与BCH码级联码的解码器硬件架构，包括BCH解码模块、第一解交织器、RS解码模块和多路复用器；

所述BCH解码模块，用于接收待解码数据，并对所述待解码数据进行BCH解码；所述第一解交织器用于接收由所述BCH解码模块输出的数据，并进行解交织；所述RS解码模块，用于接收所述第一解交织器输出的数据，并进行RS解码，所述多路复用器用于接收所述RS解码模块输出的数据，并组合成单路输出；所述BCH解码模块和所述RS解码模块采用相同的目标总并行度，以及采用相同的目标时钟频率。

可选的，所述BCH解码模块包含32m个或者80m个BCH解码器，其中m为正整数。

可选的，所述RS解码模块包含2n个RS解码器，其中n为正整数。

可选的，所述目标总并行度为1280，即每个周期接收1280比特；所述目标时钟频率为

其中a和b是正整数，且a≥b；所述BCH解码模块和所述RS解码模块各自接收一个级联码所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于9的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于9的正整数。

可选的，所述目标总并行度为1440，即每个周期接收1440比特；所述目标时钟频率为

所述BCH解码模块和所述RS解码模块各自接收一个级联码所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于8的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于8的正整数。。

可选的，所述目标总并行度为1920，即每个周期接收1920比特；所述目标时钟频率为

其中a和b是正整数，且a≥b；所述BCH解码模块和所述RS解码模块各自接收一个级联码所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于6的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于6的正整数。

可选的，所述BCH解码模块采用硬判决解码方式。

可选的，所述BCH解码模块采用软判决解码方式。

可选的，所述软判决方解码式中每个码字反转的比特数上限，设置为4个、5个或6个，以减少硬件消耗。

可选的，每个所述RS解码器都包括第二校正子计算单元、多个关键方程求解单元、至少一个钱搜索和福尼算子计算单元和第二随机存储器；每个所述关键方程求解单元以乒乓模式工作；所述钱搜索和福尼算子单元以交叠模式与所述关键方程求解单元的输出对接。

本申请提供的一种应用于RS码与BCH码级联码的解码器硬件架构包括BCH解码模块、第一解交织器、RS解码模块和多路复用器，其中BCH解码模块和RS解码模块采用相同的目标总并行度以及相同的目标时钟频率。本申请具有以下有益效果：所述解码硬件架构能够实现800Gbps、1600Gpbs及以上的超高速通信网络中的RS码和BCH码级联编码的解码，并能同时满足商业应用中对解码器极高速度、小面积和低功耗的要求。

附图说明

图1为1600Gbps光通信系统中RS(544,514)码与BCH(360,340)码的级联编码方案得到的结果示意图；

图2为1600Gbps光通信系统中RS(544,514)码与BCH(144,136)码的级联编码方案得到的结果示意图；

图3为本申请实施例公开的一种解码器硬件架构示意图；

图4为本申请实施例公开的一种解码器硬件架构的一种内部单元结构示意图；

图5为本申请实施例公开的一种解码器硬件架构的另一种内部单元结构的局部示意图；

图6为本申请实施例公开的一种解码器硬件架构的另一种内部单元结构的局部示意图；

图7为本申请实施例公开的一种解码器硬件架构的另一种内部单元结构的局部示意图；

图8为本申请实施例公开的一种解码器硬件架构的另一种内部单元结构的局部示意图；

图9为包含本申请公开的一种解码器硬件架构应用于1600Gbps光通信系统编解码过程的示意图。

具体实施方式

为便于对申请的技术方案进行解释说明，先对本申请所涉及到的RS码与BCH码级联编码方案进行简单介绍。

以1600Gbps光通信系统为例，介绍RS码与BCH码级联的两种编码方案。

第一种，采用RS(544,514)码和BCH(360,340)码进行级联编码。其中，级联码的外码包含2个完整的RS(544,514)的码字，具体的，一个码字共有544个码元，514个信息码元；其中1个码元为1个symbol(符号数)，1symbol＝10bits。内码采用BCH(360,340)，其中，一个BCH码字包含340bits的码源信息，20bits的校验位，一个级联码中需要32个BCH(360,340)码的码字。级联码的总长度为360bits*32＝11520bits。具体级联方案如附图1所示，其中Ra0、Rb0分别表示第一个RS码和第二个RS码的第一码元，其它依次类推；32个BCH码采用列方向编码，检验位放在数据矩阵的后面，编码后的数据按行输出。

第二种，采用RS(544,514)码和BCH(144,136)码进行级联。外码与第一种方案一样，选用两个RS(544,514)码。内码采用BCH(144,136)码，其中，一个BCH码字包含136bits的码源信息，8bits的校验位，需要80个BCH(144,136)码的码字。具体级联方案如图2所示，其中Ra0、Rb0分别表示第一个RS码和第二个RS码的第一码元，其它依次类推；80个BCH码采用列方向编码，检验位放在数据矩阵的后面，编码后的数据按行输出。

在硬件实现时，先用多路解复用器将接收到的单路数据转为2路并行的数据，在同一个周期内输出到2个RS编码器，再经过交织器交织输出到32个或者80个BCH编码器，进行BCH编码，实现RS码和BCH码的级联编码。

特别说明的，只需要把系统时钟频率减半，以上介绍的面向1600Gbps光通信系统的级联编码方案就可以变成面向800Gbps光通信系统的级联编码方案。

上述公开的级联编码方案还未有对应的解码器硬件架构，用于实现RS码与BCH码级联码的解码。

为了解决目前RS码与BCH码级联编码方案还未有对应的解码器硬件架构的技术问题，本申请通过以下实施例公开了一种应用于RS码与BCH码级联码的解码器硬件架构，能够实现RS码与BCH码级联编码的解码；进一步的，能够满足商业应用中对解码器极高速度、小面积和低功耗的要求。

为便于对本申请的技术方案进行说明，以下首先对本申请所涉及到的一些概念进行说明。本申请所述解码器硬件架构中所述BCH解码模块和所述RS解码模块各自接收一个级联码中对应数据所需要的时钟周期为目标接收周期，所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期。

本申请的一种实施例公开了在1600Gbps光通信网络中，针对RS码与BCH码的级联编码方案的解码器硬件架构，如图3所示。所述解码器硬件架构包括BCH解码模块、第一解交织器、RS解码模块和多路复用器。

所述BCH解码模块，用于接收待解码数据，并对所述待解码数据进行BCH解码。

进一步的，所述解码器硬件架构应用于RS(544，514)码和BCH(360，340)码级联码的解码时，所述BCH解码模块包含32m个BCH解码器，其中m为正整数；进一步的，所述解码器硬件架构应用于RS(544，514)码和BCH(144，136)码级联码的解码时，所述BCH解码模块包含80m个BCH解码器。

所述第一解交织器用于接收由所述BCH解码模块输出的数据，并进行解交织。

所述RS解码模块，用于接收所述第一解交织器输出的数据，并进行RS解码。

进一步的，所述RS解码模块包含2n个解码器，其中n为正整数。

所述多路复用器用于接收所述RS解码模块输出的数据，并组合成单路输出。

所述BCH解码模块和所述RS解码模块采用相同的目标总并行度，以及采用相同的目标时钟频率。其中，所述解码器硬件架构每个周期接收的比特数为目标总并行度。

本实施例公开的一种应用于RS码与BCH码级联码的解码器硬件架构具有以下有益效果：所述解码硬件架构能够实现800Gbps、1600Gpbs及以上的超高速通信网络中的RS码和BCH码级联编码的解码，并能同时满足商业应用中对解码器极高速度、小面积和低功耗的要求。

在本实施例的第一种实施方式中，针对RS(544，514)码与BCH(360，340)码的级联编码方案公开的一种所述解码器硬件架构的所述BCH解码模块包含32个BCH解码器，所述RS解码模块包含2个RS解码器。

在第一种实施方式中公开了三组满足1600Gbps光通信系统对解码器解码要求的并行计算框架。

参见图4，是实施第一种实施方式第一组并行计算框架的一种解码器硬件架构内部单元结构示意图。

在1600Gbps光通信系统中，接收到的数据经过转码、编码以及解调和解交织等操作输入到解码器的速率为：1600Gbps×66/64×257/264×288/257＝1800Gbps。在第一实施方式的第一组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1280，即每个周期接收1280比特。

此时每个所述BCH解码器的时钟频率为f′B_CH＝1800Gbps/1280b＝1.40625GHz，每个周期每个所述BCH解码器接收到的数据为1280/32＝40bits，接收一个完整的级联编码的码字的周期是360/40＝9，计算一个级联码中对应数据的平均解码时钟周期也为9。

在实际应用中，所述BCH解码器的时钟频率f′_BCH＝1.40625GHz是一种最优情况，在本实施例中所述BCH解码器的目标时钟频率设为fBCH就可以满足解码要求。具体的，

其中a和b是正整数，且a≥b。同样的，9是接收一个完整级联码字的最优接收周期，9是计算一个级联码中对应数据的最优平均解码时钟周期，在实际应用中，结合设计的解码器的时钟频率，所述BCH解码器的所述目标接收周期设为大于等于9的正整数、所述目标解码周期设为大于等于9的正整数就可以满足解码要求。

在第一实施方式的第一组并行计算框架中，以最优时钟频率为所述目标时钟频率和最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施例公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为340bits。为了便于硬件实现，BCH解码结果采用9个周期输出，第1个周期，每个所述BCH解码器输出20bits，随后8个周期均输出40bits，。每个所述BCH解码器每个周期的最大吞吐率为TP₁＝1.40625GHz*40bits＝56.25Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*32＝1800Gbps。

所述第一解交织器，在硬件实现中，是一种位选器。在解码过程中，所述第一解交织器用于接收所述BCH解码模块的输出32*340bits，按照编码交织的逆方式，每10bits为1组构成所述RS解码器需要的码元，得到32*340/10/2＝544个symbols。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即f_RS＝1.40625GHz。所述RS解码器的目标接收周期和目标解码周期设置成与所述BCH解码模块的目标接收周期和目标解码周期相同，即9个。第1个周期每个所述RS解码器输入为32*20/2＝320bits，随后8个周期每个所述RS解码器均输入32*40/2＝640bits，即每个所述RS解码器的输入为5440bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP₂＝1.40625GHz*640bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构的吞吐率为TP＝10280bits*1.40625GHz/9＝10280bits*1.40625GHz/9＝1606.25Gbps。

综上，实现RS(544,514)码与BCH(360,340)码的级联编码的解码。进一步的，所述硬件架构的吞吐率满足1600Gbps光通信系统的吞吐率要求，并且所述BCH解码模块的吞吐率和所述RS解码模块的吞吐率一致，在数据传递过程中无需采用变速箱等复杂设计；因此，所述解码器硬件架构的复杂度低，满足商业应用中对解码器极高速度、小面积和低功耗的要求。

进一步的，在所述第一组并行计算框架下，所述解码器硬件架构的内部单元结构和对应的解码流程具体如下：

所述BCH解码模块中的32个所述BCH解码器，根据选择的解码方式，有不同的内部单元架构。采用硬判决解码方式的BCH解码器，包括一个第一校正子计算单元，一个直接求解方程单元。采用软判决解码方式的BCH解码器包括一个测试码字生成单元、多个第一校正子计算单元、多个直接求解单元、一个判断最终码字单元以及一个第一随机存储器。

采用硬判决解码方式的所述BCH解码器，每个所述BCH解码器每个周期各自接收40bits的数据，并通过所述第一校正子计算单元实时更新BCH校正子，得到错误位置多项式方程的系数。

所述直接求解单元用于BCH码的错误位置直接求解，输出纠错后的码字，BCH解码流程结束。

图4所示的所述解码器硬件架构就是所述BCH解码模块采用所述硬判决解码方式下的内部单元结构。

所述第一校正子计算单元和直接求解方程单元可以结合软判决解码算法使用。在本实施例中使用Chase II解码算法达到软解码的效果，即所述BCH解码器可以增加测试码字生成单元，增加判断最终码字单元，增加第一随机存储器，使用多个第一校正子计算单元和多个直接求解单元，来达到软译码的效果。图5是采用所述软判决解码方式时单个所述BCH解码器的内部单元结构。

在结合Chase II解码算法的时候，可以限制每个码字翻转的比特上限，以降低所述解码器硬件架构的复杂度。

进一步的，在实际应用中，所述软判决解码算法中要限制每个码字翻转的比特数上限，一般限制为4个、5个或6个，能够在保证解码能力的基础上降低硬件架构的复杂度。在本实施方式中，所述软判决算法中限制每个码字翻转的比特数上限为5个。

对比采用所述软判决解码方式和所述硬判决解码方式，采用所述软判决解码方式时的解码误码率低，解码能力更强，但是计算的复杂度相比采用硬判决解码方式时高数10倍左右，适合应用于对解码能力有较高要求的场景。采用所述硬判决解码方式的计算复杂度低，计算速度快，硬件实现面积小，适合应用于对解码速度和硬件面积有较高要求的场景。

在本实施例中，每个所述RS解码器都包括一个第二校正子计算单元、至少两个关键方程求解单元、至少一个钱搜索和福尼算子计算单元和一个第二随机存储器。

每个所述RS解码器，每个目标接收周期各自接收64个symbols，其中第一个目标接收周期的前32个symbols补零，以保证每个目标接收周期所述RS解码器接收相同数量个symbols。

每个RS解码器的所述第二校正子计算单元，根据所述BCH解码器中错误比特的位置，通过所述第二校正子计算单元完成每个RS解码器的30个RS校正子的实时计算，并实时更新所述RS校正子，得到错误位置多项式方程和错误数值多项式方程的系数。

所述关键方程求解单元以乒乓模式工作；根据所选关键方程求解单元的数目，每个所述关键方程求解单元最少在18个周期内完成所有计算。每个所述关键方程求解单元用于计算错误位置多项式方程与错误数值多项式方程。

其中，乒乓模式是一个经常用于数据流控制的处理技术。最大的特点是通过输入选择单元和输出单元，按照节拍、相互配合地切换，将经过缓冲的数据流没有停顿地送到数据处理单元。将乒乓模式看做是一个整体的模块的话，这个模块的输入数据流域输出数据流都是连续不断，没有任何停顿，因此，乒乓模式非常适合对输入数据进行流水线式处理，完成数据的无缝缓冲与处理。乒乓模式的应用还可以节约缓冲区空间，即可以通过比较小的缓冲空间来实现数据的无缝缓冲，而不需要一次进行大量的数据缓冲。

在本实施例中，所述关键方程求解单元使用改进的iBM(inversionlessBerlekamp-Massey)迭代算法进行关键方程求解。BM迭代算法自1966年由Berlekamp-Massey提出以来经过不断改进，已经成为解决关键方程求解的成熟算法。

需要注意的，如果本领域技术人员在实施本发明的技术方案时，所述关键方程求解单元使用普通的iBM算法，需要使用4个所述关键方程求解单元以乒乓模式工作，以满足解码的速度要求。

所述钱搜索和福尼算子计算单元用于根据所述关键方程求解单元得出的错误位置多项式与错误数值多项式，对码字进行纠错。输出纠错后的码字，RS解码过程结束。

当布置1个所述钱搜索和福尼算子计算单元时，所述钱搜索和福尼算子计算单元在9个周期内完成所有计算，并且交替的与两个所述关键方程求解单元的输出对接。如图4所示。

当布置2个所述钱搜索和福尼算子计算单元时，如图6所示，2个所述钱搜索和福尼算子计算单元以交叠模式工作，每个所述钱搜索和福尼算子计算单元在18个周期内完成所有计算，并且与一个固定的所述关键方程求解单元的输出对接。

其中，交叠模式是计算单元处理时的并行处理结构，将多个相同的计算单元经过时分复用的方式控制，可以达到帧交织的效果，从而提高电路计算效率，起到节省运算资源的作用。

上述两种所述钱搜索和福尼算子计算单元与所述关键方程求解单元的连接方式都能够实现解码的速度要求。

所述第二随机存储器用以所述RS解码器在计算过程中存储中间数据。

在本实施方式中的第二组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1440，即每个周期接收1440比特。

此时，所述BCH解码器的时钟频率为f′_BCH＝1800Gbps/1440b＝1.25GHz。每个周期每个所述BCH解码器接收的数据为1440/32＝45bits，接收一个完整的级联编码的码字的周期是360/45＝8，计算一个级联码中对应数据的平均解码时钟周期为8。

在实际应用中，所述BCH解码器的时钟频率f′_BCH＝1.25GHz是一种最优情况，在本实施例中所述BCH解码器的目标时钟频率设为fBCH就可以满足解码要求。具体的，

其中a和b是正整数，且a≥b。同样的，8是接收一个完整级联码字的最优接收周期，8也是计算一个级联码中对应数据的最优平均解码时钟周期，在实际应用中，所述BCH解码器的所述目标接收周期设为大于等于8的正整数、所述目标解码周期设为大于等于9的正整数就可以满足解码要求。

在第一实施方式的第二组并行计算框架中，以最优时钟频率为所述目标时钟频率和最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施例公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为340bits，为了便于硬件实现，BCH解码结果采用也采用8个周期输出，第1个周期每个所述BCH解码器输出为25bits，随后7个周期均输出45bits，。每个周期所述BCH解码器每个周期的最大吞吐率为TP₁＝1.25GHz*45bits＝56.25Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*32＝1800Gbps。

所述第一解交织器实现的功能与所述第一组并行计算框架中的所述第一解交织器的设置一致。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即f_RS＝1.25GHz。第1个目标接收周期每个所述RS解码器的输入为25*32/2＝400bits，随后7个目标接收周期均输入32*45/2＝720bits，即每个所述RS解码器的输入为5400bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP2＝1.25GHz*720bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TPBCH＝TP1*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构每个周期的吞吐率为TP＝10280bits*1.25GHz/8＝10280bits*1.25GHz/8＝1606.25Gbps。

综上，实现RS(544，514)码与BCH(360，340)码的级联编码的解码。进一步的，与第一实施方式中第一组并行计算框架中所述的有益效果一致。

在所述第二组并行计算框架下，所述解码器硬件架构的解码流程具体如下：

所述BCH解码模块中的32个所述BCH解码器，每个所述BCH解码器根据选择的解码方式，有不同的内部单元架构。所述BCH解码模块中的32个所述BCH解码器每个周期各自接收45bits的数据；每个所述BCH解码器的工作流程与所述第一组并行计算架构下所述BCH解码器的工作流程相同。

每个所述RS解码器都包括一个第二校正子计算单元、至少两个关键方程求解单元、至少一个钱搜索和福尼算子计算单元和一个第二随机存储器；所述RS模块中的每个所述RS解码器每个目标接收周期各自接收72个symbols，其中第一个目标接收周期的前32个symbols补零，以保证每个目标接收周期接收相同数量个symbols。

所述第二校正子计算单元实现的功能与所述第一组并行计算框架下所述第二校正子计算单元实现的功能相同。

所述关键方程求解单元以乒乓模式工作，根据所选关键方程求解单元的数目，每个所述关键方程求解单元最少在16个周期内完成所有计算。所述关键方程求解单元选择的求解算法与所述第一组并行计算框架下的相同。

所述钱搜索和福尼算子计算单元用于根据所述关键方程求解单元得出的错误位置多项式与错误数值多项式，对码字进行纠错；输出纠错后的码字，RS解码过程结束。

当布置一个所述钱搜索和福尼算子计算单元时，所述钱搜索和福尼算子计算单元在8个周期内完成所有计算，并且交替的与两个所述关键方程求解单元的输出对接。

当布置两个所述钱搜索和福尼算子计算单元时，如图6所示，2个所述钱搜索和福尼算子计算单元以交叠模式工作，每个所述钱搜索和福尼算子计算单元在16个周期内完成所有计算，并且与一个固定的所述关键方程求解单元的输出对接。

上述两种所述钱搜索和福尼算子计算单元与所述关键方程求解单元的连接方式都能够实现解码的速度要求。

所述第二随机存储器用以所述RS解码器在计算过程中存储中间数据。

在本实施方式的第三组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1920，即每个周期接收1920比特。

此时每个所述BCH解码器的目标时钟频率为f′_BCH＝1800Gbps/1920b＝0.9375GHz，每个周期每个所述BCH解码器接收到的数据为1920/32＝60bits，接收一个完整的级联编码的码字的周期是360/60＝6，计算一个级联码中对应数据的平均解码时钟周期为6。

在实际应用中，所述BCH解码器的时钟频率f′_BCH＝0.9375GHz是一种最优情况，在本实施例中所述BCH解码器的目标时钟频率设为f_BCH就可以满足解码要求。具体的，

其中a和b是正整数，且a≥b。同样的，6是接收一个完整级联码字的最优接收周期，6也是计算一个级联码中对应数据的最优平均解码时钟周期也为6；在实际应用中，所述BCH解码器的目标接收周期设为大于等于6的正整数、所述目标解码周期设为大于等于6的正整数就可以满足解码要求。

在第一实施方式的第三组并行计算框架中，以最优时钟频率为所述目标时钟频率和最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施例公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为340bits。为了便于硬件实现，BCH解码结果采用6个周期输出，第1个周期，每个所述BCH解码器输出40bits，随后5个周期均输出60bits。每个所述BCH解码器每个周期的最大吞吐率为TP₁＝0.9375GHz*60bits＝56.25Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*32＝1800Gbps。

此时所述第一解交织器实现的功能与所述第一组并行计算框架中的所述第一解交织器的设置一致。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即fR_S＝0.9375GHz。所述RS解码器的目标周期个数设置成与所述BCH解码模块的目标周期个数相同，即6个。第1个周期每个所述RS解码器输入为32*40/2＝640bits，随后5个周期每个所述RS解码器均输入32*40/2＝960bits，即每个所述RS解码器的输入为5440bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP2＝0.9375GHz*960bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TPBCH＝TP1*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构每个周期的吞吐率为TP＝10280bits*0.9375GHz/6＝10280bits*0.9375GHz/6＝1606.25Gbps。

综上，实现RS(544，514)码与BCH(360，340)码的级联编码的解码。进一步的，与第一实施方式中第一组并行计算框架中所述的有益效果一致。

更进一步的，所述BCH解码模块每个周期的吞吐率为TP_BCH＝0.9375GHz*60bits*32＝1800Gbps，所述RS解码模块每个周期的吞吐率为TPRs＝0.9375GHz*960bits*2＝1800Gbps；与第一实施方式中第一组并行计算框架中所述的有益效果一致。

在所述第三组并行计算框架下，所述解码器硬件架构的解码流程具体如下：

所述BCH解码模块中的32个所述BCH解码器，每个所述BCH解码器根据选择的解码方式，有不同的内部单元架构。所述BCH解码模块中的32个所述BCH解码器每个周期各自接收60bits的数据；每个所述BCH解码器的工作流程与所述第一组并行计算架构下所述BCH解码器的工作流程相同。

每个所述RS解码器都包括一个第二校正子计算单元、至少三个关键方程求解单元、至少一个钱搜索和福尼算子计算单元和一个第二随机存储器。

每个所述RS解码器，每个周期各自接收96个symbols，其中第一个周期的前32个symbols补零，以保证每个周期所述RS解码器接收相同数量个symbols。

每个所述RS解码器的所述第二校正子计算单元的计算过程与所述第一组并行计算框架中的所述第二校正子计算单元的计算过程相同。

所述关键方程求解单元以乒乓模式工作，根据所选关键方程求解单元的数目，每个所述关键方程最少在18个周期内完成所有计算。

需要注意的是，本领域技术人员在实施本发明的第一实施方式的第三组并行计算框架时，如果所述关键方程求解单元使用普通的iBM算法，需要实用5个所述关键方程求解单元以乒乓模式工作，以满足解码的速度要求。

所述钱搜索和福尼算子计算单元用于根据所述关键方程求解单元得出的错误位置多项式与错误数值多项式，对码字进行纠错。输出纠错后的码字，RS解码过程结束。

如图7所示，当布置1个所述钱搜索和福尼算子计算单元时，所述钱搜索和福尼算子计算单元在6个周期内完成所有计算，并且交替与3个所述关键方程求解单元的输出对接。

如图8所示，当布置3个所述钱搜索和福尼算子计算单元时，3个所述的钱搜索和福尼算子计算单元以交叠模式工作，每个所述钱搜索和福尼算子计算单元在18个周期内完成所有计算，并且与一个固定的所述关键方程求解单元的输出对接。

上述两种所述钱搜索和福尼算子计算单元与所述关键方程求解单元的连接方式都能够实现解码的速度要求。

所述第二随机存储器用以所述RS解码器在计算过程中存储中间数据。

本实施例的第二种实施方式针对RS(544，514)码与BCH(144，136)码的级联编码方案公开的一种所述解码器硬件架构的所述BCH解码模块包含80个BCH解码器，所述RS解码模块包含2个RS解码器。

在本实施例的第二种实施方式中，针对RS(544，514)码与BCH(144，136)码的级联编码方案公开了三组满足1600Gbps光通信系统对解码器解码要求的并行计算框架。

在第二实施方式的第一组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1280。

此时每个所述BCH解码器的目标时钟频率为f′_BCH＝1.40625GHz，每个周期每个所述BCH解码器接收到的数据为1280/80＝16bits，接收一个完整的级联编码的码字的周期个数是144/16＝9个。

参考第一实施方式的第一组并行计算框架，所述BCH解码器的目标周期频率

其中a和b是正整数，且a≥b；所述BCH解码器的所述目标接收周期设为大于等于9的正整数、所述目标解码周期设为大于等于9的正整数就可以满足解码要求。

在第二实施方式的第一组并行计算框架中，以最优时钟频率为所述目标始终频率、最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施方式公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为136bits。为了便于硬件实现，BCH解码结果采用9个周期输出，第1个周期每个所述BCH解码器输出8bits，随后8个周期均输出16bits。每个所述BCH解码器每个周期的最大吞吐率为TP₁＝1.40625GHz*16bits＝22.5Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*80＝1800Gbps。

所述第一解交织器，在硬件实现中，是一种位选器。在本实施例的解码过程中，所述第一解交织器用于接收所述BCH解码模块的输出80*136bits，按照编码交织的逆方式，每10bits为1组构成所述RS解码器需要的码元，得到80*136/10/2＝544个symbols。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即f_Rs＝1.40625GHz。所述RS解码器的目标接收周期和目标解码周期设置成与所述BCH解码模块的目标接收周期和目标解码周期相同，即9个。第1个周期每个所述RS解码器输入为80*8/2＝320bits，随后8个周期每个所述RS解码器均输入80*16/2＝640bits，即每个所述RS解码器的输入为5440bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP2＝1.40625GHz*640bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TPBCH＝TP1*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构每个周期的吞吐率为TP＝10280bits*1.40625GHz/9＝10280bits*1.40625GHz/9＝1606.25Gbps。

综上，实现RS(544，514)码与BCH(144，136)码的级联编码的解码。进一步的，与第一实施方式中第一组并行计算框架中所述的有益效果一致。

根据本申请公开的第一实施方式中的第一组并行计算框架，很容易推导出第二实施方式中的第一组并行计算框架的具体解码流程，在此不再赘述。特别需要说明的是，在第二实施方式中，因为每个所述BCH解码器每个目标周期接收的比特数相对第一实施方式中的少，所以当所述BCH解码器中的直接求解方程单元和所述钱搜索单元在计算过程中结合软判决算法时，限制每个码字反转的比特数上限为4个，即可兼顾解码能力和硬件架构复杂度。

在第二种实施方式的第二组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1440。

此时每个所述BCH解码器的目标时钟频率为f′_BCH＝1.25GHz，每个周期每个所述BCH解码器接收到的数据为1440/80＝18bits，接收一个完整的级联编码的码字的目标周期个数是144/18＝8个。

参考第一实施方式的第二组并行计算框架，所述BCH解码器的目标周期频率

其中a和b是正整数，且a≥b；所述BCH解码器的目标周期个数设为大于等于8的正整数就可以满足解码要求。

在第二实施方式的第二组并行计算框架中，以最优时钟频率为所述目标时钟频率和最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施方式公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为136bits，为了便于硬件实现，BCH解码结果采用8个周期输出，第1个周期，每个所述BCH解码器输出10bits，随后7个周期均输出18bits。每个周期所述BCH解码器每个周期的最大吞吐率为TP₁＝1.25GHz*18bits＝22.5Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*80＝1800Gbps。

所述第一解交织器实现的功能与所述第一组并行计算框架中的所述第一解交织器的设置一致。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即f_Rs＝1.25GHz。所述RS解码器的目标接收周期和目标解码周期设置成与所述BCH解码模块的目标接收周期和目标解码周期相同，即8个。第1个周期每个所述RS解码器输入为80*10/2＝400bits，随后7个周期每个所述RS解码器均输入80*18/2＝640bits，即每个所述RS解码器的输入为5440bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP2＝1.25GHz*720bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构每个周期的吞吐率为TP＝10280bits*1.25GHz/8＝10280bits*1.25GHz/8＝1606.25Gbps。

综上，实现RS(544，514)码与BCH(144，136)码的级联编码的解码。进一步的，与第一实施方式中第一组并行计算框架中所述的有益效果一致。

根据本申请公开的第一实施方式中的第二组并行计算框架，很容易推导出第二实施方式中的第二组并行计算框架的具体解码流程，在此不再赘述。

在第二实施方式的第三组并行计算框架中，所述BCH解码模块和所述RS解码模块的目标总并行度选择为1920。

此时每个所述BCH解码器的目标时钟频率为f′_BCH＝0.9375GHz，每个周期每个所述BCH解码器接收到的数据为1920/80＝24bits，接收一个完整的级联编码的码字的目标周期个数是144/25＝6个。

参考第一实施方式的第三组并行计算框架，所述BCH解码器的目标周期频率

其中a和b是正整数，且a≥b；所述BCH解码器的目标周期个数设为大于等于6的正整数。

在第二实施方式的第三组并行计算框架中，以最优时钟频率为所述目标时钟频率和最优接收周期个数为所述目标接收周期、最优平均解码时钟周期为所述目标解码周期来说明所述解码器硬件架构的工作过程。本领域技术人员参考本实施方式公开的所述解码器硬件架构就可以在不付出创造性劳动的前提下获得其它情况下的解码器硬件架构。

每个所述BCH解码器的输出数据为136bits，为了便于硬件实现，BCH解码结果采用6个周期输出，第1个周期，每个所述BCH解码器输出16bits，随后5个周期均输出24bits。每个所述BCH解码器每个周期的最大吞吐率为TP₁＝0.9375GHz*24bits＝22.5Gbps。所述BCH解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*80＝1800Gbps。

所述第一解交织器实现的功能与所述第一组并行计算框架中的所述第一解交织器的设置一致。

所述RS解码器的输入端与所述BCH解码器采用相同的目标时钟频率，即f_RS＝0.9375GHz。所述RS解码器的目标接收周期和目标解码周期设置成与所述BCH解码模块的目标接收周期和目标解码周期相同，即6个。第1个周期每个所述RS解码器输入为80*16/2＝640bits，随后5个周期每个所述RS解码器均输入80*24/2＝960bits，即每个所述RS解码器的输入为5440bits，也就是544个symbols，经过所述RS解码器解码，每个RS解码器的输出为514个symbols。每个所述RS解码器每个周期的最大吞吐率为TP₂＝0.9375GHz*960bits＝900Gbps，所述RS解码模块每个周期的最大吞吐率为TP_BCH＝TP₁*2＝1800Gbps。

所述多路复用器用于接收所述RS解码模块输出的2*514个symbols，并组合成10280bits数据输出。整个所述硬件架构每个周期的吞吐率为TP＝10280bits*0.9375GHz/6＝10280bits*0.9375GHz/6＝1606.25Gbps。

综上，实现RS(544,514)码与BCH(144,136)码的级联编码的解码。进一步的，与第一实施方式中第一组并行计算框架中所述的有益效果一致。

根据本申请公开的第一实施方式中的第三组并行计算框架，很容易推导出第二实施方式中的第三组并行计算框架的具体解码流程，在此不再赘述。

第一实施方式和第二实施方式都是面向1600Gbps光通信系统的解码器硬件架构，特别说明的，只需要把系统时钟频率减半，就可以实现面向800Gbps光通信系统的解码器硬件架构。本领域技术人员根据本实施例的两种实施方式很容易实现面向800Gbps光通信系统的解码器硬件架构，在此不再赘述。

图9，以RS(544,514)码和BCH(360,340)码级联编解码为例，将本申请所述的解码器硬件架构应用于1600Gbps光通信系统编解码过程的示意图。

参见图9，以并行度1280的并行计算框架为例，在1600Gbps光通信系统中，依旧使用lane口(以太网数据交换标准包，一个lane口每次传输的数据大小为66bits)，首先2*80*66＝10560bits的数据进入256b/257b转码器转为10280bits其中，所述256b/257b转码器输入的吞吐率为1650Gbps，输出的吞吐率为1606.25Gbps。

然后进入编码器，其中首先通过多路解复用器，将10280bits数据转为2个并行的5140比特数，在同一个周期内输出到2个RS编码器，通过2个RS编码器，编码成2*544symbols，再通过第一交织器，交织成32*340bits，最后通过32个BCH编码器，编码成32*360bits，完成级联编码；其中，每个所述RS编码器和所述BCH编码器在9个周期内完成一个级联码的编码，每个周期每个所述RS编码器的并行为640bits，时钟频率为1.40625GHz，吞吐率为900Gbps，每个周期每个所述BCH编码器的并行为40bits，时钟频率为1.40625GHz，吞吐率为56.25Gbps。

之后数据再经过第二交织器、调制器，变成适合传输的数据；经信道传输后，再经过解调器和第二解交织器，将数据解交织成32*360bits，传送到接收端；传输过程中信道的吞吐率为1800Gbps。

在接收端，数据先经过判决再输出到解码器。

在解码器中，数据首先通过32个BCH解码器，解码成32*340bits，在通过第一解交织器，解交织成2*544个symbols，再通过2个RS解码器，解码成2*514symbols，最后通过多路复用器，组合成10280bits，完成解码；其中，所述每个所述RS解码器和所述BCH解码器在9个周期内完成一个级联码的解码，每个周期每个所述BCH解码器的并行为40bits，时钟频率为1.40625GHz，吞吐率为56.25Gbps，每个周期每个所述RS解码器的并行为640bits，时钟频率为1.40625GHz，吞吐率为900Gbps

解码后的数据经过256b/257b反向转码器，得到最终解码后的数据比特；其中所述256b/257b反向转码器的输入吞吐率为1606.25Gbps，输出吞吐率为1650Gbps。

本领域技术人员可以通过图9轻松地获得并行度为1440和1920所述硬件架构应用于1600Gpbs光通信系统的编解码过程示意图，在此不再赘述。

特别说明的是，只需要把所述解码器硬件架构的时钟频率减半，就可以获得将本申请所述的解码器硬件架构应用到800Gbps光通信系统编解码过程的示意图，在此不再赘述。

由以上技术方案可知，本申请提供的一种应用于RS码与BCH码级联码的解码器硬件架构包括所述BCH解码模块、所述第一解交织器、所述RS解码模块和所述多路复用器；所述BCH解码模块，用于接收待解码数据，并对所述待解码数据进行BCH解码；所述第一解交织器用于接收由所述BCH解码模块输出的数据，并进行解交织；所述RS解码模块，用于接收所述第一解交织器输出的数据，并进行RS解码；所述多路复用器用于接收所述RS解码模块输出的数据，并组合成单路数据输出；所述BCH解码模块和所述RS解码模块采用相同的目标总并行度以及相同的目标时钟频率。基于本申请提供的一种应用于RS码与BCH码级联码的解码器硬件架构能够实现800Gbps、1600Gpbs及以上的超高速通信网络中的RS码和BCH码级联编码的解码，并且能够同时满足商业应用中对解码器极高速度、小面积和低功耗的要求。

本说明书中各个实施例之间相同相似的部分互相参见即可。

Claims (10)

1.一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，包括BCH解码模块、第一解交织器、RS解码模块和多路复用器；

所述BCH解码模块，用于接收待解码数据，并对所述待解码数据进行BCH解码；

所述第一解交织器用于接收由所述BCH解码模块输出的数据，并进行解交织；

所述RS解码模块，用于接收所述第一解交织器输出的数据，并进行RS解码；

所述多路复用器用于接收所述RS解码模块输出的数据，并组合成单路输出；

所述BCH解码模块和所述RS解码模块的解码采用相同的目标总并行度以及采用相同的目标时钟频率。

2.根据权利要求1所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述BCH解码模块包含32m个或者80m个BCH解码器，其中m为正整数。

3.根据权利要求1所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述RS解码模块包含2n个RS解码器，其中n为正整数。

4.根据权利要求1-3任一所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述目标总并行度为1280，即每个周期接收1280比特；所述目标时钟频率为

其中a和b是正整数，且a≥b；所述BCH解码模块和所述RS解码模块各自接收一个级联码中对应数据所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于9的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于9的正整数。

5.根据权利要求1-3任一所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述目标总并行度为1440，即每个周期接收1440比特；所述目标时钟频率为

所述BCH解码模块和所述RS解码模块各自接收一个级联码中对应数据所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于8的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于8的正整数。

6.根据权利要求1-3任一所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述目标总并行度为1920，即每个周期接收1920比特；所述目标时钟频率为

其中a和b是正整数，且a≥b；所述BCH解码模块和所述RS解码模块各自接收一个级联码中对应数据所需要的时钟周期为目标接收周期，所述目标接收周期为大于等于6的正整数；所述BCH解码模块和所述RS解码模块计算一个级联码中对应数据的平均解码时钟周期为目标解码周期，所述目标解码周期为大于等于6的正整数。

7.根据权利要求2所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述BCH解码模块采用硬判决解码方式。

8.根据权利要求2所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述BCH解码模块采用软判决解码方式。

9.根据权利要求8所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，所述软判决解码方式中每个码字反转的比特数上限，设置为4个、5个或6个。

10.根据权利要求3所述的一种应用于RS码与BCH码级联码的解码器硬件架构，其特征在于，每个所述RS解码器都包括第二校正子计算单元、多个关键方程求解单元、至少一个钱搜索和福尼算子计算单元和第二随机存储器；

每个所述关键方程求解单元以乒乓模式工作；

所述钱搜索和福尼算子单元以交叠模式与所述关键方程求解单元的输出对接。

Images