WO2011079633A1

WO2011079633A1 - 码速率匹配的串行处理方法、并行处理方法及装置

Info

Publication number: WO2011079633A1
Application number: PCT/CN2010/077389
Authority: WO
Inventors: 王卫涛; 甄守洪
Original assignee: 中兴通讯股份有限公司
Priority date: 2010-01-04
Filing date: 2010-09-28
Publication date: 2011-07-07
Also published as: EP2461511A1; EP3193452A1; EP2461511A4; US20120185751A1; US8843799B2

Abstract

本发明公开了一种码速率匹配的串行处理方法、并行处理方法及装置。串行处理方法包括：接收系统位数据流、校验1数据流以及校验2数据流，将所接收的系统位数据流中的系统位数据进行交织处理，缓存在存储器的第一缓存区中；将所接收的校验1数据流和校验2数据流中相对应的数据同时进行交织处理，并将同时经过交织处理的数据缓存在存储器的第二缓存区中；以及从存储器中读取有效数据，实现速率匹配。并行处理方法中，将系统位数据流中N个系统位数据进行交织处理，并并行缓存在用于存储系统位数据的存储器中，将校验1数据流和校验2数据流中N个对应数据组进行交织处理，并并行缓存在用于存储校验数据的存储器中。

Description

码速率匹配的串行处理方法、并行处理方法及装置技术领域

本发明涉及移动通信系统中信道编码部分，尤其涉及码速率匹配的串行处理方法、并行处理方法及装置。

背景技术

在移动通信系统中，信道中传输的数据经过信道编码后产生部分冗余数据，这些冗余信息用于给解码器提供更多的解码信息，提高解码成功率，但是如果将这些冗余信息全部传输，造成传输效率下降。因此目前，一个比较好的方法就是根据信道的质量选择传输信息的多少，例如信道质量比较好时只传输原始信息，反之除传输原始信息位还要传输较多的校验位。即，需要对信道编码器产生的数据进行选择传输，而速率匹配就是实现编码数据选择传输的功能。

现在， LTE ( Long Term Evolution, 长期演进）系统中釆用了一种与 R6 完全不同的速率匹配方法——循环緩冲区速率匹配。该算法的优点在于可以方便地实现重复和打孔，即对于任意数据速率的速率匹配实现都非常简单。其中，实现速率匹配的主要方式有软件实现方式和硬件实现方式。由于在 LTE 系统中数据流量非常大，留给速率匹配的处理时间非常短，如果釆用软件的处理方式，则对处理器的要求非常高，随之成本也急剧增加。而按照协议描述的步骤做硬件处理，编码后的数据经过交织存储在三个存储器中，然后进行裁剪，尤其在处理校验 1存储器和校验 2存储器中的数据时需要交错读取，非常麻烦，而且在地址的不断转换过程中将产生大量的功耗。

因此现有实现技术作了进一步改进。

例如，现有速率匹配包含块内交织和比特收集、选择、传输等操作，其原理如图 1所示，输入的数据流 °)、 "和分别对应于 Turbo编码器输出的系统比特 S、第一奇偶校验比特 P1 (也可简称为校验 1 )和第二奇偶校验比特 P2 (也可简称为校验 2 ) 。按照图 1所示的流向，首先对系统位、校验 1和校验 2分别进行交织处理，而块内交织处理后的、和则按照一定的规则被收集到虚拟緩冲区序列 ^w ，其中根据起始位置和软緩冲区 ( NCB ) 的大小从虚拟緩冲区中读取数据，其中，读取的数据在系统位緩冲区中时，则顺序读取，读取的数据在校验位緩冲区中时，则交错读取，并判断读出的数据是否为有效数据，如果是非有效数据则忽略继续读取，否则输出有效数据。

下面详细介绍现有的速率匹配处理过程，其中，定义行、列交织器的编

(0)

号以及各数据的索引号均从 0开始编号，输入的三个数据流 )和 )- 长，设这三个数据流长度为 D,则输入数据序列为 i取 0, 1 , 2分别对应系统比特 S、校验比特 P1和校验比特 P2。

第一步：计算所需行数和哑元比特的数目；由于，块内交织器的列数 C恒定为 32, 则块交织

当 R X C > D时，就需要额外的哑元比特来进行填充，哑元比特的个数 N_D为： N_D = (RxC_D)。

第二步：哑元比特和数据流的写入；

先将哑元比特按行写入到交织器，然后按行写入数据流 )，组成如下所示的一个 RxC的矩阵：

yc+i yc+2 yi -\ y(R-l) C y(R-l) C+l y(R-l) C+2 y(R c-\) 其中， Λ

第三步：进行列交换并读出数据；

LTE对不同的数据流釆用了不同参数的交织器，下面分别进行介绍。子交织器 1

Rx C 矩阵的列编号为 0, C-l。按照表 1所示的交换图样 ' _e{Q，l，—，C-l}进行列间的交换，也即 P j)是第 j交换列在未交换前的列编号, 表 1为列间交织图样表

列间交换图样 <P(0),P(1), ...,P(C-1) >

, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14

1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23

31 >

经过列交织之后的矩阵如下:

^ (Ο) p(2) p(c-i)

yp(o)+c yp{\)+c yp(2)+c y P(0)+(R-\)xC yp( )+(R- )xC y P(2)+ R-\)xC p(C-l)+(R-l)xC

V (!) ，，('■) ，，('■)

将以上的矩阵按列读出，得到输出序列 i 2 ' ¾-i , 其中 ^v。对应于

^(0) , ^νί对应于 ¾。)₊c , f_n =(RxC)。子交织器 2

现有子交织器 2是子交织 1经过 lbit偏移之后的结果。因此，从上面的分析易得出，子交织器 2的输出与输入的对应关系为：

+ Cx(k modR) + l mod Κ

第四步：比特收集；

定义一个循环緩冲区，大小为 ³^π , 然后按照下述方法将交织后的三个数据收集起来。

,(0)

k k = 0,l,...,K_n-l

,(1)

k = K_n,K_n+2,...,3xK_n-2

2 k = K_{n +} ,K_{n +}D K_n 1 第五步：计算速率匹配后输出比特序列的长度；

这一步计算需要用到四个参数，分别为：

1 ) G——所有码块速率匹配之后输出的比特数之和，即一个传输块所能传输的比特数；

2) M——调制方式，为 QPSK, 16QAM或 64QAM;

3 ) C——码块个数；

4) r ——当前码块的索引，编号为 0,...,C-1。

速率匹配后输出序列长度的计算如下：

G' =G/Q_m

^Y=G' modC, E的计算如下：

ifr≤C

E = Q_n G IC

else

E = Q_n G'lC

end

第六步：数据的选择、删除；

起始位置^ ^二 ^² ^^²)

while (k < E)

^W(k₀+j)modK, ≠< NULL > h ― ^w(k₀+j)modK_t

k = k + \;

end

J二

end

< Nf/ >是对码块分割时添加的填充比特和交织时添加的哑元比特的统称。

现有实现方案都是按照 TS36.212中描述，先将系统位、校验 1和校验 2 分别交织存储于 3个存储器中，然后根据参数配置从系统位存储器中顺序读取数据，或从校验 1和校验 2存储器中交错读取数据，然后进行数据的裁剪。从上可以看出，现有技术中需要三个存储器，存储过程中需要区分所要存储的数据是系统位数据还是校验 1或校验 2的数据。而且现有技术每次需要判断存储器边界，需要做地址多路转换，即系统复杂，且功耗大。

发明内容

本发明所要解决的技术问题是，提供一种码速率匹配的串行处理方法、并行处理方法及装置，从而解决码速率匹配比特收集过程中的存储复杂性问题，以及提高系统的吞吐率。

为了解决上述问题，本发明公开了一种码速率匹配的串行处理方法，包括：

接收系统位数据流、校验 1数据流以及校验 2数据流，将所接收的系统位数据流中的系统位数据进行交织处理，緩存在存储器的第一緩存区中；将所接收的校验 1数据流和校验 2数据流中相对应的数据同时进行交织处理，并将同时经过交织处理的数据緩存在所述存储器的第二緩存区中；以及

从存储器中读取有效数据，实现速率匹配。

上述串行处理方法中，所接收的校验 1数据流和校验 2数据流中相对应的数据指：校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据对应，校验 1数据流中的最后一个数据与校验 2数据流中填充的空值对应，校验 2数据流中的第一个数据与校验 1数据流中填充的空值对应。

上述串行处理方法中，将所接收的校验 1数据流和校验 2数据流中相对应的数据同时进行交织处理的步骤包括：将校验 1数据流中的各数据按照接收顺序与对应的校验 2数据流中的数据同时进行交织处理，将验 1数据流中最后一个数据与其对应的空值同时进行交织处理，将校验 2数据流中的第一个数据与其对应的空值同时进行交织处理。上述串行处理方法中，从存储器中读取有效数据的步骤包括：根据设定的地址和输出数据长度，从存储器中顺序循环读取有效数据，其中，从存储器的第一緩存区中依次读取有效的系统位数据，从存储器的第二緩存区中依次读取有效的校验数据。

上述串行处理方法中，存储器为真双口存储器。

本发明还公开了一种码速率匹配的串行处理装置，包括控制模块、交织地址计算模块和打孔模块，其中：

控制模块设置为将所接收的系统数据流输入给交织地址计算模块进行交织处理，并緩存在第一緩存区中；以及将所接收的校验 1数据流和校验 2数据流中相对应的数据同时输入给交织地址计算模块进行交织处理，并緩存在第二緩存区中；

交织地址计算模块设置为根据控制模块的控制对系统位数据流中的系统位数据进行交织处理，对同时输入的校验 1数据流和校验 2数据流中相对应的数据进行交织处理；

打孔模块设置为从存储器读取有效数据，实现速率匹配。

上述串行处理装置中，所接收的校验 1数据流和校验 2数据流中相对应的数据指：校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据对应，校验 1数据流中的最后一个数据与所述校验 2数据流中填充的空值对应，校验 2数据流中的第一个数据与校验 1数据流中填充的空值对应。

上述串行处理装置中，控制模块还设置为将校验 1数据流中的各数据按照接收顺序与对应的校验 2数据同时输入给交织地址计算模块，将校验 1数据流中的最后一个数据与其对应的空值同时输入给交织地址计算模块，将校验 2数据流中的第一个数据与其对应的空值同时输入给所述交织地址计算模块。

上述串行处理装置中，打孔模块还设置为根据设定的地址和输出数据长度，从存储器中顺序循环读取有效数据，其中，从存储器的第一緩存区中依次读取有效的系统位数据，从存储器的第二緩存区中依次读取有效的校验数据。

上述串行处理装置中，存储器为真双口存储器。为了解决上述问题，本发明还公开了一种码速率匹配的并行处理方法，包括：

接收系统位数据流、校验 1数据流以及校验 2数据流，将系统位数据流中 N个系统位数据进行交织处理 ,并将 N个系统位数据并行緩存在用于存储系统位数据的存储器中，将校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理，并将 N个对应数据组并行緩存在用于存储校验数据的存储器中，其中， N与事先设定的并行度相等；

从用于存储系统位数据的存储器和用于存储校验数据的存储器中读取有效数据，实现速率匹配。

上述并行处理方法中，校验 1数据流和校验 2数据流中的对应数据组指：校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据构成对应数据组，校验 1数据流中的最后一个数据与校验 2数据流中填充的空值构成对应数据组，校验 2数据流中的第一个数据与校验 1数据流中填充的空值构成对应数据组。

上述并行处理方法中，将校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理的步骤包括：按照校验 1数据流各数据的接收顺序，将校验 1数据流中各数据分别与校验 2数据流中各数据构成对应数据组，并将所构成的所有对应数据组中的 N个对应数据组进行交织处理，直到处理完所有的对应数据组，其中，每个对应数据组作为一个数据进行交织处理。

上述并行处理方法中，从用于存储系统位数据的存储器和用于存储校验数据的存储器中读取有效数据的步骤包括：

根据设定的地址和输出数据长度，从用于存储系统位数据的存储器中并行读取有效的系统位数据，从用于存储校验数据的存储器中并行读取有效的校验数据。

上述并行处理方法中，用于存储系统位数据的存储器为单口存储器时，用于存储系统位数据的存储器的数目与设定的并行度相等；用于存储系统位数据的存储器为双口存储器时，用于存储系统位数据的存储器的数目是设定的并行度的二分之一。

上述并行处理方法中，用于存储校验数据的存储器为单口存储器时，用于存储校验数据的存储器的数目与设定的并行度相等；用于存储校验数据的存储器为双口存储器时，用于存储校验数据的存储器的数目是设定的并行度的二分之一。

本发明还公开了一种码速率匹配的并行处理装置，包括控制模块、 N个交织地址计算模块和打孔模块， N与事先设定的并行度相等，其中：

控制模块设置为控制 N个交织地址计算模块对所接收的系统位数据流中的 N个系统位数据进行交织处理，并将经过交织处理的 N个系统位数据并行緩存在用于存储系统位数据的存储器中；以及控制 N个交织地址计算模块将所接收的校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理，并将经过交织处理的 N个对应数据组并行緩存在用于存储校验数据的存储器中；

交织地址计算模块设置为根据控制模块的控制对系统位数据进行交织处理，对校验 1数据流和校验 2数据流中的对应数据组进行交织处理；

打孔模块设置为从用于存储系统位数据的存储器和用于存储校验数据的存储器中读取有效数据，实现速率匹配。

上述并行处理装置中，校验 1数据流和校验 2数据流中的对应数据组指：校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据构成对应数据组，校验 1数据流中的最后一个数据与校验 2数据流中填充的空值构成对应数据组，校验 2数据流中的第一个数据与校验 1数据流中填充的空值构成对应数据组。

上述并行处理装置中，控制模块还设置为按照校验 1数据流各数据的接收顺序，将校验 1数据流中各数据分别与校验 2数据流中各数据构成对应数据组，并将所构成的所有对应数据组中的 N个对应数据组输入给 N个交织地址计算模块进行交织处理，直到处理完所有的对应数据组；

交织地址计算模块还设置为将控制模块输入的每个对应数据组作为一个数据进行交织处理。

打孔模块还设置为从用于存储系统位数据的存储器中并行读取有效的系统位数据，从用于存储校验数据的存储器中并行读取有效的校验数据。

上述并行处理装置中，用于存储系统位数据的存储器为单口存储器时，用于存储系统位数据的存储器的数目与设定的并行度相等；用于存储系统位数据的存储器为双口存储器时，用于存储系统位数据的存储器的数目是设定的并行度的二分之一。

上述并行处理装置中，用于存储校验数据的存储器为单口存储器时，用于存储校验数据的存储器的数目与设定的并行度相等；用于存储校验数据的存储器为双口存储器时，用于存储校验数据的存储器的数目是设定的并行度的二分之一。

与现有码速率匹配方案相比，本发明技术方案在存储校验 1数据流和校验 2数据流时就实现了交错存储，从而简化了存储结构，降低了系统复杂度。

此外，根据本发明技术方案的码速率匹配的串行处理，将系统位数据和校验数据统一存储，这样，并行读出数据非常容易，便于实现并行打孔，提高了速率匹配处理速率，而且由于本方案减少了存储接口，从而简化了硬件实现步骤，节省了功耗和面积，降低了成本；根据本发明技术方案的码速率匹配的并行处理，提高了系统处理能力。

附图概述

图 1 是现有技术中码速率匹配的原理框图；

图 2 是本发明中所提供的码速率匹配的串行处理装置的结构示意图；图 3是本发明中所提供的码速率匹配的处理装置中交织地址计算模块的框图；

图 4是图 2所示装置实现码速率匹配的流程图；

图 5是本发明中所提供的码速率匹配的并行处理装置的结构示意图；图 6是图 5所示装置实现码速率匹配的流程图。

本发明的较佳实施方式

本发明的主要构思是，现有速率匹配技术中，系统位数据流和校验 1数据流的交织地址产生方式相同，如公式 1所示，而校验 2数据流的交织地址产生公式，如公式 2所示：

+ ^subblock ^X Ψ R subblock mod ,

公式（ 1 )

+ C。_ct x 公式（2 )

比较这两个交织公式，可以看出公式（2 ) 比公式（1 )在输入数据矩阵中右偏一个位置，因此，本发明考虑将校验 2数据流的输入数据左移一个位置（即将校验 2数据流中第 1个数据移入最后一个位置），这样，校验 2数据流的交织地址产生方式与系统位数据流和校验 1数据流的交织地址产生方式就完全相同，这样，就可以共用一个交织地址产生器件。而且，每次校验 1数据和校验 2数据的交织地址完全相同，就可以在存储过程中实现校验 1 和校验 2的交错存储，读取数据时，只需要依次读取校验数据即可。

下面结合附图及具体实施例对本发明技术方案作进一步详细说明。

首先，针具有较小吞吐量的系统，本发明提供了一种用于码速率匹配的串行处理装置，如图 2所示，至少包括交织地址计算模块、存储模块、打孔模块和控制模块。下面介绍各模块的功能。

控制模块，主要用于控制交织地址计算模块、存储模块以及打孔模块的工作状态，其中，控制模块控制交织地址计算模块对输入的系统位数据流进行交织处理，并将交织处理后的系统位数据存储到存储器中用于存储系统位数据的緩冲区中；控制模块将校验 1数据流与校验 2数据流中相对应的数据同时输入给交织地址计算模块，控制交织地址计算模块对同时收到的相对应的数据同时进行交织处理，并将同时经过交织处理的校验 1数据流中的各数据和与其对应的校验 2 数据流中的各数据按照交织地址计算模块生成的地址，存储到存储器中用于存储校验数据的緩冲区中，其中，同时进行交织处理的相对应的两个数据按照校验 1数据在前，校验 2数据在后的顺序作为一个数据存储到用于存储校验数据的緩冲区中。最后，控制模块可以控制打孔模块，从存储器中并行读取有效数据。

上述校验 1数据流与校验 2数据流中相对应的数据指：

校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个校验数据至最后一个数据一一对应，校验 1数据流中的最后一个数据与校验 2数据流中所填充的 NULL对应，校验 2数据流中的第一个数据与校验 1数据流中所填充的 NULL相应。

在本实施例中，控制模块可以在接收校验 1数据流和校验 2数据流后，先緩存校验 2数据流中的第一个数据，而将所接收的校验 1数据流中的第一个数据，和与该数据对应的校验 2数据流中的第二个数据，同时输入给交织地址计算模块进行交织处理，依次类推，将校验 1数据流中的第二个数据至倒数第二个数据与其对应的校验 2数据流中的第三个数据至最后一个数据均同时输入给交织地址计算模块，其中，按照校验 1数据流中各数据的接收顺序将这些一一对应的数据依次输入给交织地址计算模块，然后，控制模块将校验 1 数据流中的最后一个数据与其对应的校验 2 数据流中的所填充的 NULL同时输入给交织地址计算模块，再将所緩存的校验 2数据流中的第一个数据与其对应的校验 1数据流中的所填充的 NULL同时输入给交织地址计算模块，校验 1数据流和校验 2数据流中所填充的 NULL是指，接收完数据后，填充的 NULL。

交织地址计算模块，其主要用于对控制模块输入的数据进行交织地址的计算，其中，交织地址计算模块将控制模块输入的校验 1数据流和校验 2数据流中的对应数据组作为一个数据进行交织处理；

具体地，交织地址计算模块，如图 3所示，可以根据每个输入数据对应的行列信息，首先将列号按照协议交织变换表进行变换，再将列交织变换后的结果与矩阵的行总数相乘，最后将列交织变换后的结果与矩阵的行总数相乘的结果与数据所在行数相加就得到交织地址。存储模块，主要根据交织地址将数据进行存储，本实施例中存储模块釆用真双口的 RAM, 其中，系统位数据存储在 RAM的低地址部分，且系统位数据写入位宽为 2位，校验 1和校验 2数据当作一个数据进行存储，存储数据位宽为 4位。这样相当于一步完成了数据交织和软 buffer的生成；

打孔模块，主要用于根据起始参数，结束参数，取出个数参数配置，从存储器中读出数据，判断读出数据是否为无效数据，如果是则去掉无效数据，如果不是则输出，当读到结束参数位置时还没有取够数据，那么从存储器的第一个位置继续读取，直到取够需要的数据。

下面介绍上述码速率匹配的串行处理装置实现码速率匹配的串行处理的具体过程，该过程如图 4所示，包括以下步骤：

步骤 401 : 码速率匹配的串行装置接收系统位数据流、校验 1数据流和校验 2数据流，按照交织公式对系统位数据流进行交织处理，按照交织公式对校验 1数据流与校验 2数据流中相对应的数据同时进行交织处理；

该步骤中，校验 1数据流与校验 2数据流中相对应的数据指：校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个校验数据至最后一个数据一一对应，校验 1数据流中的最后一个数据与校验 2数据流中所填充的 NULL对应，校验 2数据流中的第一个数据与校验 1数据流中所填充的 NULL相应。

在本实施例中，可以将接收的校验 1数据流和校验 2数据流分别进行緩冲再处理，即为校验 1数据流分配緩冲器 1和緩冲器 2,为校验 2数据流分配一个暂存器和緩冲器 1 , 所接收的校验 1数据先进入緩冲器 1然后进入緩冲器 2, 所接收的校验 2数据流的第一个数据暂存在暂存器，所接收的校验 2 数据流的第二个数据开始均进入緩冲器 1 , 这样，校验 1数据流的緩冲器 2 中的数据与校验 2数据流的緩冲器 1中的数据即为对应数据，将对应的数据同时按照交织公式进行交织处理即可，当校验 2数据流的緩冲器 1中不再緩存有数据（即校验 2数据流的所有数据均接收完成）时，开始为校验 2数据流填充设定数目的 NULL, 此时，校验 1数据流的緩冲器 1 中的数据 (即所接收的校验 1数据流中的最后一个数据 )与校验 2数据流中所填充的 NULL 对应，将这对应的数据同时按照交织公式进行交织处理即可，当校验 1数据流的最后一个数据与其对应的 NULL进行了交织处理后，开始为校验 1数据流填充设定数目的 NULL, 当校验 1数据流中所填充的 NULL的个数达到设定值（即填充最后一个 NULL ) 时，暂存在暂存器中的数据（即所接收的校验 2数据流中的第一个数据）与校验 1数据流中所填充的 NULL对应，将这对应的数据同时按照交织公式进行交织处理。

步骤 402: 码速率匹配的串行装置将交织处理后的系统位数据存储在存储器的前 R * 32个位置（也可以称为存储器的第一緩冲区，专用于存储系统数据 ) 中，将交织处理后的校验 1数据流和校验 2数据流作为一个数据存储在存储器中用于存储系统位数据的 R * 32个位置之后的位置 (即在同一存储器中存储校验数据时，存储地址需要加上偏移地址 R— sub*32, 而用于存储校验数据的这一部分緩冲区也可以称为存储器的第二緩冲区）；

该步骤中，码速率匹配的串行装置将交织处理后的校验 1数据流和校验 2数据流作为一个数据存储在存储器的第二緩冲区指，码速率匹配的串行装置将同时经过交织处理后的校验 1数据流和校验 2数据流中相对应的数据作为一个数据存储到第二緩冲区，其中经过交织处理的相对应的数据按照校验 1数据在前，校验 2数据在后的顺序作为一个数据存储到第二緩冲区中。

步骤 403: 码速率匹配的串行装置根据参数取出数据判断并进行裁剪。该步骤中，码速率匹配的串行装置根据系统要求的起始位置和输出数据长度，从存储器中读取数据，如果读取的是 NULL, 则不输出，并对输出数据个数不进行计数，当读取的是不为 NULL, 则输出数据，并对输出数据个数计数。当数据取到软 buffer末尾 NCB位置时还没有取足够数据时，那么将从软 buffer开始位置继续取数据，直到取出要求的数据值为止。

从上述实施例可以看出，本发明技术方案解决了码速率匹配比特收集过程中的存储复杂性问题，有利于后续比特裁剪处理，降低了系统复杂度，节省了芯片面积和功耗，使系统位、校验 1和校验 2统一处理公用交织产生装置，节省了 1个交织地址产生器，节省了速率匹配装置的面积和功耗。其次，针对具有较大吞吐量的系统，本发明还提供了一种用于码速率匹配的并行处理装置，如图 5所示，至少包括并行的 N个交织地址计算模块、用于存储系统位数据的存储模块、用于存储校验数据的存储模块、打孔模块和控制模块。其中， N与事先设定的并行度相等。下面介绍各模块功能。

控制模块，其主要用于控制交织地址计算模块、用于存储系统位数据的存储模块、用于存储校验数据的存储模块以及打孔模块的工作状态，其中，控制模块，将所接收的系统位数据流中的 N个数据（本实施例中， N个数据即为图 5中所示的系统位数据流 0、 1、 2和 3 ) 同时输入到并行的 N个交织地址计算模块，控制并行的 N个交织地址计算模块同时对输入的系统位数据进行交织处理 (即控制交织地址计算模块为输入的系统位数据生成地址），控制模块还控制同时经过交织处理的 N个系统位数据按照各自的交织地址计算模块生成的地址，并行存储到用于存储系统位数据的存储器中；以及用于将所接收的校验 1数据流和校验 2数据流中的 N个对应数据组同时输入到并行的 N个交织地址计算模块，控制并行的 N个交织地址计算模块同时对输入的对应数据组进行交织处理（即控制交织地址计算模块为输入的系统位数据生成地址），并将同时进行交织处理的 N个对应数据组并行存储到用于存储校验数据的存储器中，其中，同时进行交织处理的每个对应数据组按照校验 1数据在前，校验 2数据在后的顺序作为一个数据进行存储。最后，控制模块可以控制打孔模块，从存储模块中读取有效数据。

上述校验 1数据流与校验 2数据流中相对应的数据指：

校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据构成对应数据组，校验 1数据流中的最后一个数据与校验 2数据流中填充的空值构成对应数据组，校验 2数据流中的第一个数据与校验 1数据流中填充的 NULL构成对应数据组。

具体地，交织地址计算模块，如图 3所示，可以根据每个输入数据对应的行列信息，首先将列号按照协议交织变换表进行变换，再将列交织变换后的结果与矩阵的行总数相乘，最后将列交织变换后的结果与矩阵的行总数相乘的结果与数据所在行数相加就得到交织地址。

在本实施例中，根据并行度需要至少设置与并行度 N相同的交织地址计算模块，分别计算并行输入的每个数据的交织地址，其中，并行度指，图 1 中每次并行输入到交织地址计算模块的数据个数。

用于存储系统位数据的存储模块，其主要用于根据控制模块的控制存储系统位数据，当该存储模块釆用单口存储器时，用于存储系统位数据的单口存储器的数目与设定的并行度相同，当该存储模块釆用真双口存储器时，用于存储系统位数据的真双口存储器的数目是设定的并行度的二分之一；

用于存储校验数据的存储模块，其主要用于根据控制模块的控制存储系统位数据，当该存储模块釆用单口存储器时，用于存储校验数据的单口存储器的数目与设定的并行度相同，当该存储模块釆用真双口存储器时，真双口存储器的数目是设定的并行度的二分之一。

打孔模块，其主要用于根据起始参数，结束参数，取出个数参数配置，从存储器中读出数据，判断读出数据是否为无效数据，如果是则去掉无效数据，如果不是则输出，当读到结束参数位置时还没有取够数据，那么从存储器的第一个位置继续读取，直到取够需要的数据；

在其他实施例中，上述系统还可以有 2N个并行的交织地址计算模块，此时， N个交织地址计算模块专用于并行处理输入的 N个系统位数据，另外 N个交织地址计算模块专用于并行处理输入的 N个对应数据组。

下面以设定的并行度为 4举例说明，上述装置所实现码速率匹配并行处理的具体过程，如图 6所示，包括以下步骤：

步骤 601 : 码速率匹配的并行处理装置并行接收系统位数据流，校验 1 数据流以及校验 2数据流后，对所接收的系统位数据流中的 N个系统位数据同时进行交织处理，将所接收的校验 1数据流和校验 2数据流中的 N个对应数据组同时进行交织处理；

该步骤中，校验 1数据流和校验 2数据流中的对应数据组指，校验 1数据流中的第一个数据至倒数第二个数据分别与校验 2数据流中第二个数据至最后一个数据构成对应数据组，校验 1数据流中的最后一个数据与校验 2数据流中填充的空值构成对应数据组，校验 2数据流中的第一个数据与校验 1 数据流中填充的空值构成对应数据组；其中，可以将每个对应数据组作为一个数据进行交织处理。

在本实施例中，可以将接收输入的校验 1数据流和校验 2数据流分别緩冲，即为校验 1数据流分配緩冲器 1和緩冲器 2,为校验 2数据流分配暂存器和緩冲器 1 , 所接收的校验 1数据先进入緩冲器 1然后进入緩冲器 2, 所接收的校验 2数据流的第一个数据暂存在暂存器，所接收的校验 2数据流的第二个数据开始均进入緩冲器 1 , 这样，校验 1数据流的緩冲器 2中的数据与校验 2数据流的緩冲器 1中的数据即为对应数据，将对应的数据同时按照交织公式进行交织处理即可，当校验 2数据流的緩冲器 1中不再緩存有数据（即校验 2数据流的所有数据均接收完成）时，开始为校验 2数据流填充设定数目的 NULL, 这样，校验 1数据流的緩冲器 1 中的数据 (即所接收的校验 1 数据流中的最后一个数据 ) 即与校验 2数据流中所填充的 NULL构成对应数据组，当校验 1数据流的最后一个数据与校验 2数据流中填充的 NULL构成对应数据组后，开始为校验 1数据流填充设定数目的 NULL, 此时，当校验 1 数据流中所填充的 NULL的个数达到设定值（即填充最后一个 NULL ) 时，暂存在暂存器中的数据（即所接收的校验 2数据流中的第一个数据）即与校验 1数据流中所填充的 NULL构成对应数据组，将所构成的所有对应数据组中的 N个对应数据组同时按照交织公式进行交织处理，直到处理完所有的对应数据组即可，其中，对每个对应数据组进行交织处理时，可以将这个对应数据组看作为一个数据进行处理。

步骤 602: 码速率匹配的并行处理装置按照设定的并行度 N将交织处理后的系统位数据流的 N个系统位数据并行存储在用于存储系统位数据的存储器中，将交织处理后的校验 1和校验 2数据流中的 N个对应数据组并行存储在用于存储校验位数据的存储器中，其中，用于存储系统位数据的存储器是一个数据位宽的存储器，用于存储校验位数据的存储器是两个数据位宽的存储器；本实施例中，根据协议中交织函数规律，以并行度为 4说明：将协议中交织函数变换为以下 4 X 8矩阵形式

0, 16, 8, 24, 4, 20, 12, 28,

2, 18, 10, 26, 6, 22, 14, 30,

1, 17, 9, 25, 5, 21, 13, 29,

3, 19, 11, 27, 7, 23, 15, 31

由于并行度为 4, 故同时来四个数据时由于速率匹配中添加的 NULL个数为 4的整数倍，因此必然从交织矩阵第一行开始，第二个数据在第三行，第三个数据在第二行，最后一个数据在第四行，以此类推，那么可以将数据分别存储在四个存储器中，而每个存储器中存储放 8列数据，具体地，先根据并行度写出存储图样，再根据并行度需求将连续的列号按照表 1 中提供的列交织方式放在不同的存储器中，其中每个存储器存储连续列号的一列。

步骤 603 : 码速率匹配的并行处理装置从用于存储系统位数据的存储器中依次读取系统数据，从用于存储校验位数据的存储器中依次读取校验位数据，并进行裁剪。

当然，用于存储系统位数据的存储器也可以釆用真双口存储器，此时，真双口存储器的数目是设定的并行度的二分之一。并且，由于每个数据的交织地址不同，因此在真双口存储器内也不会产生地址冲突。

在其他应用场景中，设定的并行度可以是 2到 32位的任一值，当并行度为 2时，码速率匹配的并行处理装置所确定的存储图样如下：

0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30,

1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31

当并行度为 3时，码速率匹配的并行处理装置所确定的存储图样如下： 0, 16, 8, 24, 4, 20, 12, 28,

2, 18, 10, 26, 6, 22, 14, 30,

1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31 从上述实施例可以看出，本发明技术方案将输入数据按照需求的并行度统一存储，从而增加了系统吞吐率。同时，本发明技术方案在存储校验 1和校验 2时就实现了交错存储，从而简化了存储结构，降低了系统复杂度。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

工业实用性

Claims

权利要求书

1、一种码速率匹配的串行处理方法，包括：

从所述存储器中读取有效数据，实现速率匹配。

2、如权利要求 1所述的方法，其中，

所接收的校验 1数据流和校验 2数据流中相对应的数据指：

所述校验 1数据流中的第一个数据至倒数第二个数据分别与所述校验 2 数据流中第二个数据至最后一个数据对应，所述校验 1数据流中的最后一个数据与所述校验 2数据流中填充的空值对应，所述校验 2数据流中的第一个数据与所述校验 1数据流中填充的空值对应。

3、如权利要求 1或 2所述的方法，其中，

将所接收的校验 1数据流和校验 2数据流中相对应的数据同时进行交织处理的步骤包括：

将所述校验 1数据流中的各数据按照接收顺序与对应的所述校验 2数据流中的数据同时进行交织处理，将所述校验 1数据流中最后一个数据与其对应的空值同时进行交织处理，将所述校验 2数据流中的第一个数据与其对应的空值同时进行交织处理。

4、如权利要求 3所述的方法，其中，

从所述存储器中读取有效数据的步骤包括：

根据设定的地址和输出数据长度，从所述存储器中顺序循环读取有效数据，其中，从所述存储器的第一緩存区中依次读取有效的系统位数据，从所述存储器的第二緩存区中依次读取有效的校验数据。

5、如权利要求 4所述的方法，其中，

所述存储器为真双口存储器。

6、一种码速率匹配的串行处理装置，包括控制模块、交织地址计算模块和打孔模块，其中：所述控制模块设置为将所接收的系统数据流输入给所述交织地址计算模块进行交织处理，并緩存在第一緩存区中；以及将所接收的校验 1 数据流和校验 2数据流中相对应的数据同时输入给所述交织地址计算模块进行交织处理，并緩存在第二緩存区中；

所述交织地址计算模块设置为根据所述控制模块的控制对系统位数据流中的系统位数据进行交织处理，对同时输入的校验 1数据流和校验 2数据流中相对应的数据进行交织处理；

所述打孔模块设置为从存储器读取有效数据，实现速率匹配。

7、如权利要求 6所述的装置，其中，

所接收的校验 1数据流和校验 2数据流中相对应的数据指：

8、如权利要求 6或 7所述的装置，其中，

所述控制模块还设置为将所述校验 1数据流中的各数据按照接收顺序与对应的所述校验 2数据同时输入给所述交织地址计算模块，将所述校验 1数据流中的最后一个数据与其对应的空值同时输入给所述交织地址计算模块，将所述校验 2数据流中的第一个数据与其对应的空值同时输入给所述交织地址计算模块。

9、如权利要求 8所述的装置，其中，

所述打孔模块还设置为根据设定的地址和输出数据长度，从所述存储器中顺序循环读取有效数据，其中，从所述存储器的第一緩存区中依次读取有效的系统位数据，从所述存储器的第二緩存区中依次读取有效的校验数据。

10、如权利要求 9所述的装置，其中，

所述存储器为真双口存储器。

11、一种码速率匹配的并行处理方法，包括：

接收系统位数据流、校验 1数据流以及校验 2数据流，将所接收的系统位数据流中 N个系统位数据进行交织处理，并将所述 N个系统位数据并行緩存在用于存储系统位数据的存储器中，将所述校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理，并将所述 N个对应数据组并行緩存在用于存储校验数据的存储器中，其中， N与事先设定的并行度相等；

从所述用于存储系统位数据的存储器和所述用于存储校验数据的存储器中读取有效数据，实现速率匹配。

12、如权利要求 11所述的方法，其中，

所述校验 1数据流和校验 2数据流中的对应数据组指：

所述校验 1数据流中的第一个数据至倒数第二个数据分别与所述校验 2 数据流中第二个数据至最后一个数据构成对应数据组，所述校验 1数据流中的最后一个数据与所述校验 2数据流中填充的空值构成对应数据组，所述校验 2数据流中的第一个数据与所述校验 1数据流中填充的空值构成对应数据组。

13、如权利要求 11或 12所述的方法，其中，

将所述校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理的步骤包括：

按照所述校验 1数据流各数据的接收顺序，将所述校验 1数据流中各数据分别与所述校验 2数据流中各数据构成对应数据组，并将所构成的所有对应数据组中的 N个对应数据组进行交织处理，直到处理完所有的对应数据组，其中，每个对应数据组作为一个数据进行交织处理。

14、如权利要求 13所述的方法，其中，

从所述用于存储系统位数据的存储器和所述用于存储校验数据的存储器中读取有效数据的步骤包括：

根据设定的地址和输出数据长度，从所述用于存储系统位数据的存储器中并行读取有效的系统位数据，从所述用于存储校验数据的存储器中并行读取有效的校验数据。

15、如权利要求 14所述的方法，其中，

所述用于存储系统位数据的存储器为单口存储器时，用于存储系统位数据的存储器的数目与设定的并行度相等；

所述用于存储系统位数据的存储器为双口存储器时，用于存储系统位数据的存储器的数目是设定的并行度的二分之一。

16、如权利要求 14所述的方法，其中，

所述用于存储校验数据的存储器为单口存储器时，用于存储校验数据的存储器的数目与设定的并行度相等；

所述用于存储校验数据的存储器为双口存储器时，用于存储校验数据的存储器的数目是设定的并行度的二分之一。

17、一种码速率匹配的并行处理装置，包括控制模块、 N个交织地址计算模块和打孔模块， N与事先设定的并行度相等；其中

所述控制模块设置为控制所述 N个交织地址计算模块对所接收的系统位数据流中的 N个系统位数据进行交织处理，并将经过交织处理的 N个系统位数据并行緩存在用于存储系统位数据的存储器中；以及控制所述 N个交织地址计算模块将所接收的校验 1数据流和校验 2数据流中 N个对应数据组进行交织处理，并将经过交织处理的 N个对应数据组并行緩存在用于存储校验数据的存储器中；

所述交织地址计算模块设置为根据所述控制模块的控制对系统位数据进行交织处理，对所述校验 1数据流和校验 2数据流中的对应数据组进行交织处理；

所述打孔模块设置为从所述用于存储系统位数据的存储器和用于存储校验数据的存储器中读取有效数据，实现速率匹配。

18、如权利要求 17所述的装置，其中，

所述校验 1数据流和校验 2数据流中的对应数据组指：

19、如权利要求 17或 18所述的装置，其中，

所述控制模块还设置为按照所述校验 1数据流中各数据的接收顺序，将所述校验 1数据流中各数据分别与所述校验 2数据流中各数据构成对应数据组 ,并将所构成的所有对应数据组中的 N个对应数据组输入给所述 N个交织地址计算模块进行交织处理，直到处理完所有的对应数据组；

所述交织地址计算模块还设置为将所述控制模块输入的每个对应数据组作为一个数据进行交织处理。

20、如权利要求 19所述的的装置，其中，

所述打孔模块还设置为从所述用于存储系统位数据的存储器中并行读取有效的系统位数据，从所述用于存储校验数据的存储器中并行读取有效的校验数据。

21、如权利要求 20所述的装置，其中，

22、如权利要求 20所述的装置，其中，