CN102769506B - 一种解速率匹配的解交织方法和装置 - Google Patents

一种解速率匹配的解交织方法和装置 Download PDF

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Abstract

本发明公开了一种解速率匹配的解交织方法和装置，该方法包括：A、数据缓存FIFO缓存码块数据；B、码块参数解析单元读取并解析码块数据的包头数据，得到码块参数；C、数据存储地址计算单元根据码块参数计算得到数据缓存FIFO输出的码元数据的存储地址；D、码元数据存储RAM根据码元数据的存储地址将码元数据存储至相应位置。本发明通过解析交织的码块数据的包头数据得到码块数据的码块参数指示信号，并根据Turbo码和卷积码交织矩阵的特点快速简单的实现了Turbo码和卷积码的通用解交织，节省了系统逻辑资源和RAM资源的开销。

Description

一种解速率匹配的解交织方法和装置
技术领域
本发明涉及通信领域的第三代移动通信LTE(LongTermEvolution，长期演进系统)解速率匹配技术，特别涉及一种解速率匹配的解交织方法和装置。
背景技术
在移动通信的下行链路中，接收端需要对接收的数据进行解速率匹配，而解交织可以看成是解速率匹配过程中的一个子过程，在目前的LTE系统中，解速率匹配过程中的解交织主要包括对Turbo编码和卷积码的处理，这两种编码方式的解交织过程从思想上完全相同，区别只在于交织形式及处理过程的复杂性上的差异。
Turbo编码的交织过程如下：
步骤1，指定一个矩阵，令此矩阵的列数为固定值C＝32；
步骤2，计算此矩阵的行数R，使D＜＝R*C，其中D为每一路数据的原始码元个数；
步骤3，如果R*C大于D，则需要在矩阵中添加ND个哑元数据Yk＝0，其中，k＝0，1，…，ND-1，ND＝(R*C-D)，然后将哑元数据和码元按照先哑元后码元的顺序以行为单位写入矩阵；
步骤4，对于系统信息以及第一路校验信息按照协议规定的方式进行列交换，如表1所示；
步骤5，将交换后得到的矩阵以列为单位读出。
至此，系统信息以及第一路校验信息的交织过程完成，第二路的校验信息较前两路的操作稍显复杂，但仅是在上述变换的基础上做了些许改动，思想完全一致，而卷积码与Turbo编码交织过程的差别仅在于交织矩阵列变换的形式不一。
解交织是交织的逆过程，传统的解交织过程是在代码中定义一个ROM，在此ROM中存储交织矩阵的对应关系，然后定义相应的数据存储RAM，根据ROM中交织矩阵的对应关系进行复杂的乘加运算得到数据的存储地址，然后控制相应的读写顺序从而完成解交织过程。这样做存在以下几个缺点：
1、需要定义交织矩阵对应关系存储ROM；
2、数据存储地址计算比较复杂；
3、如果要完成卷积码与Turbo码的解交织或交织，需要编写功能近似的两组代码，从而会增加系统逻辑资源及RAM资源的开销；
发明内容
本发明的目的在于提供一种解速率匹配的解交织方法和装置，用于解决Turbo码和卷积码的通用解交织问题。
根据本发明的一个方面，提供了一种解速率匹配的解交织方法，包括以下步骤：
A、数据缓存FIFO缓存码块数据；
B、码块参数解析单元读取并解析码块数据的包头数据，得到码块参数；
C、数据存储地址计算单元根据码块参数计算得到数据缓存FIFO输出的码元数据的存储地址；
D、码元数据存储RAM根据码元数据的存储地址将码元数据存储至相应位置。
优选的，在步骤C和步骤D之间，还包括：
FIFO数据读取控制单元根据码块数据控制数据缓存FIFO输出的码元数据。
优选的，在步骤D之后，还包括：
RAM数据读取控制单元顺序读取码元数据存储RAM中的码元。
优选的，码块参数解析单元解析包头数据得到包括码块大小和编码格式的码块参数和码块数据的行数和哑元个数。
优选的，在步骤A之前，还包括：
建立包括三个数据缓存FIFO的数据缓存FIFO组，分别存储交织后的系统信息、第一路校验信息和第二路校验信息；
建立两路分别包括三个码元数据存储RAM的码元数据存储RAM组，三个码元数据存储RAM分别存储解交织后的系统信息、第一路校验信息和第二路校验信息，两路码元数据存储RAM组进行乒乓操作。
根据本发明的一个方面，提供了一种解速率匹配的解交织装置，包括：
数据缓存FIFO，用于缓存码块数据；
码块参数解析单元，用于读取并解析码块数据的包头数据，得到码块参数；
数据存储地址计算单元，用于根据码块参数计算得到数据缓存FIFO输出的码元数据的存储地址；以及
码元数据存储RAM，用于根据码元数据的存储地址将码元数据存储至相应位置。
优选的，装置还包括：
FIFO数据读取控制单元，用于根据码块数据控制数据缓存FIFO输出的哑元数据。
优选的，装置还包括：
RAM数据读取控制单元，用于顺序读取码元数据存储RAM中的码元。
优选的，码块参数解析单元解析包头数据得到包括码块大小和编码格式的码块参数和码块数据的行数和码元个数。
优选的，建立包括三个数据缓存FIFO的数据缓存FIFO组，分别存储交织后的系统信息、第一路校验信息和第二路校验信息；建立两路分别包括三个码元数据存储RAM的码元数据存储RAM组，三个码元数据存储RAM分别存储解交织后的系统信息、第一路校验信息和第二路校验信息，两路码元数据存储RAM组进行乒乓操作。
与现有技术相比较，本发明的有益效果在于：本发明通过解析交织的码块数据的包头数据得到码块数据的码块参数指示信号，并根据Turbo码和卷积码交织矩阵的特点快速简单的实现了Turbo码和卷积码的通用解交织，节省了系统逻辑资源和RAM资源的开销。
附图说明
图1是本发明提供的解速率匹配的解交织方法的流程示意图；
图2是本发明提供的解速率匹配的解交织装置框图；
图3是本发明提供的解速率匹配的解交织方法的基本处理流程图。
具体实施方式
以下结合附图对本发明的优选实施例进行详细说明，应当理解，以下所说明的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1显示了本发明提供的解速率匹配的解交织方法的流程示意，如图1所示：
步骤S101，数据缓存FIFO缓存码块数据。可以建立包括三个数据缓存FIFO的数据缓存FIFO组，分别存储交织后的系统信息、第一路校验信息和第二路校验信息。
步骤S102，码块参数解析单元读取并解析码块数据的包头数据，得到码块参数。码块参数包括码块大小和编码方式，同时，码块参数解析单元根据解析出的码块参数计算得到码块数据的行数和哑元个数，码块数据即为交织矩阵。
步骤S103，数据存储地址计算单元根据码块参数计算得到数据缓存FIFO输出的码元数据的存储地址。FIFO数据读取控制单元根据码块参数的码块大小控制数据缓存FIFO输出的码元数据。
步骤S104，码元数据存储RAM根据码元数据的存储地址将码元数据存储至相应位置。可以建立包括三个码元数据存储RAM的码元数据存储RAM组，分别存储解交织后的系统信息、第一路校验信息和第二路校验信息。
RAM数据读取控制单元顺序读取所述码元数据存储RAM中的码元，完成解交织过程。
图2显示了本发明提供的解速率匹配的解交织方法的装置框，如图2所示，包括数据缓存FIFO组、码块参数解析单元、FIFO数据读取控制单元、数据存储地址计算单元、码元数据存储RAM组和RAM数据读取控制单元。
数据缓存FIFO组包括三个数据缓存FIFO，分别为数据缓存FIFO1、数据缓存FIFO2和数据缓存FIFO3，分别存储交织后的系统信息、第一路校验信息和第二路校验信息用于缓存码块数据。
码块参数解析单元读取并解析数据缓存FIFO发送的码块数据的包头数据，得到包括码块大小和编码格式的码块参数和码块数据的行数和码元个数。
FIFO数据读取控制单元根据码块参数的码块大小计算得到控制数据缓存FIFO输出的码元数据。
数据存储地址计算单元根据码块参数计算得到数据缓存FIFO输出的码元数据的存储地址。
码元数据存储RAM组包括三个所述码元数据存储RAM，分别存储解交织后的系统信息、第一路校验信息和第二路校验信息。
RAM数据读取控制单元顺序读取码元数据存储RAM中的码元。
其中，采用两路码元数据存储RAM组乒乓工作，减少由于RAM读写带来的对系统处理时间的影响，以上为一个通路的解交织过程，可以采用多个通路共同进行解交织，减少系统处理延时。
图3显示了本发明提供的解速率匹配的解交织方法的基本处理流程，如图3所示：
步骤S301，判断数据缓存FIFO中是否已经有准备好的码块数据，如果已准备好，则执行步骤S302。
步骤S302，码块参数解析单元开始进行包头数据读取
步骤S303，码块参数解析单元从收到的包头数据中解析出相关参数，包括码块的大小，编码格式指示信息等，同时根据解析出的参数计算出交织矩阵的行数R以及哑元个数ND等一系列参数。
步骤S304，以列为单位从前级数据缓存FIFO中读取数据，并定义列变量Ccnt和行变量Rcnt，每读一个数据Rcnt值加1，每读完一列Ccnt值加1，每读完一列Rcnt值归0，以系统信息为例，由于每个码块数据的个数都不是32的倍数，因此在交织时为了填满一个32列的交织矩阵，必然会填写相应的哑比特，这样在解交织时当按列从前级数据缓存FIFO中读取数据时，每次读取的个数就会不一样，当所在列数CD小于哑元个数ND时需要读取R-1个数据，当所在列数CD大于等于哑元个数ND时需要读取R个数据，由于交织的问题，并不知道当前读取列的数据在交织前位于交织矩阵的第几列，协议只是告诉了我们一个简单的对应关系，但是这个对应关系存在着特殊的规律，对于PDSCH信道Ccnt的二进制数与CD是一个相反的关系，而对于PBCH及PDCCH信道Ccnt的二进制数顺序变反并将最低位取反则可得到对应的CD。
步骤305，根据相关参数计算每个数据对应的码元数据的存储地址，这一过程不需要特别复杂的运算，只需要将Rcnt乘以32并加上每一列对应的偏移地址就可以完成，而乘32只是一个简单的移位操作，偏移地址只需要在每次计算CD时更新即可。
步骤306，将码元数据及对应的地址对齐，写入到码元数据存储RAM中。
步骤S307，判断当前码块是否写入完毕，若是，则执行步骤S308，若否，则执行步骤S304。
重复步骤S302～步骤S307，完成一个码块数据三路数据的FIFO读取和RAM写入操作。
步骤S308，RAM数据读取控制单元顺序读取码元数据存储RAM中的码元，完成解交织过程。
重复步骤S301～步骤S308，完成下一个码块的相应读取操作，在完成下一码块FIFO数据读取和RAM写入操作的同时，后端数据读取控制模块从写入完毕的RAM中从地址零开始顺序读取数据，完成解交织过程，这样采用乒乓及流水的方式，减少解交织过程中RAM的读写操作对系统延时带来的影响；
下面通过两个实施例对图3的流程进行具体说明：
实施例一：
假定在一个UE系统中，完成PDCCH信道的解交织过程，实施步骤如下：
当前级FIFO中已经有准备好的码块数据时，开始进行包头数据读取，从中解析出相关参数，包括码块的大小，编码格式指示信息等，同时根据解析出的参数计算出交织矩阵的行数R以及哑元个数ND等一系列参数。
以列为单位从前级三路缓存FIFO中读取数据，并定义变量Ccnt及Rcnt，每读一个数据Rcnt值加1，每读完一列Rcnt值归0，每读完一列Ccnt值加1，通过对Ccnt的二进制数顺序变反并将最低位取反得到对应的CD，当所在列数CD小于哑元个数ND时需要读取R-1个数据，当所在列数CD大于等于哑元个数ND时需要读取R个数据。
计算每个数据对应的码元RAM存储地址，将Rcnt乘以32，即左移5位，并加上每一列对应的偏移地址就可以完成，偏移地址只在每次计算CD时更新。
将数据及对应的地址对齐，写入到码元数据存储RAM中；
实施例二：
假定在一个UE系统中，完成PDSCH信道的解交织过程，实施步骤如下：
当前级FIFO中已经有准备好的码块数据时，开始进行包头数据读取，从中解析出相关参数，包括码块的大小，编码格式指示信息等，同时根据解析出的参数计算出交织矩阵的行数R以及哑元个数ND等一系列参数。
以列为单位从前级三路缓存FIFO中读取数据，并定义变量Ccnt及Rcnt，每读一个数据Rcnt值加1，每读完一列Rcnt值归0，每读完一列Ccnt值加1，对于系统信息及第一路校验信息通过对Ccnt的二进制数顺序变反得到对应的CD，对于第二路校验信息通过对Ccnt的二进制数顺序变反加1得到对应的CD，当所在列数CD小于哑元个数ND时需要读取R-1个数据，当所在列数CD大于等于哑元个数ND时需要读取R个数据。
计算每个数据对应的码元RAM存储地址，将Rcnt乘以32，即左移5位，并加上每一列对应的偏移地址就可以完成，偏移地址只在每次计算CD时更新。
将数据及对应的地址对齐，写入到码元数据存储RAM中。
综上所述，本发明具有以下技术效果：实现了了对Turbo码和卷积码交织的通用处理，减少系统逻辑资源及RAM资源的开销。不需例化交织矩阵对应关系存储ROM，针对解交织过程的特点及两种编码格式交织矩阵的规律，采用简单的移位及低位宽加减完成解交织数据存储地址的计算，降低了整个处理过程的复杂度。采用并行及乒乓操作，减少由于RAM读写带来的对系统处理时间的影响，减少系统处理延时。
尽管上文对本发明进行了详细说明，但是本发明不限于此，本领域技术人员可以根据本发明的原理进行各种修改。因此，凡按照本发明原理所作的修改，都应当理解为落入本发明的保护范围。

Claims (10)

1.一种解速率匹配的解交织方法，其特征在于，包括以下步骤：
A、数据缓存FIFO存储器缓存码块数据；
B、码块参数解析单元读取并解析所述码块数据的包头数据，得到包括码块大小和编码格式指示信息的码块参数；
C、数据存储地址计算单元根据所述码块参数计算得到数据缓存FIFO存储器输出的码元数据的存储地址；以及
D、码元数据存储RAM根据所述码元数据的存储地址将所述码元数据存储至相应位置；
其中，所述码块数据即为交织矩阵。
2.根据权利要求1所述的方法，其特征在于，在所述步骤C和步骤D之间，还包括：
FIFO数据读取控制单元根据所述码块参数控制所述数据缓存FIFO存储器输出的码元数据。
3.根据权利要求2所述的方法，其特征在于，在所述步骤D之后，还包括：
RAM数据读取控制单元顺序读取所述码元数据存储RAM中的码元数据。
4.根据权利要求3所述的方法，其特征在于，所述码块参数解析单元解析所述包头数据得到包括码块大小和编码格式指示信息的码块参数，并根据解析出的码块参数计算码块数据的行数和哑元个数。
5.根据权利要求4所述的方法，其特征在于，在所述步骤A之前，还包括：
建立包括三个所述数据缓存FIFO存储器的数据缓存FIFO存储器组，分别存储交织后的系统信息、第一路校验信息和第二路校验信息；以及
建立两路分别包括三个所述码元数据存储RAM的码元数据存储RAM组，三个所述码元数据存储RAM分别存储解交织后的系统信息、第一路校验信息和第二路校验信息，两路码元数据存储RAM组进行乒乓操作。
6.一种解速率匹配的解交织装置，其特征在于，包括：
数据缓存FIFO存储器，用于缓存码块数据；
码块参数解析单元，用于读取并解析所述码块数据的包头数据，得到包括码块大小和编码格式指示信息的码块参数；
数据存储地址计算单元，用于根据所述码块参数计算得到数据缓存FIFO存储器输出的码元数据的存储地址；以及
码元数据存储RAM，用于根据所述码元数据的存储地址将所述码元数据存储至相应位置；
其中，所述码块数据即为交织矩阵。
7.根据权利要求6所述的装置，其特征在于，所述装置还包括：
FIFO数据读取控制单元，用于根据所述码块参数控制所述数据缓存FIFO存储器输出的码元数据。
8.根据权利要求7所述的装置，其特征在于，所述装置还包括：
RAM数据读取控制单元，用于顺序读取所述码元数据存储RAM中的码元数据。
9.根据权利要求8所述的装置，其特征在于，所述码块参数解析单元解析所述包头数据得到包括码块大小和编码格式指示信息的码块参数，并根据解析出的码块参数计算码块数据的行数和哑元个数。
10.根据权利要求9所述的装置，其特征在于，建立包括三个所述数据缓存FIFO存储器的数据缓存FIFO存储器组，分别存储交织后的系统信息、第一路校验信息和第二路校验信息；以及建立两路分别包括三个所述码元数据存储RAM的码元数据存储RAM组，三个所述码元数据存储RAM分别存储解交织后的系统信息、第一路校验信息和第二路校验信息，两路码元数据存储RAM组进行乒乓操作。
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