CN103873188B - 一种并行解速率匹配方法和装置 - Google Patents

Abstract

本发明提供一种并行解速率匹配方法和装置，所述方法包括：接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；确认并行进行解子块交织的第一路数；将一循环buffer划分为数量为所述第一路数且等大的RAM；根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或者解打孔；根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。本发明能够在不增加硬件资源的条件下提高解速率匹配的吞吐率，减少功耗。

Description

一种并行解速率匹配方法和装置

技术领域

本发明涉及移动通信领域，尤其涉及一种并行解速率匹配方法和装置。

背景技术

在移动通信系统中，为了提高信息传输的成功率，通常需要对信息进行编码处理。然而，编码器的输出与无线通信装置能够在信道上传输的比特数会有所不同，这些通常取决信道资源的分配、无线通信装置的属性或特征和无线通信环境等等。因此，可以通过速率匹配灵活地配置在无线通信信道中需要传输的比特数量，从而与无线通信装置能够在信道中传输的比特数量相匹配。

在LTE(Long Term Evolution，长期演进)系统中，采用的是循环缓冲速率匹配，基于循环缓冲区速率匹配的算法由3部分组成，如图1所示。包括比特交织、比特收集和比特裁剪（打孔和重复）3部分。为了提高传输的可靠性，LTE中还加入了各种技术，其中就包括HARQ，当差错严重，已超出译码器的纠错能力时，则让发端重发。

针对以上过程，在上行的接收端解速率匹配时，一般都有HARQ合并，解重复解打孔，解子块交织几个步骤。实现中在HARQ合并以及解重复解打孔过程中需要大容量的输入缓存RAM，在解子块交织过程中，需要解子块RAM，并且现有的解子块交织专利中采用串行或者3个子块3路并行的方案，由于在LTE以及后续的通信系统演进中传输的数据流量非常大，译码消耗的时间多，留给解速率匹配的处理时间非常短；在解子块交织过程中，对于大小为k的码块，对于系统比特S，校验1比特P1，校验2比特P2，按照目前广泛采用的3路并行计算的话需要k+4个时钟，消耗较长的处理时间，难以满足LTE以及后续演进通信系统中高吞吐率以及高速传输的要求；而如果采用多套电路并行实现的方式消耗很大的硬件资源。

发明内容

本发明实施例的目的是提供一种并行解速率匹配方法和装置，在不增加硬件资源的条件下提高解速率匹配的吞吐率，减少功耗。

为实现上述目的，本发明实施例提供了一种并行解速率匹配方法所述并行解速率匹配方法包括：

接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

确认并行进行解子块交织的第一路数；

将一循环buffer划分为数量为所述第一路数且等大的RAM；

根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或者解打孔；

根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

其中，优选地，所述并行进行解子块交织的第一路数T具体为:

T=3*2^N，其中N为小于6的非负整数。

其中，优选地，所述将所述交织数据存储到对应的RAM中具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。

其中，优选地，所述并行解速率匹配方法还包括：

对所述交织数据进行调整；

所述将所述交织数据存储到对应的RAM中具体为将调整后的交织数据，存储到对应的RAM中。

其中，优选地，在对所述交织数据进行调整前，所述并行解速率匹配方法还包括：

确认将所述交织数据存储到对应的RAM中的起始位置。

其中，优选地，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块的大小，rv_idx为冗余版本。

其中，优选地，所述对所述交织数据进行调整具体包括：

确认所述交织数据并行输入的第二路数；

将所述交织数据中的校验比特1和校验比特2分开。

其中，优选地，所述对HARQ处理后的交织数据通过并行第一路数进行解子块交织具体包括：

生成解子块交织的读地址；

通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

其中，优选地，所述读地址具体为消除了哑元数据的读地址。

为实现上述目的，本发明实施例还提供了一种并行解速率匹配装置，所述并行解速率匹配装置包括：

接收模块，用于接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织后并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

解交织路数确认模块，用于确认并行进行解子块交织的第一路数；

划分模块，用于将一循环buffer划分为数量为所述第一路数且等大的RAM；

存储模块，用于根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或解打孔；

HARQ处理模块，用于根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

解子块交织模块，用于对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

其中，优选地，所述并行进行解子块交织的第一路数T具体为:

T=3*2^N，其中N为小于6的非负整数。

其中，优选地，所述存储模块具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。

其中，优选地，所述并行解速率匹配装置还包括：

数据调整模块，用于对所述交织数据进行调整；

所述存储模块具体为将调整后的交织数据，存储到对应的RAM中。

其中，优选地，在数据调整模块前，所述并行解速率匹配装置还包括：

起始位置确认模块，用于确认将所述交织数据存储到对应的RAM中的起始位置。

其中，优选地，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块的大小，rv_idx为冗余版本。

其中，优选地，所述数据调整模块具体包括：

输入路数确认模块，用于确认所述交织数据并行输入的第二路数；

校验比特分离模块，用于将所述交织数据中的校验比特1和校验比特2分开。

其中，优选地，所述解子块交织模块具体包括：

读地址生成模块，用于生成解子块交织的读地址；

并行读取模块，用于通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

其中，优选地，所述读地址具体为消除了哑元数据的读地址。

本发明实施例具有以下有益效果中的至少一项：

本发明实施例，可以提高解速率匹配的吞吐率，减少功耗；

本发明实施例，采用缓冲buffer与解交织子块RAM公用的方案，减少了RAM资源的占用；

本发明实施例，对接收的交织数据进行调整，并根据并行路数将数据存入对应的RAM中，消除了数据读写冲突；

本发明实施例，引入修正因子，通过解交织地址计算实现最高96路并行解子块交织，大幅度提高了解速率匹配的并行度。

附图说明

图1为现有技术中LTE速率匹配的结构示意图；

图2为本发明实施例的解速率匹配方法的流程示意图；

图3为S与P1矩阵列号与分块RAM解交织前后的对应关系图；

图4为P2矩阵列号与分块RAM解交织前后的对应关系图；

图5为S、P1交织前后哑元为4时哑元在矩阵中的位置图；

图6为P2交织前后哑元为4时哑元在矩阵中的位置图；

图7为S、P1不同哑元下不同列对应的修正因子；

图8为P2不同哑元下不同列对应的修正因子；

图9为矩阵解交织前列号与解交织后列号对应关系图；

图10为本发明实施例的解速率匹配装置的结构示意图；

图11为本发明实施例提供的解速率匹配功能实体的结构示意图；

图12为RAM存储分配示意图。

具体实施方式

为使本发明实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明实施例的一种并行解速率匹配方法，如图2所示，所述并行解速率匹配方法包括：

步骤21，接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

步骤22，确认并行进行解子块交织的第一路数；

步骤23，将一循环buffer划分为数量为所述第一路数且等大的RAM；

步骤24，根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或者解打孔；

步骤25，根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

步骤26，对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

首先，说明一下交织数据的形成过程：

在子块交织时，首先根据码块的大小确定交织矩阵的大小，在LTE中子块交织矩阵的列数固定为32列，行数根据码块大小由下面公式确定：

其中D为码块大小，为32，行数取最小整数。

子块交织时采用行输入的方式，并在矩阵前面添加N_D个哑元数据，其中保证数据填满整个矩阵，然后进行列变换，最后按列变换后的顺序按列输出并根据信道信息进行比特裁剪，得到的数据即为步骤21中接收的交织数据，且在所述的交织数据中携带了一数据个数参数，所述数据个数参数用于描述所述交织数据中的有效数据的个数；

其次，由于本发明实施例的解速率匹配方法是通过多路并行进行解子块交织，应确认并行进行解子块交织的第一路数；

然后，将所述循环buffer划分为数量为所述第一路数且等大的RAM；

紧接着将所述交织数据根据数据个数参数存储到对应的RAM中，存储的同时完成解重复或解打孔；

根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

最后对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织，完成解速率匹配过程。

通过上述方法，可以提高解速率匹配的吞吐率，减少功耗；同时，本发明实施例采用缓冲buffer与解交织子块RAM公用的方案，减少了RAM资源的占用。

其中，并行进行解子块交织的第一路数T具体为:

T=3*2^N，其中N为小于6的非负整数。

当N为0,1,2,3,4,5时，对应的并行解子块交织的第一路数为3,6,12,24,48,96，本发明实施例最高可实现96路并行解子块交织。

其中，优选地，步骤24具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。

例如：以第一路数T=3*2^N，其中N取2，即T=12为例。

首先，将循环buffer划分为3个等大的RAM，标识为s_ram、p1_ram、p2_ram,分别存放系统比特S，校验1比特P1，校验2比特P2；

然后，再分别将s_ram、p1_ram、p2_ram划分为4个小的RAM块。RAM可以标识为s_ram_0、s_ram_1、s_ram_2、s_ram_3，p1_ram_0、p1_ram_1、p1_ram_2、p1_ram_3，p2_ram_0、p2_ram_1、p2_ram_2、p2_ram_3；

将交织后的数据，即解交织的输入数据按照列号进行连续存储在每个小RAM中，其与交织前的数据列数存在列变换的关系如图3、图4所示，其中连续的矩阵列数L与并行路数有关，满足L*2^N=32。

其中，优选地，所述方法还包括：

对所述交织数据进行调整；

步骤24具体为将调整后的交织数据，存储到对应的RAM中。

为了保证将交织数据中的系统比特、校验1比特和校验2比特能够存储在对应的RAM中，在存储之前要对所述交织数据进行调整，调整的原则为：

1．输入数据按在矩阵中的列存储到对应的RAM中；

2．调整后的数据不会同时存储到同一RAM的不同地址中去，即调整后多路并行输入的交织数据只存在于不同RAM的同一地址，避免了HARQ以及解重复解打孔时RAM读写冲突，从而可以使用简单双口RAM而不必要使用真双口RAM，减少了硬件资源。

其中，优选地，在对所述交织数据进行调整前，所述方法还包括：

确认将所述交织数据存储到对应的RAM中的起始位置。

其中，优选地，起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块的大小，rv_idx为冗余版本。通过上式可以计算出交织数据在进行存储时的起始位置K₀。

其中，优选地，所述交织数据进行调整具体包括：

确认所述交织数据并行输入的第二路数；

将所述交织数据中的校验比特1和校验比特2分开。

通过数据调整，主要解决了上述调整原则的第2条，即调整后的数据不会同时存储到同一RAM的不同地址中去。

具体说明如下：

1.输入数据的起点K₀根据通信212协议每个cb_size有4种情况，在188种cb_size中，数据开始的位置情况很多，因此首先要消除K₀的影响，在所述起始位置不为0时，确认所述交织数据并行输入的第二路数；根据所述起始位置和第二路数，计算0数据的数量，并添加所述0数据数量的0数据到所述交织数据之前。

例如：交织数据8路并行输入，对于K0[2:0]不为0的情况，添加（8-K0[2:0]）个0数据使得数据都位于RAM的同一个地址中。

2.在输入数据时校验比特是P1P2交替输入的并且由于在交织中最后一个哑元的影响，还存在P2P1交替输入的情况，因此需要将P1和P2分离，以便分别存储到P1 RAM和P2RAM中。

3.在并行存储过程中，存储在每个RAM中的数据并不完全是并行输入的第二路数的倍数，因此，需要在每个RAM的最后一组数据补0数据，然后再进行存储，这样使得后面的并行数据仍旧能存储到RAM的同一个地址中。

由于对数据进行了调整，即单个时钟并行输入到RAM的数据只会是同一个RAM或者不同RAM的同一个地址，不会出现同时读写同一个RAM不同地址的情况，因此循环buffer的构造只需要简单双口RAM即可。对于12路并行解速率匹配，需要由12个RAM组成RAM阵列，RAM的大小为193x64，深度为193，位宽为64，其中位宽可以根据算法仿真精度调整。

根据数据个数参数E和以及循环buffer的大小3（K+4）完成解重复和解打孔并完成HARQ合并功能，其中，K为原始码块大小。如果传输的数据个数E大于循环buffer的大小3（K+4），则进行解重复，解重复的过程为将数据从对应位置的循环buffer中读取出来与输入的数据进行合并，并将合并后的数据存储到相同的地址中去；如果传输的数据个数小于循环buffer的大小3（K+4），则进行解打孔，解打孔的过程为超过E的数据用数据0补充，直到将循环buffer填充满；对于HARQ合并，则将数据从对应的RAM对应的地址中读取出来，与输入数据进行合并。

如果不需要进行解重复以及HARQ，则将另一路数据赋值为0，输入的数据通过HARQ合并模块进行透传。

其中，优选地，所述步骤26具体包括：

步骤261，生成解子块交织的读地址；

步骤262，通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

其中，优选地，所述读地址具体为消除了哑元数据的读地址。

对于188种码块，哑元个数只有4种情况，分别为4，12，20，28，并且由于每种哑元其哑元数据都只存在于矩阵第一行的固定位置。以哑元4为例，对于S和P1，如图5所示；对于P2如图6所示，其数据由于存在循环移位，第1个哑元已经不在矩阵的第一行，而是在矩阵的最后一行最后一列。

由于并行进行解子块交织的第一路数为T=3*2^N，其中N为小于6的非负整数，这里取M=2^N，即并行进行解子块交织的第一路数为T=3M。在M小于等于4时，即并行解子块交织的路数不超过12时，S、P1以及P2的非最后一个RAM，其哑元所在的位置是一样的，其解交织时的解交织地址相同，需要一个地址产生模块；对于P2的最后一个RAM需要一个单独的地址产生模块。

对于M大于4时，即并行解子块交织的路数大于12时，S、P1以及P2的非最后一个RAM的奇偶编号RAM之间的数据个数会相差1个，如图5图6所示，其中N_D为哑元数据。有哑元占据的RAM相对于没有哑元占据的RAM其数据顺序除了哑元所在的数据顺序不一样，其他数据的顺序一致，因此可以使用同一套地址产生单元，对不含哑元的RAM读地址进行修正就可以得到含哑元的RAM读地址。对于P2的最后一个RAM仍旧需要一个单独的地址产生模块。

解子块交织读地址生成方式如下：

1.根据输出数据顺序i计算在哑元数据存在时的输出数据顺序i′，其中i′＝i+N_null，i是输出的写地址，从0开始，小于由于并行路数为3M，i跳变的间隔为M，在并行路数为12时，跳变间隔为4。N_null是哑元的个数，取值为4、12、20、28四个值；

2.引入修正因子S，目的是消除哑元数据所占位置的影响，不同哑元下，S、P1的修正因子如图7所示，P2的修正因子如图8所示，N_D为哑元数；

3计算S、P1以及P2前面几个RAM的解交织读地址j,其中j＝P(i′[4:0])*R+i′[12:5]-S(P(i′[4:0])),式中R表示矩阵的行数,其大小由码块大小确定，i′[12:5]表示矩阵所在列的序号,P(i′[4:0])表示列交换后即交织后的列序号。S(i)为修正因子函数，对于M为4，取前8列数据作为修正因子进行存储，P(i)为置换函数，如图9所示。

4.计算P2最后一个RAM的解交织读地址j,其中j＝P(i′[4:0])*R+i′[12:5]-S′(P(i′[4:0])),式中R表示矩阵的行数,i′[12:5]表示矩阵所在列的序号,P(i′[4:0])表示列交换后即交织后的列序号。S(P(i′[4:0]))为P2的修正因子函数，对于M为4，取后8列数据作为修正因子进行存储，使用时读取出来即可；置换函数P(i)与前面的相同。

由前面可以看出，对于并行路数M越大，则需要存储的修正因子越少。

5.按顺序产生写地址，将解交织地址读取的数据按写地址，按照图2和图3 RAM的顺序输出到后级RAM中。

本发明实施例还提供了一种并行解速率匹配装置，如图10所示，所述并行解速率匹配装置包括：

接收模块，用于接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

解交织路数确认模块，用于确认并行进行解子块交织的第一路数；

划分模块，用于将一循环buffer划分为数量为所述第一路数且等大的RAM；

存储模块，用于根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或解打孔；

HARQ处理模块，用于根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

解子块交织模块，用于对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

其中，优选地，所述并行进行解子块交织的第一路数T具体为:

T=3*2^N，其中N为小于6的非负整数。

其中，优选地，所述存储模块具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。

其中，优选地，所述并行解速率匹配装置还包括：

数据调整模块，用于对所述交织数据进行调整；

所述存储模块具体为将调整后的交织数据，根据数据个数参数存储到对应的RAM中，同时完成解重复或解打孔。

其中，优选地，在数据调整模块前，所述并行解速率匹配装置还包括：

起始位置确认模块，用于确认将所述交织数据存储到对应的RAM中的起始位置。

其中，优选地，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块的大小，rv_idx为冗余版本。

其中，优选地，所述数据调整模块具体包括：

输入路数确认模块，用于确认所述交织数据并行输入的第二路数；

校验比特分离模块，用于将所述交织数据中的校验比特1和校验比特2分开。

其中，优选地，所述解子块交织模块具体包括：

读地址生成模块，用于生成解子块交织的读地址；

并行读取模块，用于通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

其中，优选地，所述读地址具体为消除了哑元数据的读地址。

本发明实施例还提供了一种基于上述过程的功能实体，如图11所示，包括：

数据调整单元，用于对交织数据依据调整原则进行调整；

HARQ合并输入控制单元，用于控制HARQ合并模块的数据输入，以完成解重复或解打孔、HARQ合并；

HARQ合并单元，用于对交织数据进行HARQ合并；

写RAM单元，用于将完成HARQ合并的数据写入对应的RAM中；

存储RAM阵列单元，用于存储数据；

解子块交织地址产生单元，用于生成解子块交织地址。

下面以解子块交织12路并行、输入交织数据8路并行为例进行进一步说明：

第一步：根据方案，数据采用8路并行输入，分块顺序存储的方式，存储简单；根据数据在RAM中的8路并行存储方式在数据调整单元中将并行输入的数据进行调整，其中调整的原则为：

1.输入数据按在矩阵中的列存储到12个RAM中，输入数据按列存储的RAM如图3、图4所示；

2.调整后的数据不会同时存储到同一RAM的不同地址中去，即调整后8个并行的数据只存在于不同RAM的同一地址，避免了HARQ以及解重复解打孔时RAM读写冲突，从而可以使用简单双口RAM而不必要使用真双口RAM，减少了硬件资源。

第二步：HARQ输入控制单元完成将数据输入到HARQ模块，并根据参数E和以及循环buffer的大小3（K+4）完成解重复和解打孔并完成HARQ合并功能。如果传输的数据个数E大于循环buffer大小3（K+4），则进行解重复，解重复的过程为将数据从对应位置的循环buffer中读取出来与输入的数据进行合并，并将合并后的数据存储到相同的地址中去；如果传输的数据个数小于循环buffer的大小3（K+4），则进行解打孔，解打孔的过程为超过E的数据用数据0补充，直到将循环buffer填充满；对于HARQ合并，则将数据从对应的RAM对应的地址中读取出来，与输入数据进行合并。

第三步：HARQ合并单元对输入的数据完成HARQ合并功能，并输出到后级单元中；在输出给HARQ单元的时候，如果不需要进行解重复以及HARQ，则将另一路数据赋值为0，输入的数据通过HARQ合并模块进行透传。

第四步：将数据存储到循环buffer中，由于前面对数据进行了调整，即单个时钟并行输入到RAM的数据只会是同一个RAM或者不同RAM的同一个地址，不会出现同时读写同一个RAM不同地址的情况，因此循环buffer的构造只需要简单双口RAM即可；对于12路并行解速率匹配，需要由12个RAM组成RAM阵列，RAM的大小为193x64，深度为193，位宽为64，其中位宽可以根据算法仿真精度调整；

经过前面的步骤将交织后的数据，即解交织的输入数据按照列号进行分块连续存储在每个小RAM中，其与交织前的数据列数存在列变换的关系如图3、图4所示；其中连续的矩阵列数L与并行路数有关，满足L*2^N=32。由于在子块交织的时候添加了N个哑元，因此在解交织地址计算时，需要消除哑元的影响。对于188种码块，哑元个数只有4种情况，分别为4，12，20，28，并且每种哑元都只存在于矩阵第一行的固定位置；对于系统比特S、校验1比特P1以及校验2比特的非最后一个RAM，哑元的位置是一样的，因此每个RAM解交织地址一致；对于系统比特S和校验1比特P1，在M小于8时，M个RAM的数据个数相同，如当M为4时，哑元个数为4的哑元在矩阵的位置如图5所示，同类哑元下其在不同RAM中的位置都相同。对于校验2比特P2，在交织时其数据位置相对前面两种有一个数据的循环移位，导致哑元的位置也不一样，哑元位置见图6，与前面图5比较可以看出，校验2比特P2的前三个RAM的数据位置与系统比特和校验1比特比较类似，哑元位置都相同，不一样的是输出的后的数据给译码器的顺序不一样，如图3、图4所示。因此设置为2个解交织地址产生单元，其中一个产生给S、P1以及P2的前三个RAM使用，另一个产生给P2的第四个RAM使用，如图12所示。

第五步，解子块交织地址产生单元产生读写地址，用解子块交织读地址将数据从RAM阵列中读取。

本发明实施例提出的并行度解速率匹配方法和装置，用于上行链路完成HARQ合并，解比特收集，解重复解打孔以及解子块交织。与现有技术中的解速率匹配方案相比，本发明不需要输入缓存RAM，减少了RAM资源；在数据存储时，根据协议中子块交织方案推导出了按列存储的方案，使得数据按顺序进行连续存储，存储方式简单，消除了解子块交织时的读冲突，使用简单双口RAM就能使多路解子块交织并行进行，同时简化了读地址的计算；所提出的并行实现方法并不局限于3个子块并行完成解子块交织，通过2个解交织地址计算单元可以实现3M路并行解子块交织，最大可达到96路并行，从而在几乎不增加资源的情况下成倍地提高解速率匹配的速度。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (18)

1.一种并行解速率匹配方法，其特征在于，所述并行解速率匹配方法包括：

接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

确认并行进行解子块交织的第一路数；

将一循环buffer划分为数量为所述第一路数且等大的RAM；

根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时进行解重复或解打孔；

根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

2.如权利要求1所述的并行解速率匹配方法，其特征在于，所述并行进行解子块交织的第一路数T具体为:

T＝3*2^N，其中N为小于6的非负整数。

3.如权利要求1所述的并行解速率匹配方法，其特征在于，所述将所述交织数据存储到对应的RAM中具体为将所述交织数据中的系统比特、校验1比特和校验2比特，按列分别存储到对应的RAM中。

4.如权利要求1所述的并行解速率匹配方法，其特征在于，还包括：

对所述交织数据进行调整；

所述将所述交织数据存储到对应的RAM中具体为将调整后的交织数据，存储到对应的RAM中。

5.如权利要求4所述的并行解速率匹配方法，其特征在于，在对所述交织数据进行调整前，还包括：

确认将所述交织数据存储到对应的RAM中的起始位置。

6.如权利要求5所述的并行解速率匹配方法，其特征在于，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块大小，rv_idx为冗余版本。

7.如权利要求5或6所述的并行解速率匹配方法，其特征在于，所述对所述交织数据进行调整具体包括：

确认所述交织数据并行输入的第二路数；

将所述交织数据中的校验比特1和校验比特2分开。

8.如权利要求1所述的并行解速率匹配方法，其特征在于，所述对HARQ处理后的交织数据通过并行第一路数进行解子块交织具体包括：

生成解子块交织的读地址；

通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

9.如权利要求8所述的并行解速率匹配方法，其特征在于，所述读地址具体为消除了哑元数据的读地址。

10.一种并行解速率匹配装置，其特征在于，所述并行解速率匹配装置包括：

接收模块，用于接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织后并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；

解交织路数确认模块，用于确认并行进行解子块交织的第一路数；

划分模块，用于将一循环buffer划分为数量为所述第一路数且等大的RAM；

存储模块，用于根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或解打孔；

HARQ处理模块，用于根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；

解子块交织模块，用于对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

11.如权利要求10所述的并行解速率匹配装置，其特征在于，所述并行进行解子块交织的第一路数T具体为:

T＝3*2^N，其中N为小于6的非负整数。

12.如权利要求10所述的并行解速率匹配装置，其特征在于，所述存储模块具体为将所述交织数据中的系统比特、校验1比特和校验2比特，按列分别存储到对应的RAM中。

13.如权利要求10所述的并行解速率匹配装置，其特征在于，还包括：

数据调整模块，用于对所述交织数据进行调整；

所述存储模块具体为将调整后的交织数据，存储到对应的RAM中。

14.如权利要求13所述的并行解速率匹配装置，其特征在于，在数据调整模块前，还包括：

起始位置确认模块，用于确认将所述交织数据存储到对应的RAM中的起始位置。

15.如权利要求14所述的并行解速率匹配装置，其特征在于，所述起始位置K₀具体为：

其中，为交织数据的行数，N_cb为原始码块的大小，rv_idx为冗余版本。

16.如权利要求14或15所述的并行解速率匹配装置，其特征在于，所述数据调整模块具体包括：

输入路数确认模块，确认所述交织数据并行输入的第二路数；

校验比特分离模块，用于将所述交织数据中的校验比特1和校验比特2分开。

17.如权利要求10所述的并行解速率匹配装置，其特征在于，所述解子块交织模块具体包括：

读地址生成模块，用于生成解子块交织的读地址；

并行读取模块，用于通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。

18.如权利要求17所述的并行解速率匹配装置，其特征在于，所述读地址具体为消除了哑元数据的读地址。