CN102546082B - 解速率匹配方法及装置 - Google Patents

Abstract

本发明实施例公开了一种解速率匹配方法及装置，所述方法包括：根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址；对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；将输出的数据写入译码器的输入RAM中。本申请实施例对三个比特流采用并行的流水处理，因此实现了高速的解速率匹配，缩短了解速率匹配的处理时间，由于直接从软缓存器中读写数据，因此省去了输入缓存器与软缓存器交互时所需的时间和功率；本申请实施例节省了比特级的处理时间，降低了资源消耗。

Description

解速率匹配方法及装置

技术领域

本发明涉及通信技术领域，特别涉及一种解速率匹配方法及装置。

背景技术

LET(Long Term Evolution，长期演进)是基于OFDM(OrthogonalFrequency Division Multiplexing，正交频分复用)和MIMO(Multiple-InputMultiple-Out-put，多输入多输出)技术的新一代无线通信系统，LET比特级需要处理的数据量远高于3G通信系统，而运算时间则大大缩短，因此LET的比特级处理能力成为LET算法实现的重要部分。在LTE系统中，一个TTI(Transmission Time Interval，传输时间间隔)可能有一个或两个传输块，在对这些传输块进行译码时，需要进行速解率匹配及HARQ(Hybrid AutomaticRepeat Request，混合自动重传请求)合并过程。

速率匹配是指传输信道上的比特被重发(repeated)或者被打孔(punctured)，以匹配物理信道的承载能力。打孔就是将当前的比特作为无效数据打掉，同时，将后面的比特依次前移一位；重复是通过在软缓存器中循环取数来达到重复的效果，所以重复的数据并不相邻。解速率匹配算法与之相反，恢复被打掉的比特，并将重复的比特合并，这样才能进行正确地解码。

其中，在解速率匹配的过程中，需要针对解码块级联输出的每个编码块分别进行处理，主要需要完成以下三个过程：首先，是解物理信道容量匹配过程，即将接收数据根据该码块对应的IR_BUFFER(软缓存器)的大小及冗余版本进行物理信道容量到IR_BUFFER容量的解速率匹配；然后，是解IR_BUFFER容量匹配和解交织过程，即将合并后的软比特进行解IR_BUFFER容量匹配、解比特收集、解交织等处理后，得到用于Turbo译码的软比特。

在解物理信道容量匹配过程中，主要完成对无效数据位置填零和将有效数据填入IR_BUFFER中正确位置的操作，如果是重复的解速率匹配过程，则需要对重复的软比特进行合并，再将合并后的值填入IR_BUFFER中。现有的技术在重复的模式下多采用逐一累加的处理结构，需要对每一个输入的软比特判断位置，并且判断该数据是否是重复的数据，如果是则从缓存器中读出该位置之前填入的数据，与当前数据累加后再存入缓存器中。完成解物理信道容量匹配过程后，将合并后的软比特进行解IR_BUFFER容量匹配、解比特收集、解交织等处理后，得到用于Turbo译码的软比特。

在上述现有技术中，由于采用对于重复的比特采用逐一累加的处理方式，因此，使得比特级处理效率受困于巨大的输入数据量，无法得到有效地提高。

发明内容

本发明实施例的目的在于提供一种解速率匹配方法及装置，以解决现有解速率过程中比特级的处理效率不高的问题。

为解决上述技术问题，本发明实施例提供如下技术方案：

一种解速率匹配方法，包括：

根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址；

对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

将输出的数据写入译码器的输入RAM中。

当比特流为系统比特流时，确定软缓存器中的系统比特流的起点位置包括：

判断速率匹配的起点位置是否在系统比特流，若在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；否则，判断本次是否传输系统比特流，若传输，则选择所述系统比特流的第0个位置为所述系统比特流的起点位置。

当比特流为校验比特流时，确定软缓存器中的校验比特流的起点位置包括：

判断速率匹配的起点位置是否在校验比特流，若在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；否则，判断本次是否传输校验比特流，若传输，则选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

所述计算每个起点位置对应的输入数据的位置具体为：计算所述比特流的起点位置前的填充比特的个数，根据所述填充比特的个数得到所述输入数据的位置。

所述根据解交织后的地址的比特类型，从软比特RAM中取出相应的数据包括：

当比特类型为填充比特时，则输出负无穷；

当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据；

当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

还包括：

将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并；

将合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

在确定软缓存器中的三个比特流的起点位置之前，还包括：将所述译码器的输入RAM清零。

一种解速率匹配装置，包括：

确定单元，用于根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

计算单元，用于根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址；

取数单元，用于对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

写入单元，用于将所述取数单元输出的数据写入译码器的输入RAM中。

所述确定单元包括：

第一判断单元，用于当比特流为系统比特流时，判断速率匹配的起点位置是否在系统比特流；

第一选择单元，用于当速率匹配的起点位置在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；

所述第一判断单元，还用于当速率匹配的起点位置不在系统比特流，进一步判断本次是否传输系统比特流；

所述第一选择单元，还用于当本次传输系统比特流时，选择所述系统比特流的第0个位置为所述系统比特流的起点位置。

所述确定单元包括：

第二判断单元，用于判断速率匹配的起点位置是否在校验比特流；

第二选择单元，用于当速率匹配的起点位置在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；

所述第二判断单元，还用于当速率匹配的起点位置不在校验比特流，则判断本次是否传输校验比特流；

所述第二选择单元，还用于当本次传输校验比特流时，选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

所述取数单元包括：

第一取数单元，用于当比特类型为填充比特时，则输出负无穷；

第二取数单元，用于当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据；

第三取数单元，用于当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

还包括：

合并单元，用于将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并；

所述写入单元，还用于将所述合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

还包括：

清零单元，用于在确定软缓存器中的三个比特流的起点位置之前，将所述译码器的输入RAM清零。

由以上本发明实施例提供的技术方案可见，本申请实施例中根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置，根据三个比特流的起点位置，并行计算三个比特流解交织后的地址，对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出，将输出的数据写入译码器的输入RAM中。本申请实施例对三个比特流采用并行的流水处理，因此实现了高速的解速率匹配，缩短了解速率匹配的处理时间，由于直接从软缓存器中读写数据，因此省去了输入缓存器与软缓存器交互时所需的时间和功率；本申请实施例节省了比特级的处理时间，降低了资源消耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请解速率匹配方法的实施例流程图；

图2为本申请解速率匹配方法实施例的实现结构示意图；

图3为本申请实施例中解交织过程的流程图；

图4为本申请速率匹配装置的第一实施例框图；

图5为本申请速率匹配装置的第二实施例框图。

具体实施方式

在如下本发明的多个实施例中，有些实施例提供了一种解速率匹配方法，有些实施例提供了一种解速率匹配装置。

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

在详细介绍本申请解速率匹配的实施例之前，首先描述一下速率匹配的过程，而解速率匹配实际上就是速率匹配过程的逆过程。

在速率匹配时，首先将TURBO编码器编码得到的三个比特流分别进行子块交织，三个比特流分别为系统比特流，第一校验比特流和第二教研比特流，子块交织是简单的行列交织，就是将每个比特流按行写入列为32的矩阵中(写不满时矩阵的前面位置进行空置)，对列间进行置换，并按列读出所需数据。其中，第二校验比特流的子块交织与系统比特流及第一校验比特流的子块交织略有不同，其交织后的地址与系统比特流和第一校验比特流的交织地址相比，固定偏移一位。在进行子块交织后，进行基于IR_BUFFER的比特收集和选取即可完成速率匹配过程。

参见图1，为本申请解速率匹配方法的实施例流程图：

步骤101：根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置。

进一步，在确定软缓存器中的三个比特流的起点位置之前，还可以将译码器的输入RAM清零。

其中，当比特流为系统比特流时，判断速率匹配的起点位置是否在系统比特流，若在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；否则，判断本次是否传输系统比特流，若传输，则选择所述系统比特流的第0个位置为所述系统比特流的起点位置。当比特流为校验比特流时，判断速率匹配的起点位置是否在校验比特流，若在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；否则，判断本次是否传输校验比特流，若传输，则选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

其中，计算每个起点位置对应的输入数据的位置具体为计算比特流的起点位置前的填充比特的个数，根据填充比特的个数得到所述输入数据的位置。

步骤102：根据三个比特流的起点位置，并行计算三个比特流解交织后的地址。

步骤103：对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出。

具体的，当比特类型为填充比特时，则输出负无穷。当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据。当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

步骤104：将输出的数据写入译码器的输入RAM中。

进一步，还可以将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并，将合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

参见图2，为本申请解速率匹配方法的实现结构示意图：

其中，所要进行的第一步操作就是计算出软缓存器(IR_BUFFER)中三个比特流的起点位置及对应的输入数据的起始位置，然后根据三个比特流的交织规则进行解交织操作，对其中的重复数据进行合并，并按照解交织的地址将输出的数据写入译码器的输入RAM的对应地址；进一步，还可以将输出的数据与软缓存器中未解交织的对应数据进行HARQ合并，并写回到软缓存器中。

三个比特流中的输入数据中可能具有重复的数据，这是因为发送端进行了重复的发送，例如，为了为后续的符号级处理做准备，就需要将一些数据进行重复发送，以满足符号级处理对数据位数的要求。比如发送端共有30位数据，在进行符号级的处理时可能需要120位数据，此时，发送端就需要将这30位数据重复发送4次。在实际应用的速率匹配算法(如LTE的速率匹配算法)中，相邻两个重复数据之间的地址差是固定的，即，如果发送端共有30位数据，则相邻两个重复数据之间的地址差是应为30，如果第一次发送时，第一位数据的地址是0，则第二次发送时，第一位数据的地址应为30。

在实际应用中，如果接收端发现接收到的输入数据有错误，则可能会执行HARQ(Hybrid-ARQ，混合自动重传操作)，即请求发送端重新发送数据。此处的重新发送数据与重复发送数据不同，重复发送是指在一次发送过程中，为了后续的符号级处理而加大数据的长度；而重新发送是指在一次发送过程中如果发现有错误，则发送端执行与第一次发送时相同配置的操作，即在每次接收到HARQ请求后重新发送数据时，都需要将一串数据重复发送多次。为了提高接收数据的准确性，往往还可以与HARQ请求后重新接收到的数据与上次接收到的数据进行合并(该过程称为HARQ合并)，以进一步提高接收数据的准确性。

具体来说，对于输入数据，先根据输入数据的参数配置，判断出软缓冲器中的三个比特流的起点位置及对应的输入数据的起始位置，如果k0(速率匹配的起始位置)位置在系统比特流，则选择k0位置作为系统比特流的起点位置，否则，先判定本次是否传输系统比特，确认传输系统比特流后选择系统比特流的第0位置为系统比特流的起点位置；如果k0位置在校验比特流，则选择k0位置作为校验比特流的起点位置，否则先判定本次是否传输校验比特，确认传输校验比特流后选择校验比特流的第0位置为校验比特流的起点位置。并计算出各比特流起始位置前的填充比特的个数以确定输入数据的起始位置。然后，从软缓存器中三个比特流的起始位置开始，计算其解交织后的地址，若为填充比特，则输出数据零，若不是填充比特，则取出软比特RAM中的数据进行合并后输出，或直接输出，将输出后的数据与软缓存器中未解交织的对应数据进行HARQ合并，再写入译码器的输入RAM，并写回软缓存器中。

需要说明的是，图2以一个输入码块为例，描述了本申请实施例中解速率匹配的结构。由于输入的RAM最多可以为双口，所以上述结构亦可实现两个码块间的并行处理。其中第二路码块的处理结构与第一路码块相同，当并行处理的两个码块长度一致时，解交织部分计算地址的操作完全相同。如果根据码块分段算法的特点，合理调配需并行的码块，那么解交织部分的计算结构只需一组即可实现。

由上述实施例的描述可见，本申请实施例实现了解速率匹配时读取输入数据操作的并行处理，通过采用码块内比特流间并行的处理结构，简化了采用码块间并行处理时硬件的复杂度以及调度难度，由于输入软比特的软缓存器中一个地址存储了多个软比特，所以在一个时钟周期可以读出多个软比特。以一个地址存储8个软比特为例，三个比特流的处理均为流水操作，则处理三个软比特的时间为1个周期加流水深度(约为8个周期)共9个周期，而读取速率方面，读取3个比特流共24个数据的时间为3个时钟周期，平均读取一个软比特的时间为八分之一个周期，因此读取速度远高于处理速度，便于实现比特流间并行的处理结构；在输出方面，写给译码器的输入RAM的三个比特流分别存储，且存储HARQ结果的RAM与译码器的输入RAM格式类似，因此可以实现3路输入数据的同时写入。

进一步，由于将HARQ操作加入到了解速率匹配的流水过程中，因此省去了HARQ操作的时间，很好的复用了两次速率匹配所进行的计算。其中，先计算数据在解交织之后的位置，判断是否为填充比特，得出相应的数据，完成与软缓存器中对应位置的软比特进行合并后，存入之前计算好的该数据解交织之后的位置。整个流程采用流水操作，HARQ操作无需额外的时间，一次解交织过程便可实现填充空比特、合并重复数据及HARQ和解交织的操作。解交织操作时，不计算在本码块软缓存器外的数据解交织后的位置，而是合理利用TURBO译码器对速率匹配与TURBO译码器的接口RAM进行清零操作。这样在Ncb(软缓存器的长度)值较小的情况下，清零操作占用的时间也会随之减小，因此清零操作只需要在两个相邻码块长度不同的时候进行，并且随着TURBO译码器的并行度增加，清零的代价也会大大减小。

在处理过程中，由于采用一块单口RAM做软缓存器(IR_BUFFER)，因此取消了通过多个小的双口RAM来存储当前码块需处理的数据，省去了两块RAM之间的数据传输。通过对单口RAM的合理运用，简化了原有具有多块缓存器的结构，既提高了处理速度，又节省了RAM资源。参见图3，为本申请实施例中解交织过程的流程图：

步骤301：选定软缓存器中的三个比特流的起点位置，并计算其对应的输入数据的位置。

上述同时确定三个比特流的起点位置是为了后续对三个比特流的输入数据进行并行处理，以提高系统处理效率。确定比特流起点位置的过程前述实施例已经描述，在此不再赘述。

步骤302：确定交织前该位置在本比特流中的对应序号。

假设得到的位置记为K₀，则实际确定的是解交织前K₀的地址。

步骤303：判断所述序号是否小于无效数据的数目，若是，则执行步骤310及步骤304，否则，执行步骤305.

由于如果需要填无效数据(本申请实施例中可以选取无效数据为正无穷)，则都是填在地址的前几位，例如无效数据为10个，则译码器的输入RAM的地址的前10位都应该填无效数据。所以可以根据无效数据的个数与当前确定出的序号之间的大小关系，来判断应该向当前地址填无效数据还是填数据。

步骤304：继续取所述起始位置的下一位，如果下一位为最后一个位置则卷回，返回前述步骤302及303的操作。

步骤305：判断需要重复还是打孔，如果需要重复，则进入步骤306，如果需要打孔，进入步骤309。

其中，如果需要重复，就是需要取出接收到所有重复发送的数据，并进行合并；如果需要打孔，就是需要仅取出一个数据，直接将该数据输出到相应的地址。

步骤306：从输入数据的起始位置开始逐一累加作为从软比特RAM中取数的地址。

步骤307至步骤308：对于第二个重复发送的数据，一直到第N个重复发送的数据均进行与步骤306类似的处理。从软比特RAM中的相同位置上取出的数据进行合并，该合并是将各个数据进行求平均的运算，由于数据是以软比特的形式存在，因此，也可以称为软比特合并；合并之后，进入步骤310；

步骤309：从零开始逐一累加作为从软比特RAM取数的地址。

步骤310：将软比特合并后的数据、直接从软比特RAM中取出的数据或者0(序号小于无效数据数目时)，与软缓存器中的数据进行HARQ合并，并将合并后的数据写会到软缓存器中。

步骤311：向所述确定出的序号对应的译码器中输入RAM的地址，填充HARQ合并后的数据。

在上述实施例中，HARQ的处理过程中使用RAM控制器，对数据的读写进行合理调配。解速率匹配的过程从当前码块的软中的三个起始位置同时开始，到达本比特流内的最后一个值后，再从本比特流0位置开始增加，直至遍历软缓冲器中的所有位置。对于交织后处于软缓冲器外的数据，在速率匹配编码的时候被丢弃了，解速率匹配时这些被丢弃的数据需要填零来代替，这就要求解速率匹配的过程要对三个比特流的所有数据(共3*32*交织矩阵行数为K_w个数据)进行遍历。

在下行处理中，每个码块的软缓存器的长度为，也就是Ncb总是小于等于K_w(级联后的比特总数)，而且在一些情况下这两个值的相差很大，例如：LTE FDD的系统中，当码块数量为20时，N_IR/C为7733，而K_w的值最大却为18528，如果速率匹配要按照K_w来进行遍历就会造成时间上的很大浪费。因此，本申请实施例采取的结构是在启动解速率匹配操作前，可以先将存储结果的RAM清零，因为无效的数据位置也需要填零，这样就只需要把输入的有用数据填入正确的位置即可，不需要再对无效地址进行填零操作。而且由于算法的特点，清零操作并不需要每次启动解速率匹配操作前都做，只有连续处理的两个码块的交织矩阵大小不同时才需要进行清零操作。这样，一个传输块最多需要清零两次即可。需要说明的是，由图5所示的解速率匹配结构可能并不适于对RAM进行清零操作，但是可以通过控制译码器来实现对其输入RAM的清零操作。以四路并行的TURBO译码器为例，由于译码器的输入为双口RAM，一个码块长度为6144长的码块，清零需要的时间为6148/4/2＝769个周期，大大节省了处理时间。而随着译码器并行度的增加，八路并行的译码器清零需要的时间仅为6148/8/2＝385个周期。这样的实现方式可以大大减少清零操作所占用的时间，提高硬件对数据的处理量。

在HARQ流水处理的过程中，现有技术中的结构为利用双口的缓存器存储本码块HARQ的旧数据和结果，以便达到流水操作。本申请实施例中利用RAM控制器调配原有的单口RAM，使得流水读写在只使用单口RAM成为可能，省去了原来与软缓存器进行交互时存储当前码块数据的缓存器，节省了硬件资源消耗。

与本发明解速率匹配方法的实施例相对应，本发明还提供了解速率匹配装置的实施例。

参见图4，为本申请解速率匹配装置的第一实施例框图：

该解速率匹配装置包括：确定单元410、计算单元420、取数单元430和写入单元440。

其中，确定单元410，用于根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

计算单元420，用于根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址；

取数单元430，用于对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

写入单元440，用于将所述取数单元输出的数据写入译码器的输入RAM中。

参见图5，为本申请解速率匹配装置的第二实施例框图：

该解速率匹配装置包括：清零单元510、确定单元520、计算单元530、取数单元540、合并单元和写入单元550。

其中，清零单元510，用于将译码器的输入RAM清零；

确定单元520，用于根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

计算单元530，用于根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址；

取数单元540，用于对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

写入单元560，用于将所述取数单元输出的数据写入译码器的输入RAM中；

合并单元550，用于将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并；

所述写入单560元，还用于将所述合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

具体的，所述确定单元520可以包括(图5中未示出)：第一判断单元，用于当比特流为系统比特流时，判断速率匹配的起点位置是否在系统比特流；第一选择单元，用于当速率匹配的起点位置在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；所述第一判断单元，还用于当速率匹配的起点位置不在系统比特流，进一步判断本次是否传输系统比特流；所述第一选择单元，还用于当本次传输系统比特流时，选择所述系统比特流的第0个位置为所述系统比特流的起点位置。

具体的，所述确定单元520还可以包括(图5中未示出)：第二判断单元，用于判断速率匹配的起点位置是否在校验比特流；第二选择单元，用于当速率匹配的起点位置在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；所述第二判断单元，还用于当速率匹配的起点位置不在校验比特流，则判断本次是否传输校验比特流；所述第二选择单元，还用于当本次传输校验比特流时，选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

具体的，所述取数单元540可以包括(图5中未示出)：第一取数单元，用于当比特类型为填充比特时，则输出负无穷；第二取数单元，用于当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据；第三取数单元，用于当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

通过以上的实施方式的描述可知，本申请实施例中根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置，根据三个比特流的起点位置，并行计算三个比特流解交织后的地址，对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出，将输出的数据写入译码器的输入RAM中。本申请实施例对三个比特流采用并行的流水处理，因此实现了高速的解速率匹配，缩短了解速率匹配的处理时间，由于直接从软缓存器中读写数据，因此省去了输入缓存器与软缓存器交互时所需的时间和功率；本申请实施例节省了比特级的处理时间，降低了资源消耗。

本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种解速率匹配方法，其特征在于，包括：

根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址，即对所述三个比特流采用并行的流水处理；

对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

将输出的数据写入译码器的输入RAM中。

2.根据权利要求1所述的方法，其特征在于，当比特流为系统比特流时，确定软缓存器中的系统比特流的起点位置包括：

判断速率匹配的起点位置是否在系统比特流，若在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；否则，判断本次是否传输系统比特流，若传输，则选择所述系统比特流的第0个位置为所述系统比特流的起点位置。

3.根据权利要求1所述的方法，其特征在于，当比特流为校验比特流时，确定软缓存器中的校验比特流的起点位置包括：

判断速率匹配的起点位置是否在校验比特流，若在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；否则，判断本次是否传输校验比特流，若传输，则选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

4.根据权利要求1所述的方法，其特征在于，所述计算每个起点位置对应的输入数据的位置具体为：计算所述比特流的起点位置前的填充比特的个数，根据所述填充比特的个数得到所述输入数据的位置。

5.根据权利要求1所述的方法，其特征在于，所述根据解交织后的地址的比特类型，从软比特RAM中取出相应的数据包括：

当比特类型为填充比特时，则输出负无穷；

当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据；

当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

6.根据权利要求1所述的方法，其特征在于，还包括：

将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并；

将合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

7.根据权利要求1至6任意一项所述的方法，其特征在于，在确定软缓存器中的三个比特流的起点位置之前，还包括：将所述译码器的输入RAM清零。

8.一种解速率匹配装置，其特征在于，包括：

确定单元，用于根据速率匹配的起始位置，确定软缓存器中的三个比特流的起点位置，并计算每个起点位置对应的输入数据的起始位置；

计算单元，用于根据所述三个比特流的起点位置，并行计算所述三个比特流解交织后的地址，即对所述三个比特流采用并行的流水处理；

取数单元，用于对于每一个比特流，根据其解交织后的地址的比特类型，从软比特RAM中取出相应的数据进行输出；

写入单元，用于将所述取数单元输出的数据写入译码器的输入RAM中。

9.根据权利要求8所述的装置，其特征在于，所述确定单元包括：

第一判断单元，用于当比特流为系统比特流时，判断速率匹配的起点位置是否在系统比特流；

第一选择单元，用于当速率匹配的起点位置在系统比特流，则选择所述速率匹配的起点位置为所述系统比特流的起点位置；

所述第一判断单元，还用于当速率匹配的起点位置不在系统比特流，进一步判断本次是否传输系统比特流；

所述第一选择单元，还用于当本次传输系统比特流时，选择所述系统比特流的第0个位置为所述系统比特流的起点位置。

10.根据权利要求8所述的装置，其特征在于，所述确定单元包括：

第二判断单元，用于判断速率匹配的起点位置是否在校验比特流；

第二选择单元，用于当速率匹配的起点位置在校验比特流，则选择所述速率匹配的起点位置为所述校验比特流的起点位置；

所述第二判断单元，还用于当速率匹配的起点位置不在校验比特流，则判断本次是否传输校验比特流；

所述第二选择单元，还用于当本次传输校验比特流时，选择所述校验比特流的第0个位置为所述校验比特流的起点位置。

11.根据权利要求8所述的装置，其特征在于，所述取数单元包括：

第一取数单元，用于当比特类型为填充比特时，则输出负无穷；

第二取数单元，用于当比特类型为非填充比特时，如果为重复的情况，则从软比特RAM中并行取出每个比特流的重复数据进行累加，其中每个比特流的重复数据为从所述计算的输入数据的起始位置开始每个重复位置上的输入数据；

第三取数单元，用于当比特类型为非填充比特时，如果为打孔的情况，则对于填充比特，填入无效数据；对于有效比特，则从软比特RAM中直接取出数据；对于被打掉的比特，则填入数据零。

12.根据权利要求8所述的装置，其特征在于，还包括：

合并单元，用于将所述输出的数据与软缓存器中未解交织的比特流中相应位置的数据进行混合自动重传HARQ合并；

所述写入单元，还用于将所述合并后的数据写入所述译码器的输入RAM中，以及写回到所述软缓存器中。

13.根据权利要求8所述的装置，其特征在于，还包括：

清零单元，用于在确定软缓存器中的三个比特流的起点位置之前，将所述译码器的输入RAM清零。