CN101499875A - 支持可变处理速率的lte解速率匹配与解交织的装置 - Google Patents

Abstract

一种支持可变处理速率的LTE解速率匹配与解交织的装置，缓存RAM，用于缓存待处理的码块；缓存RAM读控制器，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；解交织RAM写控制器和数据合并装置，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；解交织RAM读控制器，用于控制每个解交织子RAM的读操作；解交织RAM，用于解交织“解交织RAM写控制器和数据合并装置”输出的数据。本发明支持并行处理，处理速度快。保证一个码块的解速率匹配与解交织运算在K’个时钟内完成，实现了解速率匹配与解交织模块与后续模块间的处理速率匹配。

Description

支持可变处理速率的LTE解速率匹配与解交织的装置

技术领域

本发明涉及3GPP LTE通信系统中的解速率匹配与解交织技术，特别涉及支持可变处理速率的LTE解速率匹配与解交织的装置。

背景技术

本发明应用于图1所示的3GPP LTE通信系统中，涉及3GPP LTE通信系统中的解速率匹配与解交织方法及相关技术。

如图2所示，3GPP LTE通信系统中发送侧的速率匹配模块由块交织、比特收集、比特选择与发送子模块组成：

块交织：设Turbo编码器输出的S、P1及P2比特的个数均为K＇。对Turbo编码器输出的S、P1和P2比特分别进行交织。交织器输出的S、P1、P2块的比特个数均为RC。其中R为交织矩阵行数，C为交织矩阵列数，N_d＝RC-K’，为交织器加入的填充比特的个数。

比特收集：对块交织器输出的S、P1和P2比特进行比特收集，形成一个编码块。收集准则为：所有S比特位于编码块的前RC位置，在后2RC位置间隔存放P1及P2比特。

比特选择与发送：由比特收集的结果形成大小为3RC的循环Buffer(Circular Buffer)。根据重传序号rv_idx和交织矩阵行数R决定此次传送的比特的起始位置k₀。k₀的计算方法为：k₀＝R×(24×rv_idx+2)。该码块传送的比特个数设为Krm。

以上过程的具体技术细节参见3GPP TS 36.212标准。

针对以上过程，在接收端做解速率匹配与解交织时，一般方法是针对输入符号进行顺序解速率匹配及解交织处理。然而，在硬件实现的过程中，目前方法存在以下问题：

设待处理编码块的符号个数为Krm，则解速率匹配的过程一般需要Krm个时钟完成。相对于后续处理过程(解交织、HARQ合并等)，Krm的值并不固定，且不同传输码块(Transport block)间编码块(Code block)的Krm值可能差异较大。这导致解速率匹配、解交织、HARQ合并等模块间的处理速度不匹配，很难用高效的流水(Pipe Line)方式实现，且模块间的控制逻辑复杂。

基于符号顺序处理的解速率匹配方式处理速度固定，难以灵活满足具体时钟频率、硬件接口及硬件资源的要求。对于总体处理速度要求较高的系统，解速率匹配模块将成为整体处理速度的瓶颈。

由于双口RAM(DPRAM)一个时钟最多只能同时进行两个地址的读或写操作，这导致基于目前解速率匹配方法的并行处理更加困难，难以满足高速处理的系统要求。

基于以上考虑，在3GPP LTE通信系统中，符合硬件资源限制，可根据系统要求灵活设计处理速率且逻辑简单的解速率匹配与解交织方法及装置是需要进一步解决的问题。

在3GPP LTE通信系统中，目前的方法在接收端做解速率匹配与解交织时，一般是针对输入符号进行顺序解速率匹配及解交织处理。然而，在硬件实现的过程中，目前的方法存在以下问题：

设待处理编码块的符号个数为Krm，则解速率匹配的过程一般需要Krm个时钟完成。相对于后续处理过程(解交织、HARQ合并等)，Krm的值并不固定，且不同传输码块间编码块的Krm值可能差异较大。这导致解速率匹配、解交织、HARQ合并等模块间的处理速度不匹配，很难用高效的流水(Pipe Line)方式实现，且模块间的控制逻辑复杂。

基于符号顺序处理的解速率匹配方式处理速度固定，难以灵活满足具体时钟频率、硬件接口及硬件资源的要求。对于处理速度要求较高的系统，解速率匹配模块将成为整体处理速度的瓶颈。

由于双口RAM(DPRAM)一个时钟最多只能同时进行两个地址的读或写操作，这导致基于目前解速率匹配方法的并行处理更加困难，难以满足高速处理的系统要求。

发明内容

本发明的目的是提供一种支持可变处理速率的LTE解速率匹配与解交织方法及装置

为实现上述目的，一种支持可变处理速率的LTE解速率匹配与解交织的装置，包括：

缓存RAM，用于缓存待处理的码块；

缓存RAM读控制器，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；

解交织RAM写控制器和数据合并装置，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；

解交织RAM读控制器，用于控制每个解交织子RAM的读操作；

解交织RAM，用于解交织“解交织RAM写控制器和数据合并装置”输出的数据。

本发明支持并行处理，处理速度快。保证一个码块的解速率匹配与解交织运算在K’个时钟内完成，实现了解速率匹配与解交织模块与后续模块间的处理速率匹配。满足硬件资源的限制，在一个时钟内实现符号的解速率匹配与解交织过程，没有中间缓存，硬件开销小。

附图说明

图1是LTE上行接收机功能框图；

图2是3GPP LTE发送侧速率匹配模块架构；

图3是本发明提出的LTE解速率匹配与解交织装置；

图4是本发明提出的LTE解速率匹配与解交织装置架构与信号流程。

具体实施方式

针对以上问题，本发明提出了一种LTE通信系统解速率匹配与解交织方法及装置。本发明的目标是：

根据块交织、比特收集及比特选择的位置转换特点，进行解速率匹配与解交织操作。应能保证运算逻辑简单，且在一个时钟周期内实现解速率匹配与解交织的功能。

实现解速率匹配的处理速率与Krm不相关，使得该模块与后续模块的处理速率匹配，从而达到简化模块间控制逻辑、易于系统设计的目的。

在满足硬件接口与DPRAM读写限制的同时，实现并行处理，支持可变处理速率以满足具体时钟频率及系统处理速率的要求。

较低的硬件开销。

在3GPP LTE通信系统中，解速率匹配与解交织的过程实际上是符号位置转换的过程。本发明的难点在于：

如何实现解速率匹配的处理速率与Krm不相关。即：无论解速率匹配前后码块的符号个数关系如何，对一个编码块的解速率匹配处理速率均应能与后续模块的处理速率匹配。

如何实现解速率匹配和解交织在一个时钟周期内完成。即：解速率匹配和解交织之间不能有任何缓存的过程，且运算逻辑要简单，不能有任何复杂的地址运算过程。

如何在满足DPRAM等硬件资源限制的同时实现高效的并行处理。并行处理意味着多个符号同时处理，在完成解速率匹配与解交织的过程后同时写入RAM。由于发送端块交织与比特收集规则的特点，并行处理完毕的符号的地址将是离散的，这将无法满足一个时钟周期内DPRAM最多同时写入两个地址的限制。

观察发现，根据发送端比特选择与发送规则的特点，去除交织器插入的填充符号的影响后，对待处理码块中的符号a而言，若i＝j％ 3K’，则a_i与a_j对应于发送端的同一比特。这意味着可以3K’为间隔，对输入符号进行

路的并行处理。这样可保证对一个编码块的解速率匹配处理可在3K’/M个时钟周期内完成，从而实现解速率匹配模块与后续模块的处理速率匹配。

根据硬件资源要求，将待处理符号的缓存RAM与解交织RAM均设成M符号宽，可实现一次读或写M个符号。同时观察到：多个符号同时完成解速率匹配与解交织操作后，虽然写入解交织RAM的绝对地址可能是离散的，但若以R个符号为一个逻辑block，在一个block内，这些符号的相对写入地址是连续的，这使得多个并行符号同时写入解交织RAM成为可能。

将解交织的地址运算过程分解为解交织RAM的读和写完成，从而简化解交织的地址运算并易于实现，使得一个时钟周期内完成解速率匹配与解交织运算成为可能。

本发明所提方法及装置如图3所示：

1.待处理码块的缓存RAM由N个独立子RAM组成，每个子RAM的宽度为M个符号，深度为

N个独立子RAM的组成方式保证缓存RAM在一个时钟周期内可同时从N个地址读取数据。

M个符号的RAM宽度保证一个时钟周期内可从一个地址内同时读出M个符号。

该缓存RAM的组成方式是实现符号并行处理及解速率匹配模块与后续模块处理速率匹配的必要前提。

2.解交织RAM由3个独立的子RAM组成，每个RAM的宽度为M个符号，深度为

。在每一个RAM中，形成C个逻辑block，每个block的宽度为M个符号，深度为

。每个block可存入的符号个数取决于block序号c，即：若P(c)<N_d，block#c可写入的符号个数为R-1，否则可写入的符号个数为R。其中，c∈[0，31]，P( )为如表1所示的块交织函数。

3个独立子RAM的组成方式使得处理完毕的S、P1及P2符号分别存放，便于后续模块的并行处理。

M个符号的RAM宽度与缓存RAM的宽度一致，便于符号的写入操作。

M个符号在并行完成解速率匹配后，虽然写入解交织RAM的绝对地址可能是离散的，但若以R为符号为一个逻辑block，在该block内，这些符号的相对写入地址是连续的，这使得多个并行符号同时写入解交织RAM成为可能。

3.缓存RAM读控制器实现以下功能：

实现待处理码块的顺序缓存。写入顺序为子RAM#0至子RAM#(N-1)。在一个子RAM的写入过程中，从地址0写入，遵循行优先于列的写入顺序。

保存填充符号在输入序列中的相对位置等信息。在子RAM读的过程中，将子RAM组织为循环RAM，且保证子RAM读的起始位置对应于发送端k₀的位置。

在子RAM读的过程中，若该RAM地址内未存有效数据，则读出0。

4.待处理码块缓存结束后，在缓存RAM读控制器的控制下，进行缓存子RAM的读操作：

实现N个子RAM的并行读操作，一个时钟周期内，每个RAM读取M个符号。

子RAM读执行循环RAM操作，读的起始位置由子RAM控制器控制。

由于子RAM的宽度为M个符号，因此对每一个子RAM而言，同时读M个符号最多涉及到2个地址的同时读操作，符合DPRAM读写限制。

5.对于一个时钟周期内读出的N个数据(每个数据含M个符号)，由解交织RAM写控制器和合并装置进行以下操作：

N个数据在合并装置内实现合并为一个数据，该数据包含M个符号。

对合并后的M个符号，解交织RAM写控制器产生片选信号，决定这M个符号应分别存入的解交织子RAM。片选信号产生规则为：对于输出的前K’个符号，写入子RAM#0，对于输出的后2K’个符号，间隔写入RAM#1及RAM#2。

对合并后的M个符号，解交织RAM写控制器产生写地址信号，决定这M个符号应分别存入的解交织子RAM地址。写地址信号的产生规则为：依据c＝0～31的顺序，依次向block#P(c)写入符号。在block写入过程中，由block的起始地址写入，遵循行优先于列、列优先于block的原则。

6.对解交织RAM的写操作结束后，由解交织RAM读控制器控制每个解交织子RAM的读操作。

读操作规则为：由block#N_d的起始地址开始循环RAM读操作，读的过程中遵循列优先于block、block优先于行的原则。

读出符号即为处理完毕的符号，可进行后续模块的处理。

需要注意的是，若设M＝6，在解交织RAM中进行三路并行读操作，根据DPRAM的限制，在每个解交织RAM中，一个时钟读取2个符号，则该方法可实现相对于输入速率6倍的处理速率。

由以上过程，该装置具有以下特点：

根据发送端比特选择与发送的特点，引入并行处理。保证对一个编码块的解速率匹配操作在3K’/M个时钟内完成，实现了解速率匹配模块与后续模块间的处理速率匹配。

引入逻辑block，解交织运算通过写与读完成，没有复杂的地址运算，易于实现。

合理规划RAM的宽度与子RAM的个数，实现相对于输入符号速率1-6倍的处理速率，且处理速率可变，可充分满足具体时钟频率及硬件接口的需要。

利用解交织后写入地址在绝对地址上离散，但在“列”相对地址上连续的特点，改变解交织RAM的写入方式，满足DPRAM同时读写的限制。

一个时钟内实现符号的解速率匹配与解交织过程，没有中间缓存，硬件开销小。

本发明的目的是提供一种3GPP LTE通信系统解速率匹配与解交织的方法及装置。该方法及装置的目标是实现3GPP LTE通信系统的解速率匹配及解交织功能。同时应具有处理速率设计灵活、逻辑简单且硬件开销较小的特点。

本发明装置原理如图3所示，包括：

1.缓存RAM：

该RAM由N个独立子RAM组成，

每个子RAM的宽度为M个符号，深度为

2.解交织RAM：

该RAM由3个独立的子RAM组成，每个子RAM的宽度为M个符号，深度为

在每一个子RAM中，形成C个逻辑block，C＝32。

每个block的宽度为M个符号，深度为

每个block可存入的符号个数取决于BLOCK序号c，即：若P(c)<Nd，BLOCK#c可写入的符号个数为R-1，否则可写入的符号个数为R。其中，c∈[0，31]，P()为如表1所示的块交织函数，N_d为根据3GPP TS 36.212标准，在块交织运算中所加入的填充比特个数。

表1 块交织函数P( )

3.缓存RAM读控制器：

实现待处理码块的顺序缓存。写入顺序为子RAM#0至子RAM#(N-1)。在一个子RAM的写入过程中，从地址0写入，遵循行优先于列的写入顺序。

由于填充符号在输入序列中的位置固定。该控制器负责保存填充符号在输入序列中的相对位置等信息。在子RAM读的过程中，将子RAM组织为循环RAM，且保证子RAM读的起始位置对应于发送端k₀的位置。

在子RAM读的过程中，若该RAM地址内未存有效数据，则读出0。

4.解交织RAM写控制器和数据合并装置：

合并装置负责将一个时钟周期内读出的N个数据在合并装置内实现合并为一个数据，该数据包含M个符号。

对合并后的M个符号，解交织RAM写控制器产生片选信号，决定这M个符号应分别存入的解交织子RAM。片选信号产生规则为：对于输出的前K’个符号，写入子RAM#0，对于输出的后2K’个符号，间隔写入RAM#1及RAM#2。

对合并后的M个符号，解交织RAM写控制器产生写地址信号，决定这M个符号应分别存入的解交织子RAM地址。写地址信号的产生规则为：依据c＝0～31的顺序，依次向block#P(c)存入符号。在block的写入过程中，由block的起始地址写入，遵循行优先于列、列优先于block的原则。

5.解交织RAM读控制器：

该控制器控制每个解交织子RAM的读操作。

读操作规则为：由block#Nd的起始地址开始循环RAM读操作，读的过程中遵循列优先于block，block优先于行的原则。

读出符号即为处理完毕的符号，可进行后续模块的处理。

需要注意的是，若设M＝6，在解交织RAM中进行三路并行读操作，根据DPRAM的限制，在每个解交织RAM中，一个时钟读取2个符号，则该方法可实现相对于输入速率6倍的处理速率。

本发明所提装置架构与信号流程如图4所示。

缓存RAM(401)：

该RAM由多个独立子RAM组成，子RAM的个数由解速率匹配前后码块中的符号个数决定。

每个子RAM的宽度为一个或多个符号宽度，子RAM的深度由解速率匹配后码块中的符号个数和子RAM宽度决定。

解交织RAM(402)：

该RAM由3个独立的子RAM组成，每个子RAM的宽度与缓存子RAM的宽度一致，深度为

在每一个子RAM中，形成C个逻辑block，C＝32。

每个block的宽度为M个符号，深度为

每个block可存入的符号个数取决于block序号c，即：若P(c)<N_d，block#c可写入的符号个数为R-1，否则可写入的符号个数为R。其中，c∈[0，31]，P( )为如表1所示的块交织函数，R为交织矩阵行数，N_d为3GPP TS 36.212标准中，块交织操作所加入的填充比特个数。

缓存RAM读控制器(403)：

实现待处理码块的顺序缓存。写入顺序为子RAM#0至子RAM#(N-1)。在一个子RAM的写入过程中，从地址0写入，遵循行优先于列的写入顺序。

负责保存填充符号在输入序列中的相对位置等信息。在子RAM读的过程中，将子RAM组织为循环RAM，且保证子RAM读的起始位置对应于发送端k₀的位置。

在子RAM读的过程中，若该RAM地址内未存有效数据，则读出0。

解交织RAM写控制器和数据合并装置(404)：

合并装置负责将一个时钟周期内读出的N个数据在合并装置内实现合并为一个数据，该数据包含M个符号。

对合并后的M个符号，解交织RAM写控制器产生片选信号，决定这M个符号应分别存入的解交织子RAM。片选信号产生规则为：对于输出的前K’个符号，写入子RAM#0，对于输出的后2K’个符号，间隔写入RAM#1及RAM#2。

对合并后的M个符号，解交织RAM写控制器产生写地址信号，决定这M个符号应分别存入的解交织子RAM地址。写地址信号的产生规则为：依据c＝0-31的顺序，依次向block#P(c)写入符号。在block的写入过程中，由block的起始地址写入，遵循行优先于列，列优先于block的原则。

解交织RAM读控制器(405)：

该控制器控制每个解交织子RAM的读操作。

读操作规则为：从block#N_d的起始地址开始循环RAM读操作，读的过程中遵循列优先于block，block优先于行的原则。

实施例1

在一个LTE Modem中，该装置应用于上行链路HARQ处理器的设计中，用以实现上行链路解速率匹配及解交织功能。

在该装置中，缓存RAM与解交织RAM的宽度均设为24比特，即3个符号宽度，每个符号宽度为8比特。

对缓存RAM中的待处理数据，进行多路并行读操作。对读出的数据，在完成数据合并后，在解交织RMA写控制器的控制下，实现向解交织RAM写的功能。在从解交织RAM读数据的过程中，进行三个子RAM并行读数据。一个时钟周期内，一个子RAM读一个符号的数据。从而实现3倍于符号输入速率的符号处理速率。

Claims (15)

1.一种支持可变处理速率的LTE解速率匹配与解交织的装置，包括：

缓存RAM(401)，用于缓存待处理的码块；

缓存RAM读控制器(403)，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；

解交织RAM写控制器和数据合并装置(404)，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；

解交织RAM读控制器(405)，用于控制每个解交织子RAM的读操作；

解交织RAM(402)，用于解交织“解交织RAM写控制器和数据合并装置”(404)输出的数据。

2.根据权利要求1所述的装置，其特征在于所述缓存RAM(401)由多个独立子RAM组成。

3.根据权利要求2所述的装置，其特征在于每个子RAM的宽度为M个符号，深度为解速率匹配后码块中的符号个数和子RAM宽度决定。

4.根据权利要求1所述的装置，其特征在于所述解交织RAM(402)由3个独立的子RAM组成。

5.根据权利要求4所述的装置，其特征在于每个子RAM的宽度与缓存子RAM的宽度一致，深度为。

6.根据权利要求5所述的装置，其特征在于在每个子RAM中形成C个逻辑block，其中C为32。

7.根据权利要求6所述的装置，其特征在于所述逻辑block的宽度为M个符号，深度为

。

8.根据权利要求1所述的装置，其特征在于所述缓存RAM读控制器(403)的写入顺序为子RAM#0至子RAM#(N-1)。

9.根据权利要求8所述的装置，其特征在于遵循行优先于列的写入顺序。

10.根据权利要求8所述的装置，其特征在于如果RAM地址内未存有效数据，则读出0。

11.根据权利要求1所述的装置，其特征在于所述解交织RAM读控制器(405)根据逻辑block，按下列规则读出数据：

列优先block，block优先于行。

12.根据权利要求1所述的装置，其特征在于按下述规则产生片选符号：

对于输出的前K’个符号，写入子RAM#0，对于输出的后2K’个符号，间隔写入RAM#1及RAM#2。

13.根据权利要求1所述的装置，其特征在于所述解交织RAM写控制器和数据合并装置(404)产生写地址信号，决定所述M个符号应分别存入的解交织子RAM的地址。

14.根据权利要求13所述的装置，其特征在于所述写地址信号的产生规则为：

依据c＝0-31的顺序，依次向block#P(c)写入符号。

15.根据权利要求14所述的装置，其特征在于在block的写入过程中，由block的起始地址写入，遵循行优先于列，列优先于block的原则。

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