CN106788975B - 基于sm4密码算法的加解密装置 - Google Patents

基于sm4密码算法的加解密装置 Download PDF

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Abstract

本发明公开了一种基于SM4密码算法的加解密装置，具有多路存储单元，每路存储单元用于对应连接多核CPU的一CPU核；所述加解密装置通过每路存储单元接收一CPU核的数据源，并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算，以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核。本发明通过将外部接口设计多队列存储模式，可以与多核CPU实现无缝对接，解决CPU多核之间由于竞争调度SM4算法单元导致系统性能下降问题，有效提高现有SM4密码算法的运行性能。

Description

基于SM4密码算法的加解密装置
技术领域
本发明涉及国密商用密码算法的硬件实现领域，特别是涉及一种基于SM4密码算法的加解密装置。
背景技术
SM4分组对称密码算法作为我国商用密码算法，该算法的分组数据长度为128比特，密钥数据长度为128比特其在数据加解密的应用范围非常广泛。例如数据存储的加解密，数据通讯的加解密等等，都需要对数据进行分组对称加解密运算。
对于硬件实现SM4分组对称算法芯片的使用方式，通常是CPU+SM4芯片的硬件设计方式，由CPU直接或间接控制调度SM4芯片。当CPU需要实行一个或多个数据源进行SM4算法加解密运算时，即向SM4芯片发送所需要加解密的分组数据源和相对应的密钥数据，SM4芯片接收到加解密数据源之后，开始进行分组对称加解密运算，等加解密运算结束后，返回加解密结果给CPU。
通常SM4芯片设计方法的加解密运算模块只能一个一个数据源地窜行执行加解密运算，在应对SM4 ECB处理模式可以获得非常高的运算性能，但在应对SM4 CBC/OFB等反馈处理模式时却变得性能低下。
如果CPU是多核多线程同时申请调度SM4芯片运算的情况，多核多线程之间并发处理任务的将受到SM4芯片串行运算的影响，特别是在SM4CBC或OFB加解密模式下更为突出。
发明内容
为了克服上述现有技术的缺陷，本发明要解决的技术问题是提供一种基于SM4密码算法的加解密装置，用以提高现有SM4密码算法的运行性能。
为解决上述技术问题，本发明中的一种基于SM4密码算法的加解密装置，具有多路存储单元，每路存储单元用于对应连接多核CPU的一CPU核；
所述加解密装置通过每路存储单元接收一CPU核的数据源，并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算，以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核。
本发明有益效果如下：
本发明通过将外部接口(存储单元)设计多队列存储模式，可以与多核CPU实现无缝对接，解决CPU多核之间由于竞争调度SM4算法单元导致系统性能下降问题，适应比较复杂的应用设计方案。
同时，通过多路并发运算，可以进行多路不同数据源同时进行加解密运算，避免由于个别队列数据源比较多的情况下，阻塞其他队列数据源无法及时得到运算。特别是在SM4算法的ECB、CBC、CFB、OFB多种处理模式同时使用的情况下，避免不同模式之间的相互影响。
附图说明
图1是本发明实施例中基于SM4密码算法的加解密装置的系统架构图；
图2是本发明实施例中基于SM4密码算法的加解密装置的结构示意图；
图3是本发明实施例中轮密钥运算模块的结构示意图；
图4是本发明实施例中轮密钥运算硬件实现模式示意图；
图5是本发明实施例中分组数据加解密模块的结构示意图；
图6是本发明实施例中加解密运算硬件实现模式示意图；
图7是本发明实施例中一种具有2个存储轮密钥RAM加解密装置的结构示意图；
图8是本发明实施例中另一种具有2个存储轮密钥RAM加解密装置的结构示意图；
图9是本发明实施例中支持八个并发分组数据源运算的分组数据加解密模块的结构示意图。
具体实施方式
为了提高现有SM4密码算法的运行性能，本发明提供了一种基于SM4密码算法的加解密装置，以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不限定本发明。
如图1所示，本发明实施例中一种基于SM4密码算法的加解密装置(简称加解密装置)，具有多路存储单元，每路存储单元用于对应连接多核CPU的一CPU核；
所述加解密装置通过每路存储单元接收一CPU核的数据源，并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算，以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核。
进一步说，所述每路存储单元包括上行单元和下行单元；所述下行单元用于存储相应一CPU核的下行队列的数据源，所述上行单元用于将与一加解密运算结果数据以上行队列的形式返回给相应的一CPU核。
具体说，1、多核CPU与加解密装置之间通过多通道DMA控制器联接。每个DMA通道对应一个CPU核，每个CPU核通过对应的DMA通道独立调度SM4算法加速模块，实现多核并发运行。
2、多通道DMA控制器与SM4算法加速模块设计有多路存储buffer(存储单元)，存储buffer设计成上行和下行两种模式。下行buffer(下行单元)用于存储CPU发送给SM4算法加速模块的数据，上行buffer(上行单元)用于SM4算法加速模块把加解密运算结果返回CPU。
3、SM4算法加速模块对输入多队列数据源实行轮循读取，各队列的数据均等机会得到加解密运算，避免由于个别队列的数据量大导致其他队列的数据被阻塞的现象。内部实行多个数据源并发运算机制。
在上述实施例的基础上，进一步提出上述实施例的变型实施例，在此需要说明的是，为了使描述简要，在各变型实施例中仅描述与上述实施例的不同之处。
在本发明的一个实施例中，所述数据源包括秘钥数据和分组数据；如图2所示，所述装置包括输入加解密数据分转控制模块(即输入分转控制模块)、输出加解密数据分转控制模块(即输出分转控制模块)、支持多路并发运算的轮密钥模块和支持多路并发运算的分组数据加解密模块；
所述输入分转控制模块，用于对所述各下行单元的数据源进行轮询读取，以及将读取的各秘钥数据送入到所述轮密钥运算模块，将读取的各分组数据送入到所述分组数据加解密模块；
所述轮密钥运算模块，用于对接收的各秘钥数据进行轮密钥并发运算，得到各轮秘钥结果数据；
所述分组数据加解密模块，用于获取各轮秘钥结果数据，根据每个轮秘钥结果数据和相应接收的分组数据进行并发SM4密码算法的加解密运算；
所述输出分转控制模块，用于将所述分组数据加解密模块的各加解密运算结果数据分别存储在相应的上行单元。
具体说，加解密装置包括四个模块：
1)输入加解密数据分转模块。
2)支持多路并发运算的轮密钥模块。
3)支持多路并发运算的分组数据加解密模块。
4)输出加解密数据分转模块。
下面是各个模块的详细设计描述：
1、输入加解密数据分转控制模块；
SM4算法加速模块与CPU DMA控制器之间(或者是其他外部总线接口)设计一个加解密数据分转控制模块，对多路入口buffer的加解密数据进行轮循读取，提取出加解密数据的密钥送入到轮密钥运算模块，加解密分组数据源则送入到SM4分组数据运算模块，并标识数据的入口buffer序号。当加解密结果返回时，则根据数据的入口buffer序号，把运算结果写入相对应的输出buffer。
2、支持多路并发运算的轮密钥模块；
如图3所示，所述轮密钥运算模块包括至少一路秘钥数据接口缓存、轮运算主控制器、多个轮运算子控制器、SM4算法轮秘钥逻辑运算资源模块和双口轮密钥存储模块；
每一路秘钥数据接口缓存，用于存储所述输入分转控制模块送入的秘钥数据；
所述轮运算主控制器，用于针对每一路秘钥数据接口缓存，在检测到该路秘钥数据接口缓存有秘钥数据时，调度所述多个轮运算子控制器；
所述多个轮运算子控制器，用于在所述轮运算主控制器的调度下，从该路秘钥数据接口缓存中并行读取秘钥数据，对每个秘钥数据生成存储写地址，并以流水线方式将读取的秘钥数据发送给所述SM4算法轮秘钥逻辑运算资源模块；
所述SM4算法轮秘钥逻辑运算资源模块，用于针对每个秘钥数据，对该秘钥数据进行轮密钥运算，并根据该秘钥数据相应的存储写地址，将该秘钥数据的轮密钥运算结果数据存储在所述双口轮密钥存储模块。
其中，所述SM4算法轮秘钥逻辑运算资源模块采用四个时钟周期完成一级轮密钥运算；所述子控制器的个数为4个、8个、16个或32个；所述双口轮密钥存储模块为2个。
所述轮密钥运算结果数据包括加密轮密钥运算结果数据和解密轮密钥运算结果数据；
所述加密轮密钥运算结果数据低位地址采用递增方式；
所述解密轮密钥运算结果数据低位地址采用递减方式。
具体说：
a)密钥数据buffer(即秘钥数据接口缓存)；
加解密数据分转控制模块剥离出密钥数据写入轮密钥运算模块的接口buffer，为后续做轮密钥运算使用。
b)主控制模块(即轮运算主控制器)；
主控制模块用于监控密钥buffer是否有有效密钥以及控制其他四个子控制模块，使四个子模块轮流读取密钥buffer数据，并以流水线方式控制子控制器并发运行。
c)子控制模块(轮运算子控制器)
本发明采用四个子控制模块。子控制模块受控于主控制模块。当主控制模块发送一个新密钥需要进行轮密钥运算的消息给其中一个子控制模块，该子控制模块则开始读取密钥buffer的密钥数据，并启动轮密钥运算控制状态机，通过控制状态机把密钥数据送入到轮密钥运算资源模块进行轮密钥运算。控制状态机控制轮密钥运算过程中，同时生成存储轮密钥结果的RAM写地址，一同与密钥数据送入到轮密钥运算资源模块。当控制状态机完成32轮密钥数据传送之后，将给主控制模块发送ready信号，准备接收下一个密钥数据。四个子控制模块通过主控制模块的调度控制，进行轮密钥并发运算；同时，四个控制状态机在主控制模块控制下，以流水线方式传送各组密钥数据给轮密钥运算模块。
主控制模块与四个子控制模块的状态机时序关系如下表所示：
d)sm4算法轮密钥运算资源模块(即SM4算法轮秘钥逻辑运算资源模块)；
轮密钥运算需要进行32级轮非线性逻辑运算，轮密钥运算硬件实现模式如图4所示，本发明采用用一级逻辑运算资源的设计方法，减少逻辑资源使用，通过外部子控制模块实行轮循迭代方式完成32轮轮密钥运算。轮密钥运算资源设计成用四个时钟周期完成一级轮密钥运算，采用四级流水线设计方式。通过外部四个子控制模块调度控制，实现4个不同密钥的轮密钥并发轮循迭代运算。每经过一级轮密钥运算，输出一个轮密钥结果写入到ram里面。ram的写地址由外部子控制模块控制：加密轮密钥低位地址采用0--31递增方式，解密轮密钥低位地址采用31--0递减方式。这样设计将为后续分组数据的加密运算和解密运算使用轮密钥达成统一方式。
e)存储轮密钥ram(即双口轮密钥存储模块)
存储轮密钥ram是一个双口ram，写地址、输入数据由sm4算法轮密钥运算资源模块控制，读地址、接收输出数据则由分组数据运算模块控制。
3、支持多路并发运算的分组数据加解密模块；
如图5所示，所述分组数据加解密模块包括至少一路分组数据接口缓存、加解密主控制模块、多个加解密子控制模块、SM4算法分组数据逻辑运算资源模块和至少一路加解密运算结果数据输出接口缓存；
每一路分组数据接口缓存，用于存储所述所述输入分转控制模块送入的分组数据；
所述加解密主控制模块，用于针对每一路分组数据接口缓存，在检测到该路分组数据接口缓存中有分组数据，并且所述双口轮密钥存储模块中存储对应轮密钥运算结果数据时，调度所述多个加解密子控制模块；
所述多个加解密子控制模块，用于在所述加解密主控制模块的调度下，从该路分组数据接口缓存中并行读取分组数据，以及从所述双口轮密钥存储模块中读取相应的轮密钥运算结果数据，并以流水线的方式将读取的分组数据和轮密钥运算结果数据发送给所述SM4算法分组数据逻辑运算资源模块；
所述SM4算法分组数据逻辑运算资源模块，用于针对每个分组数据和对应的轮密钥运算结果数据进行加解密数据；
每路加解密运算结果数据输出接口缓存，用于将所述SM4算法分组数据逻辑运算资源模块的加解密运算结果数据分别存储在相应的上行单元。
进一步说，每一路分组数据接口缓存中存储的每个分组数据携带长度信息和下行队列序号；
每个加解密子控制模块，用于针对每个分组数据，根据该分组数据的长度信息确定加解密运算次数，并将该分组数据和对应的轮密钥运算结果数据发送给所述SM4算法分组数据逻辑运算资源模块；
所述SM4算法分组数据逻辑运算资源模块，用于根据所述加解密运算次数，针对每个分组数据和对应的轮密钥运算结果数据进行加解密数据。
进一步说，每一路分组数据接口缓存中存储的每个分组数据还携带ECB\CBC\OFB反馈模式；
每个加解密子控制模块，还用于根据所述反馈模式，将所述下行队列序号对应的加解密运算结果数据进行ECB\CBC\OFB处理；
每路加解密运算结果数据输出接口缓存，用于将每个加解密子控制模块处理后的加解密运算结果数据分别存储在相应的上行单元。
其中，所述SM4算法分组数据逻辑运算资源模块采用四个时钟周期完成一个32位分组数据的加解密运算；所述分组数据加解密模块具有一级SM4算法分组数据逻辑运算资源；所述子控制器为的个数为4个、8个、16个或32个；所述装置包括多个分组数据加解密模块。
具体说，
a)四路分组数据输入buffer(即分组数据接口缓存)
用于存储四路不同源的输入分组数据，为后面并发运算提供分组数据源。buffer除了分组数据，还携带分组数据的长度、ECB/CBC/OFB等数据反馈模式以及外部数据队列序号等，为后续分组数据运算提供长度、运算模式以及返回数据队列序号等消息。
b)主控制模块(即加解密主控制模块)
本发明设计一个主控制模块，用于监控分组buffer是否有分组数据、轮密钥RAM是否有轮密钥结果以及控制其他四个子控制模块，使能四个子模块读取分组数据和轮密钥，并以流水线方式控制子控制器进行分组数据加解密并发运算。
c)子控制模块(即加解密子控制模块)
本发明设计四个子控制模块。子控制模块受控于主控制模块。当主控制模块发送一个新分组数据源需要进行加解密运算的消息给其中一个子控制模块，该子控制模块则启动控制状态机读取分组数据的长度、ECB/CBC/OFB等数据反馈模式以及外部数据队列序号等。子控制模块根据长度确定执行分组数据运算次数，读取buffer的分组数据，并传送入SM4算法分组数据逻辑运算资源模块进行加解密运算；根据反馈模式对分组数据运算实行ECB/CBC/OFB等模式处理，并输出分组数据运算结果；数据队列序号则是输出加解密结果的队列号，与分组数据运算结果一起写入到输出buffer，用于外部DMA控制器返回数据给CPU使用。
主控制模块状态机与四个子控制模块状态机的时序关系如下表所示，
从状态机时序关系表可知，主控制状态机一直由四个运行状态循环执行，在主控制状态机的控制下，四个子控制状态机以流水线方式并发运行，实现四个不同数据源的分组数据进行加解密运算。
d)SM4算法分组数据逻辑运算资源模块(即SM4算法分组数据逻辑运算资源模块)；
分组数据运算需要进行32级轮非线性逻辑运算，分组数据运算(即加解密运算)硬件实现模式如图6所示。
本发明设计用一级逻辑运算资源的设计方法，通过外部子控制模块实行轮循迭代方式完成32轮分组数据运算。分组数据运算逻辑资源设计成用四个时钟周期完成一个32位分组数据运算,采用四级流水线设计方式，支持四路不同源分组数据同时运算。通过四个子控制模块调度控制，实现4个不同源的分组数据并发轮循迭代运算。每经过一级分组数据运算，输出一个加解密结果发送给子控制模块暂存，子控制模块判断加解密结果是否需要实行OFB后反馈模式处理，如果需要则实行OFB处理之后再写入输出buffer，否则将直接写入输出buffer。
由于解密运算使用轮密钥在计算过程中已经经过逆序处理，分组数据逻辑运算资源模块不需要区分加密运算还是解密运算，统一用一种运算方式完成加密和解密运算。
e)输出buffer(即加解密运算结果数据输出接口缓存)；
输出buffer缓存加解密数据结果，数据将由输出加解密数据分转模块发送给外部模块。
4、输出加解密数据分转模块；
输出加解密数据分转模块将读取输出buffer的输出序列号，把加解密数据返回给外部DMA控制器相应序列号队列。
本发明中装置支持并发运算的SM4密码算法，用于解决现有技术方案中CPU多核多线程并发申请调度SM4密码算法芯片的复杂应用场景，特别是在不降低SM4 ECB处理模式的性能前提，提高SM4 CBC、OFB等模式的运算性能。
本发明中装置主要分为两大运算部分，一部分数据源密钥的轮密钥运算模块，另一部分既是分组数据的加解密运算模块。
本发明中装置为支持CPU多核调度SM4密码算法硬件加速运算单元，SM4算法分组数据源和密钥数据设计成支持多路输入、输出队列架构，用于对应多核CPU并发调度SM4。
轮密钥运算模块对多个密钥数据队列进行轮循读取轮密钥实现并发运算，所计算得到多个轮密钥结果缓存到一个双口RAM，为后续的分组数据的加解密运算模块使用。轮密钥运算模块支持并发运算的数量可以设计成4个、8个、16个或更多个，可以根据实际使用芯片资源数量或者设计需要来增加或减少并发数。
进一步地，本发明中轮密钥运算模块运算得到轮密钥结果缓存入一个双口RAM，分组数据的加解密运算模块将读取双口RAM的轮密钥和与该轮密钥相关的数据源分组数据进行加解密运算；
分组数据的加解密运算模块设计成支持多条不同分组加解密数据源并发运算。并发运算的数量可以设计成4个、8个、16个或更多个，可以根据实际使用芯片资源数量或者设计需要来增加或减少并发数。
进一步地，本发明装装置为配合使用并发运算的轮密钥运算模块和并发运算的分组数据的加解密运算模块,密钥和数据源输入、输出队列设计为多队列模式，每个输入、返回队列有各自编号。这样通过加解密的数据结果能够准确返回给多核CPU的。
本发明中装置结合SM4算法的本质，充分利用SM4算法流水线方式的硬件运算资源模块，进行设计架构方面的优化，在不增加多少逻辑资源的情况，实现并发运算SM4密码算法，提高SM4CBC、OFB模式的处理性能，在结合CPU多核多线程调度使用情况，充分提升整个系统性能。
本发明中装置，进一步在上述各实施例的基础上，如图7所示，为了进一步提高运算性能，只需要增加一个存储轮密钥RAM，即可以满足并发执行八个不同分组数据源运算的要求。
在芯片资源比较丰富的情况下，为增加轮密钥的运算速度，则轮密钥模块增加一级轮密钥运算资源，同时子控制模块设计为八个，主控制同时控制八个子控制模块并发执行。其具体结构如图8所示。
为进一步提高运算性能，如图9所示，本发明中装置还支持并发执行八路不同分组数据源，需要采用两个分组数据运算资源，同时子控制模块设计为八个。主控制模块同时控制八个子控制模块并发运行。
本发明实施例中装置在已有SM4算法硬件实现的基础上进行优化，在不增加多少逻辑占用的资源的情况，实现并发运算SM4密码算法，在不降低SM4ECB模式性能前提下，显著地提高了SM4CBC、OFB模式的处理性能，再结合CPU多核多线程调度方式使用，充分提升整个系统性能。
虽然本申请描述了本发明的特定示例，但本领域技术人员可以在不脱离本发明概念的基础上设计出来本发明的变型。
本领域技术人员在本发明技术构思的启发下，在不脱离本发明内容的基础上，还可以对本发明做出各种改进，这仍落在本发明的保护范围之内。

Claims (9)

1.一种基于SM4密码算法的加解密装置，其特征在于，所述装置具有多路存储单元，每路存储单元用于对应连接多核CPU的一CPU核；
所述加解密装置通过每路存储单元接收一CPU核的数据源，并基于接收的所有CPU核的数据源进行并发SM4密码算法的加解密运算，以及将各加解密运算结果数据通过每路存储单元返回给相应的CPU核；
所述每路存储单元包括上行单元和下行单元；所述下行单元用于存储相应一CPU核的下行队列的数据源，所述上行单元用于将与一加解密运算结果数据以上行队列的形式返回给相应的一CPU核。
2.如权利要求1所述的装置，其特征在于，所述数据源包括秘钥数据和分组数据；所述装置包括输入分转控制模块、输出分转控制模块、轮密钥运算模块和分组数据加解密模块；
所述输入分转控制模块，用于对所述各下行单元的数据源进行轮询读取，以及将读取的各秘钥数据送入到所述轮密钥运算模块，将读取的各分组数据送入到所述分组数据加解密模块；
所述轮密钥运算模块，用于对接收的各秘钥数据进行轮密钥并发运算，得到各轮秘钥结果数据；
所述分组数据加解密模块，用于获取各轮秘钥结果数据，根据每个轮秘钥结果数据和相应接收的分组数据进行并发SM4密码算法的加解密运算；
所述输出分转控制模块，用于将所述分组数据加解密模块的各加解密运算结果数据分别存储在相应的上行单元。
3.如权利要求2所述的装置，其特征在于，所述轮密钥运算模块包括至少一路秘钥数据接口缓存、轮运算主控制器、多个轮运算子控制器、SM4算法轮秘钥逻辑运算资源模块和双口轮密钥存储模块；
每一路秘钥数据接口缓存，用于存储所述输入分转控制模块送入的秘钥数据；
所述轮运算主控制器，用于针对每一路秘钥数据接口缓存，在检测到该路秘钥数据接口缓存有秘钥数据时，调度所述多个轮运算子控制器；
所述多个轮运算子控制器，用于在所述轮运算主控制器的调度下，从该路秘钥数据接口缓存中并行读取秘钥数据，对每个秘钥数据生成存储写地址，并以流水线方式将读取的秘钥数据发送给所述SM4算法轮秘钥逻辑运算资源模块；
所述SM4算法轮秘钥逻辑运算资源模块，用于针对每个秘钥数据，对该秘钥数据进行轮密钥运算，并根据该秘钥数据相应的存储写地址，将该秘钥数据的轮密钥运算结果数据存储在所述双口轮密钥存储模块。
4.如权利要求3所述的装置，其特征在于，所述SM4算法轮秘钥逻辑运算资源模块采用四个时钟周期完成一级轮密钥运算；所述子控制器的个数为4个、8个、16个或32个；所述双口轮密钥存储模块为2个。
5.如权利要求3所述的装置，其特征在于，所述轮密钥运算结果数据包括加密轮密钥运算结果数据和解密轮密钥运算结果数据；
所述加密轮密钥运算结果数据低位地址采用递增方式；
所述解密轮密钥运算结果数据低位地址采用递减方式。
6.如权利要求3所述的装置，其特征在于，所述分组数据加解密模块包括至少一路分组数据接口缓存、加解密主控制模块、多个加解密子控制模块、SM4算法分组数据逻辑运算资源模块和至少一路加解密运算结果数据输出接口缓存；
每一路分组数据接口缓存，用于存储所述所述输入分转控制模块送入的分组数据；
所述加解密主控制模块，用于针对每一路分组数据接口缓存，在检测到该路分组数据接口缓存中有分组数据，并且所述双口轮密钥存储模块中存储对应轮密钥运算结果数据时，调度所述多个加解密子控制模块；
所述多个加解密子控制模块，用于在所述加解密主控制模块的调度下，从该路分组数据接口缓存中并行读取分组数据，以及从所述双口轮密钥存储模块中读取相应的轮密钥运算结果数据，并以流水线的方式将读取的分组数据和轮密钥运算结果数据发送给所述SM4算法分组数据逻辑运算资源模块；
所述SM4算法分组数据逻辑运算资源模块，用于针对每个分组数据和对应的轮密钥运算结果数据进行加解密数据；
每路加解密运算结果数据输出接口缓存，用于将所述SM4算法分组数据逻辑运算资源模块的加解密运算结果数据分别存储在相应的上行单元。
7.如权利要求6所述的装置，其特征在于，每一路分组数据接口缓存中存储的每个分组数据携带长度信息和下行队列序号；
每个加解密子控制模块，用于针对每个分组数据，根据该分组数据的长度信息确定加解密运算次数，并将该分组数据和对应的轮密钥运算结果数据发送给所述SM4算法分组数据逻辑运算资源模块；
所述SM4算法分组数据逻辑运算资源模块，用于根据所述加解密运算次数，针对每个分组数据和对应的轮密钥运算结果数据进行加解密数据。
8.如权利要求7所述的装置，其特征在于，每一路分组数据接口缓存中存储的每个分组数据还携带ECB\CBC\OFB反馈模式；
每个加解密子控制模块，还用于根据所述反馈模式，将所述下行队列序号对应的加解密运算结果数据进行ECB\CBC\OFB处理；
每路加解密运算结果数据输出接口缓存，用于将每个加解密子控制模块处理后的加解密运算结果数据分别存储在相应的上行单元。
9.如权利要求6-8中任意一项所述的装置，其特征在于，所述SM4算法分组数据逻辑运算资源模块采用四个时钟周期完成一个32位分组数据的加解密运算；所述分组数据加解密模块具有一级SM4算法分组数据逻辑运算资源；所述子控制器为的个数为4个、8个、16个或32个；所述装置包括多个分组数据加解密模块。
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