CN101599828A - 一种高效的rsa加解密方法及其协处理器 - Google Patents
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Abstract
本发明公开一种高效的RSA加解密方法及其协处理器，高效的RSA加解密方法根据需要加解密文件的大小规模情况，选择适当的加解密机制。对于数据较少的文件采用传统的加解密处理机制，而对于采用传统加解密机制运算时间过长的较大尺寸的文件，则采用高效的预处理查找表转换机制，以替代传统的运算量极大的模幂运算，从而使本加解密方法下能够适应不同尺寸文件的加解密要求，并且均具有较高的运算处理效率。高效的RSA加解密协处理器由外部总线接口模块(1)，指令译码模块(2)，控制寄存器(3)，状态寄存器(4)，预处理查找表(5)，加解密控制FSM(6)，数据通路模块(7)，模幂运算模块(8)，计数器(9)和比较器(10)构成。和传统设计相比本发明在处理大数据文件时具有明显的优势，数据越大，优势越大。
Description
一.技术领域
本发明公开一种高效的RSA加解密方法及其协处理器，特别是对大数据文件可进行高效加密和解密的RSA加解密方法及其协处理器协处理器。
二.背景技术
随着社会信息化的不断发展，网络技术得到了广泛应用，网络的开放性也给信息安全带来了严重的隐患，而密码技术则是确保信息安全的核心技术。公匙密码体制的提出，有效的解决了在公共信道上密钥分发困难以及无法达成不可否认服务等问题。在众多公钥算法中，RSA算法最著名，使用也最广泛。RSA算法是由R L Rivest，A Shamir，L Adleman三人在1978年提出，他们在论文中指出RSA算法的数学基础是数论中的欧拉定理，其安全性依赖于大数的因数分解的困难性，即模幂运算的模数越高越安全。在1980年，随着montgomery模乘算法的提出进一步提高了在硬件上实现RSA算法的可能性。1993年由英国学者walter提出了montgomery算法的脉动阵列来解决大数模乘问题。
虽然RSA算法的安全性公认的非常高，但由于在追求高安全强度情况下RSA的模幂运算的模数长度至少是1024bit以上，使运算量相当大，导致其加解密速度较慢，比对称加密算法慢几个数量级，且随着模数长度继续增加，使其运算速度成为其最大的瓶颈，在现实中很难用它来加解密较长的文件，而仅用于数字证书中字符较短的文件密钥加解密等少数场合，其应用面受到很大的制约。
三.发明内容
本发明的目的在于提供一种新的RSA加解密方法及其协处理器，使其既可满足较短数据的加解密这种传统RSA的应用要求，又能在对大数据文件的加解密时具有很高的效率，以有效解决现有RSA加解密协处理器难以应用于大数据文件加解密的缺憾。
本发明的技术方案是：
本发明高效的RSA加解密方法是，根据需要加解密文件的大小规模情况，选择适当的加解密机制。对于数据较少的文件采用传统的加解密处理机制。而对于采用传统加解密机制运算造成运算时间过长的较大尺寸的文件，则采用高效的预处理查找表转换机制，以替代传统的运算量极大的模幂运算，从而使加解密方法下能够适应不同尺寸文件的加解密要求，并且均具有较高的运算处理效率。预处理查找表转换机制的要点在于：加密时，首先将ASCII码表二进制化后以8bit为一组送入模幂运算模块加密以建立预处理查找表，然后将建立的预处理查找表送往解密方，而为了其在公共信道上传输的安全，在传送之前要对预处理查找表的内容以1024bit为一组送入模幂运算模块加密，至此加密的预处理阶段完成，在正式加密阶段中，将明文按照ASCII码表二进制化后以8bit直接从预处理查找表中查找并形成所对应的密文，而不是对该段数据进行反复的模幂运算加密。解密时，首先将加密方送来的加密后的预处理查找表内容送入模幂运算模块进行解密以在解密方建立和加密方同样的预处理查找表，至此解密的预处理阶段完成。在正式的解密阶段中，将密文的数据段以1024bit为一组与预处理查找表的内容进行比较以得出解密的结果，而不是对该段数据进行反复的模幂运算解密。
实现本方法的高效的RSA加解密协处理器，其结构由外部总线接口模块1，指令译码模块2，控制寄存器3，状态寄存器4，预处理查找表5，加解密控制FSM 6，数据通路模块7，模幂运算模块8，计数器9和比较器10构成，外部总线接口模块1承担与协处理器外部的数据传输任务，并与指令译码模块2和数据通路模块7连接，承担向指令译码模块2传送指令的任务和与数据通路模块7之间的数据通讯任务，指令译码模块2完成指令译码工作，其输出与加解密控制FSM 6连接，承担将译码后的指令向加解密控制FSM 6传送的任务，加解密控制FSM 6生成各种控制信号和状态信号并控制整个加解密过程，其输出分别与控制寄存器3和状态寄存器4连接，承担将控制信号向控制寄存器3以及将状态信号向状态寄存器4发送的任务，控制寄存器3和状态寄存器4分别用于存放由加解密控制FSM 6生成并发送来的控制信号和状态信号，各自的输出均与模幂运算模块8和计数器9连接，完成将所存放的控制信号和状态信号向模幂运算模块8和计数器9发送的任务，模幂运算模块8反复进行模乘运算的迭代，模幂运算模块8与预处理查找表5连接，在基于预处理查找表的加密和解密工作模式下完成两者之间的数据传输，将模幂运算模块8和数据通路模块7连接，以完成将预处理查找表5的内容再次加密的结果数据向解密方输送，将8bit的计数器9和模幂运算模块8连接，以完成将ASCII码表所对应的二进制码集以8bit为一组送模幂运算模块8完成加密操作，将比较器10和预处理查找表5连接，以完成在基于预处理查找表的解密工作模式下将密文和预处理查找表5的数据进行比较从而实现解密的查表操作，预处理查找表5用于完成存储将8bit计数器9的内容送给模幂运算模块8加密后的结果数据的任务，数据通路模块7用于数据的输入和输出并负责对输入输出数据的宽度进行调整。
所述预处理查找表5是由多个block ram互联形成固定大小数据宽度的双端口存储空间RAM，其间存储的是预先将ASCII码表中的字符转化成对应的二进制码集，该二进制码集以8bit为一组送模幂运算模块8经计算的结果以作为加解密运算时查表参照使用。由此实现基于预运算查找表的，其后的加解密操作完全不需要进行模幂运算的加解密模式，即用对预处理查找表的查找操作替代传统的运算量极大的模幂运算。
所述模幂运算模块8主要由模乘器、参数的存储单元和预运算单元，以及模幂控制单元采组成。其中模乘器采用的是线性脉动阵列流水线结构，其加法进位链采用了单重分组跳跃进位的进位方式，即每个处理单元PE处理16bit的运算，每个处理单元PE内采用并行进位链结构(超前进位加法器CLA)以减少加法计算的周期，而处理单元PE之间采用串行的进位链结构。预运算单元由一个16bit的超前进位加法器CLA分时复用完成1024bit的加法完成预运算。参数的存储单元用于储存模幂运算所需的各参数和中间结果。
本发明的使用效果：
本发明的使用效果可明显体现在对大数据文件加解密时的高效上。为了验证本发明的性能情况，发明人用Xilinx公司的virtex2系列XC2v1500型号的FPGA上搭建了本发明高效的RSA加解密协处理器的验证原型。在最高200MHz的时钟频率下测得传统模式下进行1024bit的模幂运算速率达到89.4Kbit/s，比传统设计的运算速率提高30％。在基于预处理查找表的加解密模式下，完成1Mbit数据加密的速度达到5873Kbit/s，解密的速度达到平均3799Kbit/s；加密100Mbit数据的速度达17715Kbit/s，解密的速度达到平均9114Kbit/s；加密1Gbit数据的速度达163840Kbit/s，解密速度达到平均12066Kbit/s；加密速度分别达到传统设计运算速率的66倍、125倍和1760倍，解密速度分别达到传统设计运算速率的42倍、102倍和135倍。很容易看出本发明在处理大数据文件时的明显优势，数据越大，优势越大。
四.附图说明
图1为本发明高效的RSA加解密方法处理流程图。
图2为本发明高效的RSA加解密协处理器的结构示意图。其中：
1＝外部总线接口模块
2＝指令译码模块
3＝控制寄存器
4＝状态寄存器
5＝预处理查找表
6＝加解密控制FSM
7＝数据通路模块
8＝模幂运算模块
9＝计数器
10＝比较器
图3为本发明的模幂运算流程示意图。
图4为本发明的模幂运算模块结构示意图。
图5为本发明改进的模乘器的线性脉动阵列结构示意图。
图6为本发明模乘器的线性脉动阵列结构中处理单元的结构示意图。
图7为本发明模乘器内的处理单元内部的并行加法进位链的结构。
五.具体实施方式
实施例1
参见图1。本实施例说明本发明的方法示意。本方法根据需要加解密文件的大小规模情况，选择适当的加解密机制。对于数据较少的文件采用传统的加解密处理机制。而对于采用传统加解密机制运算造成运算时间过长的较大尺寸的文件，则采用高效的预处理查找表转换机制，以替代传统的运算量极大的模幂运算，从而使加解密方法下能够适应不同尺寸文件的加解密要求，并且均具有较高的运算处理效率。预处理查找表转换机制的要点在于：加密时，首先将ASCII码表二进制化后以8bit为一组送入模幂运算模块加密以建立预处理查找表，然后将建立的预处理查找表送往解密方，而为了其在公共信道上传输的安全，在传送之前要对预处理查找表的内容以1024bit为一组送入模幂运算模块加密，至此加密的预处理阶段完成，在正式加密阶段中，将明文按照ASCII码表二进制化后以8bit直接从预处理查找表中查找并形成所对应的密文，而不是对该段数据进行反复的模幂运算加密。解密时，首先将加密方送来的加密后的预处理查找表内容送入模幂运算模块进行解密以在解密方建立和加密方同样的预处理查找表，至此解密的预处理阶段完成。在正式的解密阶段中，将密文的数据段以1024bit为一组与预处理查找表的内容进行比较以得出解密的结果，而不是对该段数据进行反复的模幂运算解密。
实施例2
参见图2。本实施例说明本发明高效的RSA加解密协处理器的结构。在本实施例中，协处理器内部由外部总线接口模块1，指令译码模块2，控制寄存器3，状态寄存器4，预处理查找表5，加解密控制FSM 6，数据通路模块7和模幂运算模块8，计数器9，比较器10构成。外部总线接口模块1承担与协处理器外部的数据传输任务，并与指令译码模块2和数据通路模块7连接，承担向指令译码模块2传送指令的任务和与数据通路模块7之间的数据通讯任务，指令译码模块2完成指令译码工作，其输出与加解密控制FSM 6连接，承担将译码后的指令向加解密控制FSM6传送的任务，加解密控制FSM 6生成各种控制信号和状态信号并控制整个加解密过程，其输出分别与控制寄存器3和状态寄存器4连接，承担将控制信号向控制寄存器3以及将状态信号向状态寄存器4发送的任务，控制寄存器3和状态寄存器4分别用于存放由加解密控制FSM 6生成并发送来的控制信号和状态信号，各自的输出均与连接模幂运算模块8和计数器9连接，完成将所存放的控制信号和状态信号向模幂运算模块8和计数器9发送的任务，模幂运算模块8反复进行模乘运算的迭代，模幂运算模块8与预处理查找表5连接，在基于预处理查找表的加密和解密工作模式下完成两者之间的数据传输，将模幂运算模块8和数据通路模块7连接，以完成将预处理查找表5的内容再次加密的结果数据向解密方输送，将8bit的计数器9和模幂运算模块8连接，以完成将ASCII码表所对应的二进制码集以8bit为一组送模幂运算模块8完成加密操作，将比较器9和预处理查找表5连接，以完成在基于预处理查找表的解密工作模式下将密文和预处理查找表5的数据进行比较从而实现解密的查表操作，预处理查找表5用于完成存储将8bit计数器10的内容送给模幂运算模块8加密后的结果数据的任务，数据通路模块7用于数据的输入和输出并负责对输入输出数据的宽度进行调整。
实施例3
参见图3。本实施例说明本发明的模幂运算模块8中模幂控制单元用一个FSM实现对整个模幂计算控制的流程。
实施例4
参见图4。本实施例说明本发明高效的RSA加解密协处理器中的模幂运算模块8结构示意。在本实施例中，模幂运算模块8包括模乘器、参数的存储和预运算单元，以及模幂控制单元等。
实施例5
参见图5。本实施例说明本发明高效的RSA加解密协处理器中模幂运算模块8中模乘器所采用的线性脉动流水线结构。其中包括多个处理单元(PE)互联和两个结果寄存器。其互连的加法进位链(图5中的Cout)采用了单重分组跳跃进位的进位方式，即每个处理单元PE处理16bit的运算，每个处理单元PE内采用并行进位链结构(超前进位加法器CLA)，而处理单元PE之间采用串行的进位链结构。
实施例6
参见图6。本实施例说明本发明高效的RSA加解密协处理器中模幂运算模块8中模乘器所采用的线性脉动流水线结构中两个处理单元PE的内部结构和互连情况。图6中多路选择器根据Ai和qi的值有选择的将4个参数导入超前进位加法器CLA，并将结果送入中间结果寄存器S，并将进位Cout送入下一级处理单元PE同时将寄存器S的最低位送上一级处理单元PE，然后将寄存器S的结果送寄存器S’并将其送入CLA以进行下一轮的计算。
实施例7
参见图7。本实施例说明本发明高效的RSA加解密协处理器中模乘器内的处理单元内部的并行加法进位链的结构。图8中的进位逻辑A～D为4bit的超前进位逻辑分别用于产生C0、C1、C2、C4、C5、C6、C8、C9、C10、C12、C13、C14。对于进位逻辑A来说：
C0＝P0|Q0Cin0；
C1＝P1|Q1P0|Q1Q0Cin0；
C2＝P2|Q2P1|Q2Q1P0|Q2Q1Q0Cin0；
进位逻辑B、C、D的结构和进位逻辑A相同。
Qi＝Ai|Bi；
Pi＝Ai&Bi；
QX0＝Q3Q2Q1Q0；
QX1＝Q7Q6Q5Q4；
QX2＝Q11Q10Q9Q8；QX3＝Q15Q14Q13Q12；PX0＝P3|Q3P2|Q3Q2P1|Q3Q2Q1P0；
PX1＝P7|Q7P6|Q7Q6P5|Q7Q6Q5P4；PX2＝P11|Q11P10|Q11Q10P9|Q11Q10Q9P8；
PX3＝P15|Q15P14|Q15Q14P13|Q15Q14Q13P12；C3＝PX0|QX1Cin0；
C7＝PX1|QX1PX0|QX1QX0Cin0；C11＝PX2|QX2PX1|QX2QX1PX0|QX2QX1QX0Cin0；
C15＝PX3|QX3PX2|QX3QX2PX1|QX3QX2QX1PX0|QX3QX2QX1QX0Cin0；
其中Ai，Bi分别表示CLA的加数和被加数的第i位。
实施例8
本实施例说明本发明预处理查找表5的结构特点，在本实施例中，预处理查找表5是由多个block ram互连形成的数据宽度为1024bit，双端口RAM的存储空间采用1024×256bit规格。
Claims (3)
1、高效的RSA加解密方法及其协处理器，其特征在于其高效的RSA加解密方法是根据需要加解密文件的大小规模情况，选择适当的加解密机制。对于数据较少的文件采用传统的加解密处理机制。而对于采用传统加解密机制运算造成运算时间过长的较大尺寸的文件，则采用高效的预处理查找表转换机制，以替代传统的运算量极大的模幂运算，从而使加解密方法下能够适应不同尺寸文件的加解密要求，并且均具有较高的运算处理效率。预处理查找表转换机制的要点在于：加密时，首先将ASCII码表二进制化后以8bit为一组送入模幂运算模块加密以建立预处理查找表，然后将建立的预处理查找表送往解密方，而为了其在公共信道上传输的安全，在传送之前要对预处理查找表的内容以1024bit为一组送入模幂运算模块加密，至此加密的预处理阶段完成，在正式加密阶段中，将明文按照ASCII码表二进制化后以8bit直接从预处理查找表中查找并形成所对应的密文，而不是对该段数据进行反复的模幂运算加密。解密时，首先将加密方送来的加密后的预处理查找表内容送入模幂运算模块进行解密以在解密方建立和加密方同样的预处理查找表，至此解密的预处理阶段完成。在正式的解密阶段中，将密文的数据段以1024bit为一组与预处理查找表的内容进行比较以得出解密的结果，而不是对该段数据进行反复的模幂运算解密。
实现本方法的高效的RSA加解密协处理器的结构由外部总线接口模块(1)，指令译码模块(2)，控制寄存器(3)，状态寄存器(4)，预处理查找表(5)，加解密控制FSM(6)，数据通路模块(7)，模幂运算模块(8)，计数器(9)和比较器(10)构成，外部总线接口模块(1)承担与协处理器外部的数据传输任务，并与指令译码模块(2)和数据通路模块(7)连接，承担向指令译码模块(2)传送指令的任务和与数据通路模块(7)之间的数据通讯任务，指令译码模块(2)完成指令译码工作，其输出与加解密控制FSM(6)连接，承担将译码后的指令向加解密控制FSM(6)传送的任务，加解密控制FSM(6)生成各种控制信号和状态信号并控制整个加解密过程，其输出分别与控制寄存器(3)和状态寄存器(4)连接，承担将控制信号向控制寄存器(3)以及将状态信号向状态寄存器(4)发送的任务，控制寄存器(3)和状态寄存器(4)分别用于存放由加解密控制FSM(6)生成并发送来的控制信号和状态信号，各自的输出均与模幂运算模块(8)和计数器(9)连接，完成将所存放的控制信号和状态信号向模幂运算模块(8)和计数器(9)发送的任务，模幂运算模块(8)反复进行模乘运算的迭代，模幂运算模块(8)与预处理查找表(5)连接，在基于预处理查找表的加密和解密工作模式下完成两者之间的数据传输，将模幂运算模块(8)和数据通路模块(7)连接，以完成将预处理查找表(5)的内容再次加密的结果数据向解密方输送，将8bit的计数器(9)和模幂运算模块(8)连接，以完成将ASCII码表所对应的二进制码集以8bit为一组送模幂运算模块(8)完成加密操作，将比较器(10)和预处理查找表(5)连接，以完成在基于预处理查找表的解密工作模式下将密文和预处理查找表(5)的数据进行比较从而实现解密的查表操作，预处理查找表(5)用于完成存储将8bit计数器(9)的内容送给模幂运算模块(8)加密后的结果数据的任务，数据通路模块(7)用于数据的输入和输出并负责对输入输出数据的宽度进行调整。
2、根据权利要求1所述的高效的RSA加解密协处理器，其特征在于所述预处理查找表(5)是由多个block ram互联形成固定大小数据宽度的双端口存储空间RAM，其间存储的是预先将ASCII码表中的字符转化成对应的二进制码集，该二进制码集以8bit为一组送模幂运算模块(8)经计算的结果以作为加解密运算时查表参照使用。由此实现基于预运算查找表的，其后的加解密操作完全不需要进行模幂运算的加解密模式，即用对预处理查找表的查找操作替代传统的运算量极大的模幂运算。
3、根据权利要求1所述的高效的RSA加解密协处理器，其特征在于所述模幂运算模块(8)主要由模乘器、参数的存储单元和预运算单元，以及模幂控制单元采组成。其中模乘器采用的是线性脉动阵列流水线结构，其加法进位链采用了单重分组跳跃进位的进位方式，即每个处理单元PE处理16bit的运算，每个处理单元PE内采用并行进位链结构(超前进位加法器CLA)以减少加法计算的延时使模乘运算能支持高频率时钟，而处理单元PE之间采用串行的进位链结构。预运算单元由一个16bit的超前进位加法器CLA分时复用完成1024bit的加法完成预运算。参数的存储单元用于储存模幂运算所需的各参数和中间结果。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20091209 |