CN102098125A - 并行基带处理的方法以及装置 - Google Patents

Abstract

本发明提供了在使用块状编码算法进行信道编码的系统中对一个传输块进行N比特并行基带处理的方法以及并行处理装置。首先，对传输块进行比特填充操作，然后进行差错校验操作，最后进行码块分割操作。通过将现有技术中的码块分割操作中的比特填充操作独立出来并在差错校验操作之前进行，就可以在不增加额外的控制信令以及硬件实现复杂度的情况下，在Turbo编码之前实现单套电路的N比特并行基带处理。

Description

并行基带处理的方法以及装置

技术领域

本申请涉及并行基带处理的方法及装置，尤其涉及在使用块状编码算法进行信道编码的系统中进行并行基带处理的方法及装置。

背景技术

3GPP长期演进(3rd Generation Partnership Project，Long TermEvolution)的目标是提供更高的数据传输速率以及更小的数据传输延迟。借助于多天线MIMO(Multiple Input Multiple Output)和64QAM调制等技术，LTE R8(Release 8)可以在20MHz带宽下提供超过300Mbps的下行最高数据吞吐率和小于5ms的用户数据传输时延。在LTE Advanced阶段，将支持超过1Gbps的下行传输速率。这些性能指标无疑对LTE系统设备的研制提出了很高的要求，尤其是在基带处理阶段，例如数据信道编码以及速率匹配等，一般要求是在0.5ms之内完成几个扇区下的基带数据的比特处理。显然，常规的基于2G、3G通信系统中采用的编码算法和技术手段是很难达到上述要求的。

为了解决上述问题，有的厂家的技术方案是采用多套基带处理链路，例如，一套编码链路处理一个用户的传输块(TB，TransportBlock)数据，多套编码链路处理就可以同时处理多个用户的传输块数据，从而缩短了系统的处理时间。但是该方案大大增加了电路规模，从而增加了成本。此外，当用户在一个子帧内需要发送大数据包时，该方案是不能缩短处理该大数据包的处理时间的。

有的厂家提出了基于传输块分割后的编码块(CB，Code Block)级别的并行基带处理，例如一套链路处理一个码块。该方案理论上可以缩短单个用户的处理时间，但在实际实现时，由于不同用户的编码块长度变动很大，很难实现流水处理。同时，由于LTE的部分模块需要基于传输块进行处理，就需要在中间合并各个链路上的编码块。因此，整套电路不但设计复杂，效率也不高，实现的可能性不大。

图1为使用FPGA(现场可编程门阵列，Field-Programmable GateArray)实现LTE下行链路的单比特编码链路方案的模块示意图。LTEMAC(媒体接入控制，Media Access Control)层将MAC PDU(分组数据单元，Packet Data Unit)发送给FPGA，FPGA接口模块把接收到的MAC PDU写入到缓存中。从LTE MAC层发送到FPGA的数据位宽为32比特，图1所示的比特处理链路每个时钟周期处理1比特。如图1所示，链路控制模块从缓存中读取待处理的物理下行共享信道的数据，首先解析数据包头中的控制信息，得到各个模块配置参数表，对各个模块进行初始化和参数配置。各个模块包括CRC添加模块、码块分割模块、Turbo编码模块、速率匹配模块以及比特加扰模块。下面对各个模块分别做简要的介绍。

首先，对传输块进行处理的是CRC添加模块。图1中的CRC添加模块的输入为32比特并行，输出为单比特串行。为了检测无线传输过程中可能出现的错误，LTE采用长度为24的CRC(循环冗余校验，Cyclic Redundancy Check)校验多项式对每个传输块(TB，Transport Block)进行CRC校验。图2a为用于计算CRC24A的除法电路的示意图，其中，CRC24A的校验多项式为：gCRC24A(D)＝[D24+D23+D18+D17+D14+D11+D10+D7+D6+D5+D4+D3+D+1]。图3为添加过CRC24A后的一个传输块的示意图。如图3所示，CRC添加模块在一个长度为9581比特的传输块后面添加CRC24A。添加过CRC24A后的传输块的长度为：B＝A+L＝9581+24＝9605。

在CRC添加模块之后为码块分割模块。图1中的码块分割模块的输入为单比特串行，输出为单比特串行。由于LTE PDSCH采用了使用分块编码方式的Turbo编码，为了方便Turbo编码，码块分割模块将一个传输块划分为一个或多个码块。LTE TS36.212中规定了188种分割后的码块长度，为了使得一个传输块能够被分割成符合规定的码块长度，有时候需要在传输块的头部添加填充比特。此外，为了避免每个码块在无线传输过程中出现错误，对每个码块进行长度为24的CRC24B校验。图2b为用于计算CRC24B的除法电路的示意图，CRC24B的校验多项式为gCRC24B(D)＝[D24+D23+D6+D5+D+1]。图4为对添加过CRC24A后的一个传输块进行码块分割后的示意图。如图4所示，由于LTE TS36.212中所规定的码块长度的最大值为Z＝6144比特，则对添加过CRC24A之后的传输块进行码块分割后的码块数目为

两个码块的长度分别为4800比特和4864比特，填充比特的数目为F＝4800+4864-(9605+2*24)＝11。

在码块分割模块之后为Turbo编码模块。图1中的Turbo编码模块的输入为单比特串行，输出为3比特并行。在无线通信系统中，通常采用信道编码引入纠错机制，保证传输的可靠性。Turbo编码为适用于传输信道编码的一种编码方案，其编码速率为1/3。LTE中采用Turbo编码为物理下行共享信道的信道编码方式。Turbo编码模块会以码块为基本单位进行处理。

在Turbo编码模块之后为速率匹配模块。图1中的速率匹配模块的输入为3比特并行，输出为单比特串行。速率匹配是指传输信道上的比特被重发(repeated)或者被打孔(punctured)，以匹配物理信道的承载能力。打孔就是将当前的比特打掉，同时将后面的比特依次前移一位，重复就是在当前比特和后面的比特之间插入一次当前比特。速率匹配模块以码块为基本单位进行处理，每次输入一个码块的数据，并按照所需的码率输出相应长度的比特流。

速率匹配模块之后为比特加扰模块。图1中的比特加扰模块的输入为单比特串行，输出为单比特串行。比特加扰模块对速率匹配模块的输出进行加扰。

发明内容

基于上述背景技术以及其中存在的问题，如果能够对上述多个模块中的部分模块采用单套电路以传输块为单位进行多比特并行处理将是非常有益的。

如果在图1所示的Turbo编码模块之前实现多比特并行处理，即差错校验模块与码块分割模块为多比特并行处理模块，则需要解决传输块的大小与差错校验模块的并行处理单位不匹配的问题。假设差错校验模块的并行处理单位为4，当传输块中的比特数目不是4的整数倍时，例如，最后剩余了2比特没有处理，为了使得差错校验模块能够正确处理剩余的2比特，一种直接的解决方案为通过额外的控制信号来指示最后一组数据有2比特是有效的，而且差错校验模块还需要具有分别处理1、2、3和4比特的能力，即实现复杂度大大增加。

如果能够在不增加额外的控制信号以及不增加实现的复杂度的前提下，提供一种多比特并行处理方案来实现通过单套电路进行多比特并行的差错校验处理和码块分割处理，将是非常有益的。

基于上述考虑，根据本发明的第一方面的一个实施例，提供了一种在使用块状编码算法进行信道编码的系统中用于对一个传输块进行N比特并行基带处理的并行基带处理装置，N大于1。该并行基带处理装置包括：

一个获取单元，其用于获取所述传输块的码块分割参数，该码块分割参数指示了所述传输块拟被分割成的码块数目以及被分割后的每个码块的长度，每个码块的长度为N的整数倍；

该获取单元还用于获取一个填充比特数目F，所述传输块在增加了F个比特后满足一个分割后码块比特数目准则，该准则是基于所述块状编码算法确定的；；

一个填充单元，其用于在所述传输块的头部填充F个比特“0”；

一个差错校验单元，其用于依次对填充后的传输块以N比特为单位进行并行的差错校验处理，用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变；以及

一个码块分割单元，其用于根据所述传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。

在单比特处理过程中，码块分割操作是在差错校验操作之后，其中，码块分割中的比特填充操作使得分割后的每个码块的长度为N的整数倍。通过将码块分割过程中的比特填充操作独立出来，并在差错校验操作之前进行，当传输块的长度不是N比特的整数倍时，差错校验单元仍然能够以N比特为单位进行并行的差错校验处理。此外，由于填充的比特为“0”，而错校验处理的一个电路的初始状态在输入比特为“0”时保持不变，因此，差错校验的结果不会因为填充比特而受影响。由于实现了差错校验单元的N比特并行处理，码块分割单元就可以在差错校验单元的N比特并行输出的基础上，进行N比特并行处理。因此，本方案克服了码块分割处理中的比特填充操作只能在差错校验处理之后进行的技术偏见，通过将比特填充操作放在差错校验处理之前进行，无需额外的控制信令，也没有增加实现的复杂度，就可以在Turbo编码之前实现单套电路的N比特并行处理。这样，即使后续处理模块无法通过单套电路而只能通过多套电路并行处理的方式来实现，由于差错校验操作与码块分割操作能够通过单套电路实现并行处理，整个处理链路的复杂度得到了简化，并且硬件实现效率得到了提高。

根据本发明的第二方面的一个实施例，提供了一种在使用块状编码算法进行信道编码的系统的并行处理装置中对一个传输块进行N比特并行基带处理的方法，N大于1，其特征在于，该方法包括：

获取所述传输块的码块分割参数，该码块分割参数指示了所述传输块拟被分割成的码块数目以及被分割后的每个码块的长度，每个码块的长度为N的整数倍；

获取一个填充比特数目F，该传输块在增加了F个比特后满足一个分割后码块比特数目准则，该准则是基于所述块状编码算法确定的；

在所述传输块的头部填充F个比特“0”；

依次对填充后的传输块以N比特为单位进行并行的差错校验处理，用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变；以及

根据所述传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。

本发明的各个方面将通过下文中的具体实施例的说明而更加清晰。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的上述及其他特征将会更加清晰：

图1为使用FPGA实现LTE下行链路的单比特编码链路方案的模块示意图；

图2为用于计算CRC24A的除法电路的示意图；

图3为添加过CRC24A后的一个传输块的示意图；

图4为对添加过CRC24A后的一个传输块进行码块分割后的示意图；

图5为根据本发明的一个实施例的并行基带处理装置的示意图；

图6为一个传输块的示意图；

图7为添加过填充比特后的一个传输块的示意图；

图8为对添加过填充比特后的一个传输块的添加过CRC24A后的示意图；

图9为对添加过填充比特以及CRC24A后的一个传输块进行码块分割后的示意图；

图10为使用FPGA实现LTE下行链路的多比特并行编码链路方案的模块示意图；以及

图11为根据本发明的一个实施例的方法的示意图。

附图中相同的标记用于表示相似的部件。

具体实施方式

下面结合附图对本发明作进一步详细描述。

图5为根据本发明的一个实施例的并行基带处理装置500的示意图。

根据本发明的第一方面的一个实施例，提供了一种在使用块状编码算法进行信道编码的系统中用于对一个传输块进行N比特并行基带处理的并行基带处理装置500，N大于1。

在无线通信系统中，物理层以传输块的形式接收来自MAC子层的数据流，这些数据流在物理层经基带处理后，在无线链路上提供传输服务。基带处理可为上行链路发送的基带处理或者下行链路发送的基带处理。块状编码算法是指基于编码块的信道编码算法，例如Turbo编码，RS(Reed-Solomon)编码，BCH(Bose-Ray-Chaudhuri-Hocquenghem)编码以及LDPC(Low DensityParity Check)编码等。

N比特并行基带处理中的N为大于1的整数。可以采用多种方式来确定N的数目。例如，3GPP TS36.212表5.1.3-3中规定了188种码块长度，每个码块长度均为2、4或8比特的整数倍，则N可以为2、4或8。考虑到对码块长度的规定，考虑到并行处理的比特数目越多，则进行并行基带处理的效率越高以及考虑到并行处理的比特数目越多，则进行并行基带处理硬件成本和实现复杂度就越高，可以选择4作为并行处理的单位，即以4比特为单位进行并行基带处理。

如图5所示，并行基带处理装置500包括一个获取单元510、一个填充单元520、一个差错校验单元530以及一个码块分割单元540。

获取单元510用于获取传输块的码块分割参数。码块分割参数指示了传输块拟被分割成的码块数目以及被分割后的每个码块的长度，每个码块的长度为N的整数倍。

获取单元510可以从MAC层或者能够确定码块分割参数的单元接收码块分割参数。获取单元510也可以根据传输块的长度以及对分割后码块数目的规定来确定传输块拟被分割成的码块数目，从而确定被分割后的每个码块的长度。

图6为一个传输块的示意图。以图6中的传输块为例，该传输块的长度A为9581比特。根据3GPP LTE的标准，该传输块在经过长度L为24比特的CRC24A后，输出的长度B为9605比特，即B＝A+L＝9581+24＝9605。由于分割后的最长码块的长度Z为6144比特，则分割后的码块数目C为2，即在确定了码块数目后，根据3GPP TS36.212表5.1.3-3，就可以确定分割后的两个码块的长度K1和K2分别为4800比特和4864比特。

获取单元510还用于获取一个填充比特数目F，传输块在增加了F个比特后满足一个分割后码块比特数目准则，该准则是基于块状编码算法确定的。

分割后码块比特数目准则(即上述对分割后码块数目的规定)规定了对分割后码块数目的要求，如3GPP TS36.212表5.1.3-3规定了188种候选的码块数目，最短的为40比特，最长的为6144比特。分割后码块比特数目准则与具体的编码算法相关，并还可根据系统实现的要求来确定，如何确定分割后码块比特数目准则不是本发明的目的，在此不再赘述。

获取单元510可以从MAC层或者能够确定填充比特数目F的单元接收填充比特数目F。获取单元510也可以根据传输块的长度以及分割后码块比特数目准则来确定填充比特数目F。

仍以图6中的块状编码为例，考虑到每个码块还会经过长度L为24比特的CRC24B，在根据传输块的长度A以及对分割后码块数目的规定确定了分割后的码块数目C以及分割后的码块长度K1、K2后，就可确定填充比特数目F为11比特，即F＝K1+K2-(B+C*L)＝4800+4864-(9605+2*24)＝11。

填充单元520用于在传输块的头部填充F个比特“0”。

填充单元520的操作为在传输块的头部填充比特“0”，本领域技术人员应当理解，无论以单比特为单位还是以多比特为单位进行比特填充操作，均可较容易的通过FPGA实现，在此不再赘述。

图7为添加过填充比特后的一个传输块的示意图。如图7所示，图6中的传输块在添加了11个比特后，就满足了3GPP TS36.212表5.1.3-3所规定的分割后码块比特数目准则。此外，当并行处理的比特数为4时，长度为9581比特的传输块在填充了11个比特后，就可以4比特为单位进行输出。

差错校验单元530用于依次对填充后的传输块以N比特为单位进行并行的差错校验处理。用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变。差错校验单元530接收填充单元520以N比特为单位并行输出的数据。

差错校验可以为多种差错校验方法，例如奇偶校验、海明码以及CRC校验等。以CRC校验为例，CRC校验由除法电路完成，并且整个除法电路由寄存器和异或门组成，在计算CRC校验之前，除法电路的每个寄存器均被初始化为“0”。当输入比特为“0”时，“0”与“0”进行异或的结果仍为“0”，所以除法电路的状态能够保持不变，即每个寄存器的状态仍为“0”。因此，在传输块前面填充比特“0”不会影响CRC校验的结果，即对添加了填充比特的传输块进行CRC校验的结果与对没有添加填充比特的传输块进行CRC校验的结果相同。

下面以4比特并行CRC24B校验为例，介绍如何在一个时钟周期内完成N比特并行的CRC校验。时钟周期为一个时间量，它表示了FPGA工作的基本时间单位，它确定了FPGA完成一次基本操作所需要的时间。例如，FPGA所采用的时钟周期是4纳秒，时钟频率为250Mhz。

传统的CRC24B除法电路采用单比特串行输入/输出的方式，每个时钟周期只能处理1比特数据。为了使得CRC24B校验能够在每个时钟周期处理4比特数据，需要对相应的除法电路进行改进。

单比特除法电路在每个时钟周期对输入的1比特数据进行处理，更新除法电路的寄存器状态，生成1比特输出。如果每个时钟周期输入4比特数据，可以适当提高组合逻辑的复杂度，在一个时钟周期内依次处理这4比特数据，得到除法电路在处理4比特数据之后的状态，同时生成4比特输出。换句话说，就是传统的除法电路每个时钟周期完成对1个输入比特的操作，改进后的除法电路可以每个时钟周期完成对4个输入比特的操作。由于除法电路只涉及移位和异或逻辑运算，在一个时钟内处理4比特数据仅仅增加一些异或门，并且不会影响处理速度。

串行CRC24B校验在每个时钟周期完成公式1至7所示的操作，公式1至7表示图2b中所示的CRC24B校验的除法电路的状态转移，其中s表示除法电路的输入比特。r(0)至r(23)分别表示图2b中的除法电路寄存器0至寄存器23的内容，＜＝表示将在等号一侧的数据赋值给在箭头一侧的数据。

$r\left(0\right)<=s\&CirclePlus;r\left(23\right)$

$r\left(1\right)<=s\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(0\right)$

$r\left(5\right)<=s\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(4\right)$

$r\left(6\right)<=s\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(5\right)$

$r\left(23\right)<=s\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)$

r(4:2)＜＝r(3:1)；r(22:7)＜＝r(21:6)公式1至7

当一个时钟周期有4个比特的输入，假设在一个时钟周期进行4次公式1至7所示的操作。s(0)至s(3)表示输入的第一个比特至第四个比特，r₁至r₄表示第1至第4次操作之后除法电路寄存器的内容。

对输入的第一个比特进行的操作为：

$r_1\left(0\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)$

$r_1\left(1\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(0\right)$

$r_1\left(5\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(4\right)$

$r_1\left(6\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(5\right)$

$r_1\left(23\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)$

r₁(4:2)＜＝r(3:1)

r₁(22:7)＜＝r(21:6)

对输入的第二个比特进行的操作为：

$r_2\left(0\right)<=s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)$

$r_2\left(1\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)$

$r_2\left(0\right)<=s\left(1\right)\&CirclePlus;r_1\left(23\right)$ $r_2\left(5\right)<=s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(3\right)$

$r_2\left(1\right)<=s\left(1\right)\&CirclePlus;r_1\left(23\right)\&CirclePlus;r_1\left(0\right)$ $r_2\left(6\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(4\right)$

$r_2\left(5\right)<=s\left(1\right)\&CirclePlus;r_1\left(23\right)\&CirclePlus;r_1\left(4\right)$ $r_2\left(23\right)<=s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)$

$r_2\left(6\right)<=s\left(1\right)\&CirclePlus;r_1\left(23\right)\&CirclePlus;r_1\left(5\right)$ $r_2\left(2\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(0\right)$

$r_2\left(23\right)<=s\left(1\right)\&CirclePlus;r_1\left(23\right)\&CirclePlus;r_1\left(22\right)$ $r_2\left(7\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(5\right)$

r₂(4:2)＜＝r₁(3:1)     r₂(4:3)＜＝r(2:1)

r₂(22:7)＜＝r₁(21:6) 即r₂(22:8)＜＝r(20:6)

对输入的第三个比特进行的操作为

$r_3\left(0\right)<=s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)$

$r_3\left(1\right)<=s\left(2\right)\&CirclePlus;r\left(21\right)$

$r_3\left(5\right)<=s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(2\right)$

$r_3\left(6\right)<=s\left(2\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(3\right)$

$r_3\left(0\right)<=s\left(2\right)\&CirclePlus;r_2\left(23\right)$ $r_3\left(23\right)<=s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(20\right)$

$r_3\left(1\right)<=s\left(2\right)\&CirclePlus;r_2\left(23\right)\&CirclePlus;r_2\left(0\right)$ r₃(4)＜＝r(1)

$r_3\left(5\right)<=s\left(2\right)\&CirclePlus;r_2\left(23\right)\&CirclePlus;r_2\left(4\right)$ $r_3\left(3\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(0\right)$

$r_3\left(6\right)<=s\left(2\right)\&CirclePlus;r_2\left(23\right)\&CirclePlus;r_2\left(5\right)$ $r_3\left(2\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)$

$r_3\left(23\right)<=s\left(2\right)\&CirclePlus;r_2\left(23\right)\&CirclePlus;r_2\left(22\right)$ $r_3\left(8\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(5\right)$

r₃(4:2)＜＝r₂(3:1) $r_3\left(7\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(4\right)$

r₃(22:7)＜＝r₂(21:6)即r₃(22:9)＜＝r(19:6)

对输入的第四个比特进行的操作为：

$r_4\left(0\right)<=s\left(3\right)\&CirclePlus;r_3\left(23\right)$

$r_4\left(1\right)<=s\left(3\right)\&CirclePlus;r_3\left(23\right)\&CirclePlus;r_3\left(0\right)$

$r_4\left(5\right)<=s\left(3\right)\&CirclePlus;r_3\left(23\right)\&CirclePlus;r_3\left(4\right)$

$r_4\left(6\right)<=s\left(3\right)\&CirclePlus;r_3\left(23\right)\&CirclePlus;r_3\left(5\right)$

$r_4\left(23\right)<=s\left(3\right)\&CirclePlus;r_3\left(23\right)\&CirclePlus;r_3\left(22\right)$

r₄(4:2)＜＝r₃(3:1)

r₄(22:7)＜＝r₃(21:6)

即

$r_4\left(0\right)<=s\left(3\right)\&CirclePlus;s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(20\right)$

$r_4\left(1\right)<=s\left(3\right)\&CirclePlus;r\left(20\right)$

$r_4\left(2\right)<=s\left(2\right)\&CirclePlus;r\left(21\right)$

$r_4\left(3\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)$

$r_4\left(4\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(0\right)$

$r_4\left(5\right)<=s\left(3\right)\&CirclePlus;s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(20\right)\&CirclePlus;r\left(1\right)$

$r_4\left(6\right)<=s\left(3\right)\&CirclePlus;r\left(20\right)\&CirclePlus;r\left(2\right)$

$r_4\left(7\right)<=s\left(2\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(3\right)$

$r_4\left(8\right)<=s\left(1\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(4\right)$

$r_4\left(9\right)<=s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(5\right)$

r₄(22:10)＜＝r(18:6)

$r_4\left(23\right)<=s\left(3\right)\&CirclePlus;s\left(2\right)\&CirclePlus;s\left(1\right)\&CirclePlus;s\left(0\right)\&CirclePlus;r\left(23\right)\&CirclePlus;r\left(22\right)\&CirclePlus;r\left(21\right)\&CirclePlus;r\left(20\right)\&CirclePlus;r\left(19\right)$

第四次操作的最终推导结果为图2b所示的24个寄存器相对于4个输入比特的最终结果，因此，根据第四次操作的最终推导结果，可以利用FPGA来设计相应的除法电路，从而实现在每个时钟周期内的并行4比特的CRC24B校验。采用类似的方法也可以实现在每个时钟周期内的并行4比特的CRC24A校验。

图8为对添加过填充比特后的一个传输块的添加过CRC24A后的示意图。如图8所示，CRC24A校验操作以4比特为单位进行。

码块分割单元540用于根据传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。码块分割单元540接收差错校验单元530以N比特为单位并行输出的数据。

码块分割处理包括将接收到数据分割成码块，即码块分割单元540对添加过填充比特以及CRC24A的传输块进行N比特并行的码块分割。本领域技术人员应当理解，无论以单比特为单位还是以多比特为单位将接收到数据分割成码块，均可较容易的通过FPGA实现，在此不再赘述。

码块分割处理还可以包括对分割后的码块进行差错校验处理，例如对每个码块进行N比特并行的CRC24B校验。由于比特填充操作已经在差错校验单元530之前通过填充单元520完成，在码块分割单元540中就不再进行比特填充操作。

图9为对添加过填充比特以及CRC24A后的一个传输块进行码块分割处理后的示意图。如图9所示，码块分割以及CRC24B校验的操作均以4比特为单位并行进行。

通过将比特填充操作放在差错校验处理之前进行，无需额外的控制信令，也没有增加实现的复杂度，就可以在Turbo编码之前实现单套电路的N比特并行处理。

一个传输块在经过获取单元510、填充单元520、差错校验单元530以及码块分割单元540处理后，就可以对其进行信道编码。

图10为使用FPGA实现LTE下行链路的多比特并行编码链路方案的模块示意图。

如图10所示，其中4比特并行的链路控制模块、填充比特插入模块、CRC添加模块以及码块分割模块可以通过单套电路实现，即分别通过上述获取单元510、填充单元520、差错校验单元530以及码块分割单元540实现。

即使后续处理模块，如Turbo编码模块、速率匹配模块以及比特加扰模块，无法通过单套电路而只能通过多套电路并行处理的方式来实现，由于差错校验操作与码块分割操作能够通过单套电路实现并行处理，整个处理链路的复杂度得到了简化，并且硬件实现效率得到了提高。

图11为根据本发明的一个实施例的方法的示意图。

根据本发明的第二方面的一个实施例，提供了一种在使用块状编码算法进行信道编码的系统的并行处理装置中对一个传输块进行N比特并行基带处理的方法，N大于1。

如图11所示，该方法包括步骤1110，获取传输块的码块分割参数，该码块分割参数指示了传输块拟被分割成的码块数目以及被分割后的每个码块的长度。每个码块的长度为N的整数倍。

该方法包括还步骤1120，获取一个填充比特数目F，传输块在增加了F个比特后满足一个分割后码块比特数目准则。该准则是基于块状编码算法确定的。

该方法包括还步骤1130，在传输块的头部填充F个比特“0”。

该方法包括还步骤1140，依次对填充后的传输块以N比特为单位进行并行的差错校验处理，用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变。

该方法包括还步骤1150，根据传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统权利要求中陈述的多个单元或装置也可以由一个单元或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (11)

1.一种在使用块状编码算法进行信道编码的系统中用于对一个传输块进行N比特并行基带处理的并行基带处理装置，N大于1，该并行基带处理装置包括：

一个获取单元，其用于获取所述传输块的码块分割参数，该码块分割参数指示了所述传输块拟被分割成的码块数目以及被分割后的每个码块的长度，每个码块的长度为N的整数倍；

该获取单元还用于获取一个填充比特数目F，所述传输块在增加了F个比特后满足一个分割后码块比特数目准则，该准则是基于所述块状编码算法确定的；

一个填充单元，其用于在所述传输块的头部填充F个比特“0”；

一个差错校验单元，其用于依次对填充后的传输块以N比特为单位进行并行的差错校验处理，用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变；以及

一个码块分割单元，其用于根据所述传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。

2.根据权利要求1所述的装置，其中，所述块状编码算法为Turbo编码。

3.根据权利要求1所述的装置，其中，所述N为2的正整数次幂。

4.根据权利要求1所述的装置，其中，所述差错校验处理为循环冗余差错校验处理。

5.根据权利要求1所述的装置，其中，所述N比特并行差错校验处理或者N比特并行码块分割处理的处理时钟周期为4纳秒。

6.根据权利要求1所述的装置，其中，该装置通过现场可编程门阵列实现。

7.一种在使用块状编码算法进行信道编码的系统的并行处理装置中对一个传输块进行N比特并行基带处理的方法，N大于1，该方法包括：

获取所述传输块的码块分割参数，该码块分割参数指示了所述传输块拟被分割成的码块数目以及被分割后的每个码块的长度，每个码块的长度为N的整数倍；

获取一个填充比特数目F，该传输块在增加了F个比特后满足一个分割后码块比特数目准则，该准则是基于所述块状编码算法确定的；；

在所述传输块的头部填充F个比特“0”；

依次对填充后的传输块以N比特为单位进行并行的差错校验处理，用于实现该差错校验处理的一个电路的初始状态在输入比特为“0”时保持不变；以及

根据所述传输块的码块分割参数，依次对差错校验处理后的传输块以N比特为单位进行并行的码块分割处理。

8.根据权利要求7所述的方法，其中，所述块状编码算法为Turbo编码。

9.根据权利要求7所述的方法，其中，所述N为2的正整数次幂。

10.根据权利要求7所述的方法，其中，所述差错校验处理为循环冗余差错校验处理。

11.根据权利要求7所述的方法，其中，所述N比特并行差错校验处理或者N比特并行码块分割处理的处理时钟周期为4纳秒。

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