JP7361017B2 - データ符号化方法及び装置、記憶媒体、並びにプロセッサ - Google Patents

データ符号化方法及び装置、記憶媒体、並びにプロセッサ Download PDF

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Description

［関連出願の相互参照］
本出願は、２０１７年８月１１日に出願の中国特許出願第２０１７１０６８７７６４．６号の優先権を主張するものであり、その開示が全体として引用により本明細書に援用される。
本発明は、通信の分野に関し、特に、データ符号化方法及び装置、記憶媒体並びにプロセッサに関する。
関連技術では、準巡回低密度パリティ検査（ＬＤＰＣ）符号化プロセスにおいて、一旦より多くのパディングビットが出現すると、ＬＤＰＣ符号の符号化又は復号化効率が低下する問題に対して、ＬＤＰＣ符号化が行われるときにパディングビットが可能な限り少ない又はパッドビットが全くないように、トランスポートブロックサイズ（ＴＢＳ）テーブル設計ルールが提供される。トランスポートブロック内の各符号ブロック群の符号ブロック数が異なり得るという事実によって引き起こされる一部のキャスク効果（ｃａｓｋ ｅｆｆｅｃｔｓ）の問題に対して、一部の符号ブロック群がより多くの符号ブロックを有するときに引き起こされる全体的性能不足を回避するために各符号ブロック群の符号ブロック数が等しいように、符号ブロック分割方法におけるＫｍａｘ設計法が提供され、そして高次変調又はフェーディングチャネルにおける準巡回ＬＤＰＣ符号化の性能不足の問題に対して、準巡回ＬＤＰＣ符号化の性能は符号語インターリーブ法で改善される。
実際の通信システムでは、実際に伝送される必要があるトランスポートブロックのビット数が必ずしも準巡回ＬＤＰＣ符号化基底行列によってサポートされるシステムビット長に等しいわけではないので、トランスポートブロックに符号ブロック分割が行われる必要があり、そしてビットがパディングされる必要がある。しかしながら、トランスポートブロックに行われる符号ブロック分割及びパディングビットは、符号化及び復号化率の低下、高エネルギー消費、並びにデータ通信の堅牢性に対する影響などの、不安定な伝送の問題を引き起こすことになる。
伝送されるべきデータに準巡回ＬＤＰＣ符号化を行った後の不安定な伝送の問題の効果的解決策は関連技術に存在しない。
本発明の実施形態は、伝送されるべきデータに準巡回ＬＤＰＣ符号化を行った後の不安定な伝送という関連技術の問題を少なくとも解決する、データ符号化方法及び装置、記憶媒体、並びにプロセッサを提供する。
本発明の実施形態によれば、データ符号化方法が提供される。本方法は、情報パケットビット系列に準巡回ＬＤＰＣ符号化を行ってＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列に従って一次元有限長環状バッファのサイズを決定することと、複数の所定の冗長バージョン値から冗長バージョン値を選択し、そして選択した冗長バージョン値及び既定のパラメータに従って一次元有限長環状バッファにおける伝送されるべきビット系列を読み取るための開始位置を決定することであって、既定のパラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含むことと、開始位置から特定の長さのデータビットを順次読み取って伝送されるべきビット系列を形成し、そして伝送されるべきビット系列を送信することとを含む。
本発明の別の実施形態によれば、データ符号化装置が更に提供される。本装置は、送信されるべきデータを取得するように構成される取得モジュールと、送信されるべきデータに準巡回ＬＤＰＣ符号化を行ってＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列をインターリーブしてインターリーブＬＤＰＣ符号語系列を取得するように構成されるインターリーブモジュールと、開始位置からインターリーブＬＤＰＣ符号語系列に巡回ビット選択を行ってレートマッチ符号語系列を取得するように構成されており、開始位置が所定のパラメータに従って決定され、所定のパラメータは、冗長バージョン、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含む選択モジュールと、レートマッチ符号語系列を送信するように構成される送信モジュールとを含む。
本発明の別の実施形態によれば、記憶媒体が更に提供される。本記憶媒体は、実行されると上述のデータ符号化方法を実行する内蔵プログラムを含む。
本発明の別の実施形態によれば、プロセッサが更に提供される。本プロセッサは、実行されると上記に示した任意選択の実施形態において上述のデータ符号化方法を実行するプログラムを実行するために使用される。
本発明を通して、送信されるべきデータが取得され；送信されるべきデータに準巡回ＬＤＰＣ符号化が行われてＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列がインターリーブされてインターリーブＬＤＰＣ符号語系列を取得し；開始位置からインターリーブＬＤＰＣ符号語系列に巡回ビット選択が行われてレートマッチ符号語系列を取得し、ここで開始位置が所定のパラメータに従って決定されており；そしてレートマッチ符号語系列が送信される。上記解決策は、伝送されるべきデータに準巡回ＬＤＰＣ符号化を行った後の不安定な伝送という関連技術の問題を解決して、準巡回ＬＤＰＣ符号化後の安定した伝送を達成する。
本明細書に記載される図面は本発明の更なる理解を提供するために使用され、且つ本出願の一部を形成する。本発明において例証的な実施形態及びその記載は、本発明を説明するために使用されるのであって、不適切な仕方で本発明を限定するためではない。
本発明の実施形態に係るデータ符号化方法のフローチャートである。 本発明の好適な実施形態に係るＬＤＰＣ符号化データ処理方法のフローチャートである。
本出願の実施形態は移動通信ネットワーク（５Ｇ移動通信ネットワークを含むが、これに限定されない）を提供する。ネットワークのネットワークアーキテクチャがネットワーク側装置（基地局など）及び端末を含んでもよい。ネットワークアーキテクチャで実行可能な情報伝送方法が実施形態において提供される。本出願の実施形態によって提供される情報伝送方法の実行環境がネットワークアーキテクチャに限定されないことが留意されるべきである。
本発明の実施形態を詳細に記載する前に、デジタル通信システムにおける符号化方法の関連技術を簡潔に記載する。
関連技術におけるデジタル通信システムは一般に三つの部分：送信端、チャネル及び受信端を含む。送信端は、情報系列にチャネル符号化を行って符号化された符号語を取得し、符号化された符号語をインターリーブし、そしてインターリーブビットを変調シンボルへマッピングし、次いで通信チャネル情報に従って変調シンボルを処理及び伝送することができる。チャネルでは、多経路及び移動などの要因による特定のチャネル応答が、歪んだデータ伝送という結果になり、そして雑音及び干渉がデータ伝送を更に悪化させることになる。受信端は、チャネルを通過した後の変調シンボルデータを受信し、ここで変調シンボルデータはこの時点で既に歪められており、そして特定の処理を行って元の情報系列を復元する必要がある。
情報系列を符号化するための送信端によって使用される符号化方法に従って、受信端は、受信データに対応する処理を行って元の情報系列を確実に復元することができる。一般に、符号化方法は順方向誤り訂正（ＦＥＣ）符号化に基づく。ＦＥＣ符号化は情報系列に多少の冗長情報を付加し、そして受信端は冗長情報で元の情報系列を確実に復元することができる。
一部の一般的なＦＥＣ符号化として、畳込み符号、ターボ符号及びＬＤＰＣ符号を含む。ＦＥＣ符号化プロセスでは、ビット数ｋの情報系列にＦＥＣ符号化が行われてｎビットのＦＥＣ符号化された符号語（ｎ－ｋ冗長ビットを含む）を取得し、ＦＥＣ符号化率はｋ／ｎである。ＬＤＰＣ符号は、非常に疎なパリティ検査行列又は二部グラフで定義される線形ブロック符号である。ＬＤＰＣ符号の検査行列の疎性は低複雑性符号化及び復号化を達成するのを促進し、したがってＬＤＰＣをより実用的にする。様々な実践及び理論により、ＬＤＰＣ符号が加算性白色ガウス雑音（ＡＷＧＮ）下でシャノン限界に非常に近い最高のチャネル符号化性能を有することを証明している。ＬＤＰＣ符号のパリティ検査行列では、各行がパリティ検査符号である。或るインデックスの位置の要素値が各行で１に等しければ、それは、この位置のビットがパリティ検査符号に参加することを意味し、要素値が０に等しければ、それは、この位置のビットがパリティ検査符号に参加しないことを意味する。
構造化特性により、準巡回ＬＤＰＣ符号が主流の応用例になった。例えば、準巡回ＬＤＰＣ符号は、ＩＥＥＥ８０２．１１ａｃ、ＩＥＥＥ８０２．１１ａｄ、ＩＥＥＥ８０２．１１ａｊ、ＩＥＥＥ８０２．１６ｅ、ＩＥＥＥ８０２．１１ｎ、マイクロ波通信及び光ファイバ通信に広く適用されており、且つ第五世代（５Ｇ）移動通信におけるデータチャネル符号化体系として採用されている。準巡回ＬＤＰＣ符号のパリティ検査行列Ｈは、Ｍ×Ｚ行及びＮ×Ｚ列を有する行列であり、これはＭ×Ｎ個の部分行列から構成される。各部分行列はＺ×Ｚのサイズの基底置換行列の異なるべきである、すなわち、各部分行列はＺ×Ｚのサイズの単位行列の幾つかの値の巡回シフト後に取得される。
数学的観点から単位行列の巡回シフトをより簡単に記載するために、準巡回ＬＤＰＣ符号のパリティ検査行列は以下の数式として書くことができる。
Figure 0007361017000001
ｈｂｉｊ＝－１であれば、
Figure 0007361017000002
 はＺ×Ｚのサイズの全零行列であり、そうでなければ、標準置換行列Ｐの非負整数べき乗である。標準置換行列Ｐは次の通りに書かれる。
Figure 0007361017000003
この定義により、Ｚ及び指数ｈｂｉｊは各区分行列を一意に識別することができる。或る区分行列が全零行列であれば、区分行列は「－１」若しくは空値によって又は他の形式で表現されることができる。区分行列が単位行列のｓの巡回シフトを通じて取得される場合、区分行列はｓに等しい。全てのｈｂｉｊが準巡回ＬＤＰＣ符号の基底行列Ｈｂを構成することができ、これは次の通りに書くことができる。
Figure 0007361017000004
したがって、基底行列Ｈｂは二種類の要素：全零正方行列を示す要素、及び一般に０から（Ｚ－１）の範囲内の整数によって表現される、単位行列の巡回シフトの値を示す要素を含む。基底行列Ｈｂは、基底検査行列又はシフト値行列又は置換値行列又は基底パリティ検査行列又はパリティ検査行列と称することができる。基底行列Ｈｂでは、全零行列を示す要素が要素「０」と置き換えられ、そして他の要素が要素「１」と置き換えられれば、準巡回ＬＤＰＣ符号化の基本グラフ行列又はテンプレート行列が取得されることができる。基本グラフ行列は表の形態でも記述されてもよい。例えば、基本グラフ行列の「１」の位置又は基底行列における単位行列の巡回シフトの値を示す要素の位置を示すために、行及び列インデックス対が使用される。したがって、準巡回ＬＤＰＣ符号の基底行列は、準巡回ＬＤＰＣ符号のテンプレート行列及び一群のシフト値（又は係数）に従って決定されることができる。基底置換行列又は全零正方行列の次元Ｚは、シフトサイズ／リフティングサイズ又は拡大係数又は部分行列サイズとして定義されることができる。
したがって、構造化ＬＤＰＣ符号は、基底検査行列Ｈｂ及びリフティングサイズＺによって一意に決定されることができる。例えば、基底行列Ｈｂ（二行及び四列）は４のリフティングサイズｚに対応し、そして次の通りに書かれる。
Figure 0007361017000005
基底行列Ｈｂに対応するテンプレート行列は次の通りに書かれる。
Figure 0007361017000006
基底行列Ｈｂ及びリフティングサイズＺに従って取得されるパリティ検査行列Ｈは次の通りに書かれる。
Figure 0007361017000007
準巡回ＬＤＰＣ符号化は、基底行列Ｈｂ及びリフティングサイズＺに従って決定されるパリティ検査行列に従って直接行われることができる。ＬＤＰＣ符号の定義によれば、Ｈ×Ｃ＝０が満たされており、Ｈは［Ｈｓ Ｈｐ］を含む。ここでＨｓはパリティ検査行列のシステム列部の行列であり、Ｈｐはパリティ検査行列の検査列部の行列である。Ｃは［Ｃｓ Ｃｐ］を含むことができ、ここでＣｓはＬＤＰＣ符号のシステムビット系列（情報ビット、既知のビット）であり、ＣｐはＬＤＰＣ符号の検査ビット系列（未知のビット）である。ＬＤＰＣ符号化プロセスは、検査ビット系列を計算するプロセスである。したがって、Ｈｓ×Ｃｓ＝Ｈｐ×Ｃｐ、次いで検査ビット系列Ｃｐが計算されることができる、すなわち、Ｃｐ＝ｉｎｖ（Ｈｐ）×Ｈｓ×Ｃｓであり、式中、式ｉｎｖ（ｘ）は行列ｘの二値反転を表現する。したがって、パリティ検査行列の検査列の行列は、準巡回ＬＤＰＣ符号化系列が［Ｃｓ Ｃｐ］であるように、正方行列且つ二値可逆でなければならない。もちろん、準巡回ＬＤＰＣ符号化系列は、各Ｚビットブロックの巡回シフトを通じて計算されることもできる。
データ伝送のプロセスで、本出願人は、ＬＤＰＣ符号のために、トランスポートブロックにおいて符号ブロック分割が行われてビットがパディングされるとき、パッドビットが符号化又は復号化を支援するために使用され、実際には伝送に関与しないことが分かるが、符号化及び復号化のプロセスで、より多くのパッドビットが出現すれば、符号器又は復号器が多少の無用の演算を実行することになり、それによって符号化及び復号化率を低下させ且つ高エネルギー消費を引き起こす。トランスポートブロックの長さが大きければ、符号ブロック数はこの時点で大きい。フィードバックを容易にし且つ処理効率を改善するために、全てのＬＤＰＣ符号ブロックが複数の符号ブロック群に分割される必要がある。ここで各符号ブロック群は幾つかのＬＤＰＣ共学ブロックを含んでおり、そして符号ブロック群の単位で肯定応答又は否定応答（ＡＣＫ／ＮＡＣＫ）フィードバックが受信されて、受信端でデータ再伝送が行われる。符号ブロック群の設計が符号ブロック分割のプロセスに考慮されなければ、符号ブロックが符号ブロック群へ分割されるときに各符号ブロック群の符号ブロック数が異なることになり、これは一部のキャスク効果を引き起こし、そしてデータ通信の堅牢性に影響を及ぼすことになる。準巡回ＬＤＰＣ符号化が或る構造化特性を有するので、一部の高次変調又はフェーディングチャネルにおいて、ＬＤＰＣ符号は、性能不足に関連した多少の問題を有し得る。したがって、符号語ビットはバースト雑音をランダム化するためにインターリーブされる必要があり、それによってバースト雑音下の準巡回ＬＤＰＣ符号語の性能を改善する。
［実施形態１］
本実施形態はデータ符号化方法を提供する。図１は、本発明の実施形態に係るデータ符号化方法のフローチャートである。図１に図示されるように、本方法は下記するステップを含む。
ステップＳ１０２で、情報パケットビット系列に準巡回ＬＤＰＣ符号化が行われてＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列に従って一次元有限長環状バッファのサイズが決定される。
ステップＳ１０４で、複数の所定の冗長バージョン値から冗長バージョン値が選択され、そして選択した冗長バージョン値及び既定のパラメータに従って一次元有限長環状バッファにおける伝送されるべきビット系列を読み取るための開始位置が決定される。ここで、既定のパラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含む。
ステップＳ１０６で、開始位置から特定の長さのデータビットが順次読み取られて伝送されるべきビット系列を形成し、そして伝送されるべきビット系列が送信される。
上記ステップを通して、情報パケットビット系列に準巡回ＬＤＰＣ符号化が行われてＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列に従って一次元有限長環状バッファのサイズが決定され；複数の所定の冗長バージョン値から冗長バージョン値が選択され、そして選択した冗長バージョン値及び既定のパラメータに従って一次元有限長環状バッファにおける伝送されるべきビット系列を読み取るための開始位置が決定される。ここで、既定のパラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含んでいる。そして開始位置から特定の長さのデータビットが順次読み取られて伝送されるべきビット系列を形成し、そして伝送されるべきビット系列が送信される。上記解決策は、伝送されるべきデータに準巡回ＬＤＰＣ符号化を行った後の不安定な伝送という関連技術の問題を解決して、準巡回ＬＤＰＣ符号化後の安定した伝送を達成する。
一実施形態において、上記ステップは基地局又は端末によって実行されてもよいが、これに限定されない。
一実施形態において、ＬＤＰＣ符号語系列がインターリーブされてインターリーブＬＤＰＣ符号語系列を取得される。そしてこのステップは、ＬＤＰＣ符号語系列にブロックインターリーブを行うことを含み、ここでインターリーブ行列の行数が準巡回ＬＤＰＣ符号化パラメータに従って決定され、準巡回ＬＤＰＣ符号化パラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、又は基本グラフ行列のシステム列数の少なくとも一つを含む。インターリーブ行列は、行列内のデータが列に沿って入力され、そして列に沿って出力される方式でインターリーブされる。
一実施形態において、インターリーブ行列の行数は準巡回ＬＤＰＣリフティングサイズの正整数因数に等しいか、又は準巡回ＬＤＰＣ符号化のリフティングサイズの正整数倍数に等しい。
一実施形態において、インターリーブ行列の行数は準巡回ＬＤＰＣ符号化の基本グラフ行列の全列数の正整数因数に等しいか、又は準巡回ＬＤＰＣ符号化の基本グラフ行列の全列数の正整数倍数に等しい。
一実施形態において、インターリーブ法は、所定の列順に従ってそれぞれ出力を行ってインターリーブ符号語系列を取得することを更に含む。
一実施形態において、列内インターリーブ法が変調次数に従って決定される。
任意選択で、変調次数がＭ０より大きいという条件で、列内インターリーブ法が実行される。ここで、Ｍ０は１より大きい整数である。
一実施形態において、開始位置は冗長バージョン、リフティングサイズ及び基本グラフ行列の全列数に従って決定される。
一実施形態において、ＲＶｉである冗長バージョンに対応する開始位置は以下の式を介して計算される：
第一の式：Ｓｉ＝α×ｆｕｎｔｉｏｎ（β×（ｎｂ／Ｇ）×ＲＶｉ＋χ）×Ｚ＋δ；
第一の式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、αは正整数であり、Ｇは０より大きい実数であり、βは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する；
又は第二の式：Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（λ×ｎｂ／Ｇ）×ＲＶｉ＋χ）×Ｚ＋δ；
第二の式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、αは正整数であり、Ｇは０より大きい実数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する；
又は第三の式：Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（λ×ｎｂ×Ｚ／Ｇ）×ＲＶｉ＋χ）＋δ；
第三の式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、Ｇは０より大きい実数であり、αは正整数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
一実施形態において、開始位置は冗長バージョン、リフティングサイズ、基本グラフ行列の全列数及び情報パケットビット系列の長さに従って決定される。
一実施形態において、ＲＶｉである冗長バージョンに対応する開始位置は以下の式の一つを介して計算される：
Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）×ＲＶｉ＋χ）＋δ；及び
Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）＋χ）×ＲＶｉ＋δ；
上記二つの式中、Ｋは情報パケットビット系列の長さであり、Ｚはリフティングサイズであり、Ｇは０より大きい実数であり、αは正整数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
一実施形態において、ＬＤＰＣ符号語系列がインターリーブされてインターリーブＬＤＰＣ符号語系列を取得するステップは、ＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットをインターリーブすることを含み、ここでＳ０及びＳ１は正整数であり、Ｓ１はＳ０より大きい。
一実施形態において、ＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットがインターリーブされるステップは、インターリーブ行列に従ってＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットにブロックインターリーブを行うことを含み、ここでブロックインターリーブ行列の列数がＺ０であり、Ｚ０は準巡回ＬＤＰＣ符号化パラメータによって決定され、準巡回ＬＤＰＣ符号化パラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列長の少なくとも一つを含む。
一実施形態において、Ｚ０はＬＤＰＣ符号化リフティングサイズの正整数因数に等しい。
一実施形態において、Ｚ０はＺに等しく、ＺはＬＤＰＣ符号化リフティングサイズであり、Ｓ０は２×Ｚに等しく、Ｓ１はＥ×Ｚ－１に等しく、ここでＥは２より大きい整数である。
一実施形態において、Ｅはｋｂ、ｋｂ＋１、ｋｂ＋２、ｋｂ＋３又はｋｂ＋４に等しく、ここでｋｂはＬＤＰＣ符号化の基本グラフ行列のシステム列数である。
一実施形態において、Ｚ０は以下のパラメータ：Ｓ０、Ｓ１及び変調次数によって決定される。ここで、変調次数は、各変調シンボルによって搬送されるビット数である。
一実施形態において、Ｚ０は以下の式を介して計算される：
Figure 0007361017000008
 、式中、Ｍは変調次数であり且つ正整数である。
一実施形態において、Ｓ１の値は以下のパラメータの少なくとも一つを介して決定される：送信されるべきデータに符号ブロック分割が行われた後に取得される情報パケットビット系列の長さ、及び伝送されるべきビット系列の長さ。
一実施形態において、ＬＤＰＣ符号化率ＲがＲ０以下であるときに、ＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットがインターリーブ行列に従ってインターリーブされる。ここで、Ｒ０は３／４以上１未満の実数であり、ＬＤＰＣ符号化率Ｒは情報パケットビット系列の長さ及び伝送されるべきビット系列の長さの商に等しい。
本発明を好適な実施形態に関連して以下に詳細に記載する。
［好適な実施形態１］
本実施形態は、新無線アクセス技術（ＮＲ）通信システムに適用されることができる準巡回ＬＤＰＣ符号化データ処理方法を提供する。本任意選択の実施形態で提供される方法は、ロングタームエボリューション（ＬＴＥ）移動通信システム又は将来の５Ｇ移動通信システム又は他の無線若しくは有線通信システムに適用されることができ、そしてデータ伝送方向は、基地局が端末ユーザにデータを送信する方向（サービスデータのダウンリンク伝送）である、又はデータ伝送方向は、端末ユーザが基地局にデータを送信する方向（サービスデータのアップリンク伝送）である。端末ユーザは、モバイル装置、アクセス端末、ユーザ端末、ユーザ局、ユーザユニット、移動局、遠隔局、遠隔端末、ユーザエージェント、ユーザ機器、ユーザ装置、又は他の用語で名付けられる装置を含む。基地局としては、ノードＢと称されてもよいアクセスポイント（ＡＰ）、無線ネットワーク制御装置（ＲＮＣ）、発展型ノードＢ（ｅＮＢ）、基地局制御装置（ＢＳＣ）、基地局制御装置（ＢＴＳ）、基地局（ＢＳ）、送受信機能（ＴＦ）、無線ルータ、無線送受信機、基本サービスユニット、拡張サービスユニット、無線基地局（ＲＢＳ）、又は他の品目で名付けられる他の装置を含む。
本任意選択の実施形態の一態様によれば、本任意選択の実施形態は、新無線アクセス技術（新ＲＡＴ）における拡張モバイルブロードバンド（ｅＭＢＢ）シナリオ、超信頼且つ低遅延通信（ＵＲＬＬＣ）シナリオ又は大容量マシンタイプ通信（ｍＭＴＣ）シナリオに適用されることができる準巡回ＬＤＰＣ符号化データ処理方法を提供する。
図２は、本発明の好適な実施形態に係るＬＤＰＣ符号化データ処理方法のフローチャートである。図２に図示されるように、本方法は下記するステップを含む。
ステップＳ２０１で、伝送されるべきソースデータパケットの長さ情報が取得され、そして現在送信される必要がある、伝送されるべきソースデータパケットの長さ（ＴＢＳとしても知られている）が制御情報に従ってＴＢＳテーブルから決定される。ここで、制御情報はダウンリンク若しくはアップリンク制御情報又は他のシステム情報から取得されることができる。
ステップＳ２０２で、符号ブロック分割が行われる。伝送されるべきソースデータパケットは最長情報ブロックの長さＫｍａｘに従って分割される。ここで、分割後に取得される情報パケットビット系列数は
Figure 0007361017000009
 であり、そして符号ブロック分割後に取得される情報パケットビット系列の長さが
Figure 0007361017000010
 及び
Figure 0007361017000011
 を含み、式中、Ｋは情報パケットビット系列の長さであり且つ正整数であり、Ｋｍａｘは正整数であり、Ｌは各情報パケットビット系列へ付加される巡回冗長検査（ＣＲＣ）系列の長さである。
ステップＳ２０３で、ＣＲＣ系列が付加される。符号ブロック分割後に取得される各情報ビットブロックへビット数ＬのＣＲＣ系列が付加される。ここで、Ｌは０より大きい整数である。
ステップＳ２０４で、ビットがパディングされる。ＣＲＣ系列が付加された情報ビットブロックにサブビットがパディングされる。ここで、サブビットは、符号化を支援するために使用されるだけであり、伝送には関与しない。
ステップＳ２０５で、準巡回ＬＤＰＣ符号化が行われる。符号ブロック分割後に取得される各情報パケットビット系列の長さに従って、ＬＤＰＣ符号化によって使用されるリフティングサイズが決定され、取得したリフティングサイズ情報に従ってＬＤＰＣ符号化の検査行列が決定及び計算され、そして検査行列及びＬＤＰＣ符号化リフティングサイズに従って各情報パケットビット系列に準巡回ＬＤＰＣ符号化が行われてＬＤＰＣ符号語系列を取得する。
準巡回ＬＤＰＣ符号化の基本グラフ行列は二種類の基本グラフ行列：基本グラフ１及び基本グラフ２を含む。基本グラフ行列、基本グラフ１、の行及び列数はそれぞれ４６及び６８である、すなわち、基本グラフ行列の全列数は６８であり、基本グラフ行列の全行数は４６であり、そして基本グラフ行列のシステム列数は６８－４６＝２２である。基本グラフ行列、基本グラフ２、の行及び列数はそれぞれ４２及び５２である、すなわち、基本グラフ行列の全列数は５２であり、基本グラフ行列の全行数は４２であり、そして基本グラフ行列のシステム列数は５２－４２＝１０である。基本グラフ行列の全列数が６８である又は基本グラフ行列の全行数が４６である又は基本グラフ行列のシステム列数が２２であるという事実に従って、基本グラフ行列に対応するインデックスが１（基本グラフ１）であると決定することができる。基本グラフ行列の全列数が５２である又は基本グラフ行列の全行数が４２である又は基本グラフ行列のシステム列数が１０であるという事実に従って、基本グラフ行列に対応するインデックスが２（基本グラフ２）であると決定することができる。例えば、表１は、基本グラフ１及び基本グラフ２における行インデックス（ｉ）のあらゆる値１の要素の位置を示す、すなわち、同位置は巡回置換単位行列位置と置き換えられることができる。表２は、八つのリフティングサイズセットを含む、基本グラフ１によってサポートされるリフティングサイズを示す。表４は、同じく八つのリフティングサイズセットを含む、基本グラフ２によってサポートされるリフティングサイズを示す。上記リフティングサイズ情報に従ってリフティングサイズセットのセットインデックスｉＬＳが決定される。基本グラフ１に対応する各リフティングサイズセットのシフト値行列がセットインデックスｉＬＳに従って表３から取得され、基本グラフ２に対応する各リフティングサイズセットのシフト値行列がセットインデックスに従って表５から取得され、次いで現在のリフティングサイズＺｃに対応する基本グラフ行列が式：Ｐｉ，ｊ＝ｍｏｄ（Ｖｉ，ｊ，Ｚｃ）に従って取得されることができる。情報パケットビット系列のサイズが２５６０以下であり且つ符号率が２／３以下であれば、基本グラフ２が選択され、そうでなければ、基本グラフ１が選択される。表１において、第一列が基本グラフ１及び基本グラフ２の行インデックス（ｉ）を示し、第二列が基本グラフ１の列インデックス（ｊ）を示し、そして［ｉ，ｊ］が基本グラフ１のあらゆる値１の要素の位置を決定し；この他、第三列が基本グラフ２の列インデックス（ｊ）を示すことが留意される。表３及び表４は、基本グラフ１及び基本グラフ２に対応する八つのシフト値行列をそれぞれ示し、ここでｉは行インデックスを示し、ｊは列インデックスを示し、ｉＬＳはリフティングサイズセットのセットインデックスを示す。
表１ 基本グラフ１及び基本グラフ２が以下の表１に示される。
Figure 0007361017000012
Figure 0007361017000013
表２ 基本グラフ１のリフティングサイズが以下の表２に示される。
Figure 0007361017000014
表３ 基本グラフ１のシフト値が以下の表３に示される。
Figure 0007361017000015
Figure 0007361017000016
Figure 0007361017000017
Figure 0007361017000018
Figure 0007361017000019
Figure 0007361017000020
表４ 基本グラフ２のリフティングサイズが以下の表４に示される。
Figure 0007361017000021
表５ 基本グラフ２のシフト値が以下の表５に示される。
Figure 0007361017000022
Figure 0007361017000023
Figure 0007361017000024
Figure 0007361017000025
ステップＳ２０６で、インターリーブが行われる。インターリーブは、ＬＤＰＣ符号語系列をインターリーブしてインターリーブＬＤＰＣ符号語系列を取得することである。インターリーブ法は、ＬＤＰＣ符号語系列にブロックインターリーブを行うことを含み、ここでインターリーブ行列の行数が準巡回ＬＤＰＣ符号化パラメータに従って決定され、準巡回ＬＤＰＣ符号化パラメータは、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、又は基本グラフ行列のシステム列数の少なくとも一つを含む。
具体的な一実施形態において、インターリーブ行列の行数は準巡回ＬＤＰＣリフティングサイズの正整数因数に等しいか、又は準巡回ＬＤＰＣ符号化のリフティングサイズの正整数倍数に等しい。
具体的な一実施形態において、インターリーブ行列の行数は準巡回ＬＤＰＣ符号化の基本グラフ行列の全列数の正整数因数に等しいか、又は準巡回ＬＤＰＣ符号化の基本グラフ行列の全列数の正整数倍数に等しい。
具体的な一実施形態において、インターリーブ行列は、行列内のデータが列に沿って入力され、そして列に沿って出力される方式でインターリーブされる。
具体的な一実施形態において、インターリーブ法で、所定の列順に従って出力が行われてインターリーブ符号語系列を取得する。
具体的な一実施形態において、インターリーブ法で、インターリーブ行列内の列に列内インターリーブが行われる。ここで、列内インターリーブ法としては、巡回シフトインターリーブ及びランダム系列インターリーブを含む。好ましくは、列内インターリーブ法は変調次数に従って決定される。好ましくは、変調次数が２より大きいという条件で、列内インターリーブ法が実行される。
インターリーブ法は、所定のインターリーブインデックス系列に従ってＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットをインターリーブ符号語系列の第Ｓ０のビットから第Ｓ１のビットまでのビットへマッピングすることを含み、ここでＳ０は正整数であり、Ｓ１はＳ０より大きい整数である。
所定のインターリーブインデックス系列はブロックインターリーブ方式で取得され、ブロックインターリーブ行列の列数がＺ０であり、Ｚ０は正整数である。
更なる具体的な一実施形態において、Ｚ０はＬＤＰＣ符号化リフティングサイズの正整数因数に等しい。
更なる具体的な一実施形態において、Ｚ０はＺに等しく、ＺはＬＤＰＣ符号化リフティングサイズであり、Ｓ０は２×Ｚに等しく、Ｓ１はＥ×Ｚ－１に等しく、ここでＥは２より大きい整数である。更には、Ｅはｋｂ、ｋｂ＋１、ｋｂ＋２、ｋｂ＋３又はｋｂ＋４に等しく、ここでｋｂはＬＤＰＣ符号化の基本グラフ行列のシステム列数である。
好ましくは、更なる具体的な一実施形態において、Ｓ０はｋｂ×Ｚに等しく、Ｓ１はＥ×Ｚ－１に等しく、ここでＺはＬＤＰＣ符号化リフティングサイズであり、Ｅはｋｂ＋Δｍｂに等しく、Δｍｂは０より大きい整数であり、ｋｂはＬＤＰＣ符号化の基本グラフ行列のシステム列数である。更には、Δｍｂは以下のパラメータの組合せの一つに従って決定される：組合せ１、ＬＤＰＣ符号化の基本グラフ行列のシステム列数及び符号化率から成る；組合せ２、情報パケットビット系列の長さ、伝送されるべきビット系列の長さ及びＬＤＰＣ符号化リフティングサイズから成る；並びに組合せ３、伝送されるべきビット系列に含まれるＬＤＰＣ符号検査ビット数及びＬＤＰＣ符号化リフティングサイズから成る。
更なる具体的な一実施形態において、Ｚ０は以下のパラメータ：Ｓ０、Ｓ１及び変調次数によって決定される。ここで、変調次数は、各変調シンボルによって搬送されるビット数である。好ましくは、Ｚ０は以下の式を介して計算される：
Figure 0007361017000026
 、式中、Ｍは変調次数であり且つ正整数である。
更なる具体的な一実施形態において、Ｓ１の具体値は以下のパラメータ：情報パケットビット系列の長さ及び伝送されるべきビット系列の長さによって決定される。
更なる具体的な一実施形態において、符号率ＲがＲ０以下であるときに、ブロックインターリーブが行われる。ここで、Ｒ０は３／４以上１未満の実数であり、符号率Ｒは、情報パケットビット系列の長さが伝送されるべきビット系列の長さで割られた後に取得される値に等しい。
上記インターリーブ法は以下の有益な効果を有する：ＬＤＰＣ符号語が効果的にランダム化されることができ、ＬＤＰＣ符号が高次変調（例えば、６４直交振幅変調（ＱＡＭ）及び２５６ＱＡＭ）におけるより良好な性能優位性を取得することができ、そしてフェーディングチャネルにおけるＬＤＰＣ符号の性能が効果的に改善されることができる。
ステップＳ２０７で、レートマッチングが行われる。開始位置からインターリーブＬＤＰＣ符号語系列に巡回ビット選択が行われてレートマッチ符号語系列を取得する。開始位置は所定のパラメータに従って決定される。ここで、所定のパラメータは、冗長バージョン、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含む。
更なる具体的な一実施形態において、開始位置は冗長バージョン、リフティングサイズ及び基本グラフ行列の全列数に従って決定される。更には、ＲＶｉである冗長バージョンに対応する開始位置は以下の式を介して計算される：
Ｓｉ＝α×ｆｕｎｔｉｏｎ（β×（ｎｂ／Ｇ）×ＲＶｉ＋χ）×Ｚ＋δ、
式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、αは正整数であり、Ｇは０より大きい実数であり、βは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
更には、ＲＶｉである冗長バージョンに対応する開始位置は以下の式を介して計算される：Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（λ×ｎｂ／Ｇ）×ＲＶｉ＋χ）×Ｚ＋δ。
式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、αは正整数であり、Ｇは０より大きい実数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
更には、ＲＶｉである冗長バージョンに対応する開始位置は以下の式を介して計算される：Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（λ×ｎｂ×Ｚ／Ｇ）×ＲＶｉ＋χ）＋δ。
式中、ｎｂは基本グラフ行列の全列数であり、Ｚはリフティングサイズであり、Ｇは０より大きい実数であり、αは正整数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数である。式中、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
更なる具体的な一実施形態において、開始位置は冗長バージョン、リフティングサイズ、基本グラフ行列の全行数及び情報パケットビット系列の長さに従って決定される。更には、ＲＶｉである冗長バージョンに対応する開始位置は以下の式の一つを介して計算される：Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）×ＲＶｉ＋χ）＋δ及びＳｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）＋χ）×ＲＶｉ＋δ、
上記式中、Ｋは情報パケットビット系列の長さであり、Ｚはリフティングサイズであり、Ｇは０より大きい実数であり、αは正整数であり、βは正整数であり、λは正実数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する。
インターリーブ符号語系列に巡回ビット選択が行われる。インターリーブ符号語系列内の第２×Ｚのビットからテールビットまでのビットが一つの環状バッファに記憶され、そして冗長バージョンに従って環状バッファから順次Ｎビットが取得されて伝送されるべきビット系列を形成する。
ステップＳ２０８で、コンスタレーション変調が行われる。伝送されるべきビット系列が複数のビットパケットへ分割され、複数のビットパケットがコンスタレーション変調シンボルへマッピングされ、そしてコンスタレーション変調シンボルが送信される。好適な実施形態において、複数のビットパケットがコンスタレーション変調シンボルへマッピングされる前に、ビットパケット内のビットがそれぞれインターリーブされ、そして各インターリーブビットパケットがコンスタレーション変調シンボルへマッピングされる。コンスタレーション変調シンボルの変調次数はＭであり、そして変調次数は各コンスタレーション変調シンボルによって搬送されるビット数を表現する。コンスタレーションシンボル変調としては以下：二進位相シフトキーイング（ＢＰＳＫ）、直交位相シフトキーイング（ＱＰＳＫ）、１６ＱＡＭ、６４ＱＡＭ又は２５６ＱＡＭの一つを含み、そして対応する変調次数はそれぞれ１、２、４、６及び８である。好ましくは、具体的な一実施形態において、ビットパケット内インターリーブは変調次数に従って決定される。例えば、変調次数がＭ１より大きいという条件で、インターリーブ法が実行される。ここで、Ｍ１は２、３、４、５又は６に等しい。好ましくは、ビットパケット内インターリーブとしては、巡回シフトインターリーブ及びランダムインデックス系列インターリーブを含む。好ましくは、全てのコンスタレーション変調シンボルにおける任意の隣接するＦ個のコンスタレーションシンボルのインターリーブ法は様々であり、ここでＦは正整数である。別の実施形態において、Ｇ０個のビットパケット内インターリーブ法が存在し、Ｇ０個の方法は様々である。ビットパケット内ビットインターリーブはＧ０個の方法からＧ１個の方法を選択して、或る順に従って順次各ビットパケット内のビットをインターリーブする。別の実施形態において、複数のビットパケット内インターリーブ法セットが存在し、そして変調次数に従って複数のインターリーブ法セットからビットパケット内インターリーブ法が決定される。
上述の実施形態の記載から、上記した実施形態における方法がソフトウェアに加えて必要な汎用ハードウェアプラットフォームによって実装され得る、又はもちろんハードウェアによって実装され得ることが当業者にとって明らかであろう。しかしながら、多くの場合、前者が好適な実装方式である。この理解に基づいて、本発明によって提供される解決策は実質的に、又は関連技術に関与する部分が、ソフトウェア製品の形態で具現化され得る。コンピュータソフトウェア製品は、記憶媒体（リードオンリメモリ（ＲＯＭ）／ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク又は光ディスクなど）に記憶されて、端末装置（移動電話、コンピュータ、サーバ、ネットワーク装置等であり得る）が本開示の各実施形態に係る方法を実行することを可能にするための幾つかの命令を含む。
［実施形態２］
本実施形態はデータ符号化装置を更に提供する。本装置は、上述の実施形態及び好適な実装例を実装するために使用され、記載してきたことは繰り返さない。以下に使用するように、用語「モジュール」は、所定の機能を実装することが可能なソフトウェア、ハードウェア又はその組合せであり得る。下記する実施形態における本装置は好ましくはソフトウェアによって実装されるが、ハードウェアによる又はソフトウェア及びハードウェアの組合せによる実装も可能であり且つ考えられ得る。
本発明の別の実施形態によれば、データ符号化装置が更に提供される。本装置は、取得モジュール、インターリーブモジュール、選択モジュール及び送信モジュールを含む。
取得モジュールは、送信されるべきデータを取得するように構成される。
インターリーブモジュールは取得モジュールに接続され、且つ送信されるべきデータに準巡回ＬＤＰＣ符号化を行ってＬＤＰＣ符号語系列を取得し、そしてＬＤＰＣ符号語系列をインターリーブしてインターリーブＬＤＰＣ符号語系列を取得するように構成される。
選択モジュールはインターリーブモジュールに接続され、且つ開始位置からインターリーブＬＤＰＣ符号語系列に巡回ビット選択を行ってレートマッチ符号語系列を取得するように構成される。ここで、開始位置が所定のパラメータに従って決定される。所定のパラメータは、冗長バージョン、リフティングサイズ、基本グラフ行列の全列数、基本グラフ行列の全行数、基本グラフ行列のシステム列数、又は情報パケットビット系列の長さの少なくとも一つを含む。
送信モジュールは選択モジュールに接続され、且つレートマッチ符号語系列を送信するように構成される。
実施形態１における方法のステップが本実施形態における装置によって実行されることができることが追加されるべきである。
上記した様々なモジュールがソフトウェア又はハードウェアによって実装され得ることが留意されるべきである。ハードウェアによる実装は以下の方式で行われ得るが、必ずしも行われ得るわけではない：上記した様々なモジュールが同じプロセッサに設けられる、又は上記した様々なモジュールが任意の組合せ形態でそれらのそれぞれのプロセッサに設けられる。
［実施形態３］
本発明の別の実施形態によれば、プロセッサが更に提供される。本プロセッサは、実行されると上記した任意選択の実施形態のいずれか一つの方法を実行するプログラムを実行するために使用される。
［実施形態４］
本発明の別の実施形態によれば、記憶媒体が更に提供される。本記憶媒体は、実行されると上記した任意選択の実施形態のいずれか一つの方法を実行する内蔵プログラムを含む。
明らかに、本発明の上述のモジュール又はステップの各々が汎用コンピューティング装置によって実装され得る、モジュール又はステップが単一のコンピューティング装置に集中され得る又は多数のコンピューティング装置から成るネットワーク上に分散され得る、更に代替的に、モジュール又はステップがコンピューティング装置によって実行可能なプログラムコードによって実装されて、その結果モジュール又はステップが記憶デバイスに記憶されてコンピューティング装置によって実行され得ることが当業者によって理解されるはずである。一部の状況では、例示若しくは記載したステップは本明細書に記載したものと異なる順序で実行され得る、又はモジュール若しくはステップは別々に様々な集積回路モジュールにされ得る、又はその多数のモジュール若しくはステップが実装のために単一の集積回路モジュールにされ得る。このように、本発明はハードウェア及びソフトウェアの任意の特定の組合せに限定されない。
上記は単に本発明の好適な実施形態であり、本発明を限定するとは意図されない。当業者にとって、本出願は様々な変更及び変形を有し得る。本発明の趣旨及び原理内でなされるいかなる変更、等価な置換、改善等も本発明の範囲内に収まるはずである。

Claims (11)

  1. 低密度パリティ検査（ＬＤＰＣ）データ符号化方法であって、
    情報パケットビット系列にＬＤＰＣ符号化を行うことによってＬＤＰＣ符号語系列を取得することと、
    前記ＬＤＰＣ符号語系列に従って一次元有限長環状バッファのサイズを決定することと、
    複数の所定の冗長バージョン値から冗長バージョン値を選択することと、
    前記選択した冗長バージョン値、リフティングサイズ、基本グラフ行列の全行数、及び前記情報パケットビット系列の長さに従って前記一次元有限長環状バッファにおける伝送されるべきビット系列を読み取るための開始位置を決定することと、
    前記開始位置から特定の長さのデータビットを順次読み取ることによって前記伝送されるべきビット系列を形成することと、
    前記伝送されるべきビット系列を送信することと
    を含む方法。
  2. 前記ＬＤＰＣ符号語系列は、前記ＬＤＰＣ符号語系列をインターリーブすることにより得られるインターリーブＬＤＰＣ符号語系列である、
    請求項１に記載の方法。
  3. 前記インターリーブＬＤＰＣ符号語系列は、
    インターリーブ行列に従って前記ＬＤＰＣ符号語系列にブロックインターリーブを行うことにより取得され、
    前記インターリーブ行列の行数がＬＤＰＣ符号化パラメータに従って決定され、前記ＬＤＰＣ符号化パラメータが、前記リフティングサイズ、基本グラフ行列の全列数の少なくとも一つを含むことを含む、請求項２に記載の方法。
  4. ＲＶｉである冗長バージョンに対応する開始位置は以下の式の一つを介して計算される：
    Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）×ＲＶｉ＋χ）＋δ；及び
    Ｓｉ＝α×（β×ｆｕｎｔｉｏｎ（（Ｋ＋ｍｂ×Ｚ）／Ｇ）＋χ）×ＲＶｉ＋δ；
    上記二つの式中、Ｋは情報パケットビット系列の長さであり、Ｚはリフティングサイズであり、ｍｂは基本グラフ行列の全行数であり、Ｇは０より大きい実数であり、αは正整数であり、βは正整数であり、χは非負実数であり、δは整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する、
    請求項１に記載の方法。
  5. 前記ＬＤＰＣ符号語系列を前記インターリーブして前記インターリーブＬＤＰＣ符号語系列を取得することが、
    前記ＬＤＰＣ符号語系列内の第Ｓ０のビットから第Ｓ１のビットまでの全てのビットをインターリーブすることであり、Ｓ０及びＳ１が正整数であり、Ｓ１がＳ０より大きいこと
    を含む、請求項２に記載の方法。
  6. 前記ＬＤＰＣ符号語系列内の前記第Ｓ０のビットから前記第Ｓ１のビットまでの前記全てのビットを前記インターリーブすることが、
    インターリーブ行列に従って前記ＬＤＰＣ符号語系列内の前記第Ｓ０のビットから前記第Ｓ１のビットまでの前記全てのビットにブロックインターリーブを行うことであり、前記インターリーブ行列の全列数がＺ０であり、Ｚ０がＬＤＰＣ符号化パラメータによって決定され、前記ＬＤＰＣ符号化パラメータが、前記リフティングサイズを含むこと
    を含む、請求項５に記載の方法。
  7. 前記ＬＤＰＣ符号語系列内の前記第Ｓ０のビットから前記第Ｓ１のビットまでの前記全てのビットを前記インターリーブすることが、
    インターリーブ行列に従って前記ＬＤＰＣ符号語系列内の前記第Ｓ０のビットから前記第Ｓ１のビットまでの前記全てのビットにブロックインターリーブを行うことであり、前記インターリーブ行列の全列数がＺ０であり、
    Ｚ０が以下のパラメータ：Ｓ０、Ｓ１及び変調次数によって決定され、前記変調次数が、各変調シンボルによって搬送されるビット数である、請求項５に記載の方法。
  8. Ｚ０が以下の式を介して計算される：Ｚ０＝ｆｕｎｃｔｉｏｎ（αｘ（Ｓ１－Ｓ０＋１）／Ｍ＋δ）、式中、Ｍは正整数であり、αは正実数であり、δは非負整数であり、ｆｕｎｃｔｉｏｎ（ｘ）は実数ｘを最も近い整数に丸めることを表現する、請求項７に記載の方法。
  9. 前記伝送されるべきビット系列を前記送信することが、前記伝送されるべきビット系列を複数のビットパケットへ分割し、前記複数のビットパケットの各ビットパケット内のビットをそれぞれインターリーブし、そして前記各インターリーブビットパケットをコンスタレーション変調シンボルにマッピングすることを含む、請求項１に記載の方法。
  10. 内蔵プログラムを含み、実行されると、前記プログラムが請求項１～９のいずれか一項に記載の方法を実行する、記憶媒体。
  11. プログラムを実行するように構成され、実行されると、前記プログラムが請求項１～９のいずれか一項に記載の方法を実行する、プロセッサ。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2525496A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
CN108809509B (zh) * 2017-05-05 2021-01-22 电信科学技术研究院 低密度奇偶校验码的基础图选择方法及装置
CN111066252B (zh) 2017-09-11 2023-01-06 中兴通讯股份有限公司 处理ldpc编码数据的方法和装置
WO2020167088A1 (en) * 2019-02-15 2020-08-20 Samsung Electronics Co., Ltd. Method and apparatus for transmission or reception of data in communication system
US20200358557A1 (en) * 2019-05-10 2020-11-12 Samsung Electronics Co., Ltd. Method and apparatus for data transmission in wireless communication system
CN112367088B (zh) * 2020-10-27 2023-03-21 上海宇航系统工程研究所 一种基于索引矩阵的编码方法及装置
US11764911B2 (en) * 2021-04-05 2023-09-19 Nokia Technologies Oy Method of shifting redundancy version for the transmission of a transport block over multiple slots
WO2023090480A1 (ko) * 2021-11-18 2023-05-25 엘지전자 주식회사 무선 통신 시스템에서 무선 신호 송수신 방법 및 장치
CN116318552B (zh) * 2023-03-15 2023-09-22 归芯科技(深圳)有限公司 Turbo码的交织或解交织方法及其器件、通信芯片和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110239075A1 (en) 2007-06-12 2011-09-29 Jun Xu Channel coding, modulating and mapping method for hybrid automatic repeat request of low density parity check code

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1252935C (zh) * 2002-12-13 2006-04-19 清华大学 基于低密度奇偶检验编码的信源信道联合编码方法
KR100744343B1 (ko) 2003-12-19 2007-07-30 삼성전자주식회사 이동 통신 시스템에서 불균일 오류 확률을 갖는 부호화에따른 데이터 송수신 방법 및 장치
KR100860504B1 (ko) * 2005-06-09 2008-09-26 삼성전자주식회사 이동통신 시스템에서 송수신 장치 및 방법
CN101034953B (zh) * 2006-03-06 2010-06-23 诺基亚西门子通信系统技术（北京）有限公司 应用低密度奇偶校验码进行数据传输的方法
US8024633B2 (en) * 2007-05-10 2011-09-20 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for combined packet retransmission and soft decoding of combined packets in a wireless communication network
CN101188428B (zh) * 2007-12-10 2012-09-05 中兴通讯股份有限公司 一种ldpc码的有限长度循环缓存的速率匹配方法
CN101227259B (zh) * 2008-01-11 2013-06-05 中兴通讯股份有限公司 一种有限长度循环缓存速率匹配的数据读取方法
US20110161772A1 (en) * 2008-09-02 2011-06-30 Panasonic Corporation Wireless communication device and wireless communication method
US8612820B2 (en) * 2009-04-11 2013-12-17 Qualcomm Incorporated Apparatus and methods for interleaving in a forward link only system
CN102035617B (zh) * 2009-09-29 2015-04-01 中兴通讯股份有限公司 一种通信系统中信道编码的速率匹配方法和装置
CN102075196B (zh) * 2010-12-10 2014-02-19 清华大学 多码率多码长qc-ldpc码编码方法及编码调制系统
WO2014200303A1 (en) 2013-06-14 2014-12-18 Samsung Electronics Co., Ltd. Apparatuses and methods for encoding and decoding of parity check codes
KR102146803B1 (ko) * 2013-06-14 2020-08-21 삼성전자주식회사 패리티 검사 부호의 부호화 장치, 그의 부호화 방법, 복호화 장치 및 그의 복호화 방법
WO2015165093A1 (zh) 2014-04-30 2015-11-05 华为技术有限公司 一种数据发送方法和装置
CN105811996B (zh) 2014-12-30 2019-12-06 华为技术有限公司 一种基于准循环ldpc的数据处理方法及系统
CN107026654B (zh) * 2016-02-02 2019-06-18 中国科学院声学研究所 一种准循环多进制低密度奇偶校验码的快速频域编码方法
US10291356B2 (en) * 2016-05-11 2019-05-14 Futurewei Technologies, Inc. Decoding procedures in systems with codeblock segmentation
CN109792253A (zh) * 2016-09-30 2019-05-21 Lg电子株式会社 Qc ldpc码速率匹配方法和用于该方法的装置
US10447312B2 (en) * 2016-11-25 2019-10-15 Lg Electronics Inc. Method of performing interleaving using LDPC and communication apparatus therefor
US10348329B2 (en) * 2017-02-13 2019-07-09 Qualcomm Incorporated Low density parity check (LDPC) circular buffer rate matching
US10778366B2 (en) * 2017-03-31 2020-09-15 Qualcomm Incorporated Techniques for rate matching and interleaving in wireless communications
JP2019004245A (ja) * 2017-06-13 2019-01-10 シャープ株式会社 端末装置、基地局装置、および、通信方法
CN110266448B (zh) * 2017-06-19 2020-11-10 华为技术有限公司 信息处理的方法、通信装置和存储介质

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110239075A1 (en) 2007-06-12 2011-09-29 Jun Xu Channel coding, modulating and mapping method for hybrid automatic repeat request of low density parity check code

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ｎｏｋｉａ，Ａｌｃａｔｅｌ－Ｌｕｃｅｎｔ Ｓｈａｎｇｈａｉ Ｂｅｌｌ，Ｉｎｔｅｒｌｅａｖｉｎｇ ｆｏｒ ＬＤＰＣ［ｏｎｌｉｎｅ］，３ＧＰＰ ＴＳＧ ＲＡＮ ＷＧ１ ａｄｈｏｃ＿ＮＲ＿ＡＨ＿１７０６ Ｒ１－１７１１５３８，Ｉｎｔｅｒｎｅｔ＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．３ｇｐｐ．ｏｒｇ／ｆｔｐ／ｔｓｇ＿ｒａｎ／ＷＧ１＿ＲＬ１／ＴＳＧＲ１＿ＡＨ／ＮＲ＿ＡＨ＿１７０６／Ｄｏｃｓ／Ｒ１－１７１１５３８．ｚｉｐ＞，２０１７年０６月１９日
ＺＴＥ，Ｃｏｎｓｉｄｅｒａｔｉｏｎ ｏｎ ｃｏｄｉｎｇ ｃｈａｉｎ ｆｏｒ ｅＭＢＢ ｄａｔａ ｃｈａｎｎｅｌ［ｏｎｌｉｎｅ］，３ＧＰＰ ＴＳＧ ＲＡＮ ＷＧ１ ＃８９ Ｒ１－１７０７１７７，Ｉｎｔｅｒｎｅｔ＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．３ｇｐｐ．ｏｒｇ／ｆｔｐ／ｔｓｇ＿ｒａｎ／ＷＧ１＿ＲＬ１／ＴＳＧＲ１＿８９／Ｄｏｃｓ／Ｒ１－１７０７１７７．ｚｉｐ＞，２０１７年０５月０７日，ｐｐ．１－７

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