RU2009131711A - Кодирование и декодирование ldpc пакетов переменных размеров - Google Patents

Кодирование и декодирование ldpc пакетов переменных размеров Download PDF

Info

Publication number
RU2009131711A
RU2009131711A RU2009131711/09A RU2009131711A RU2009131711A RU 2009131711 A RU2009131711 A RU 2009131711A RU 2009131711/09 A RU2009131711/09 A RU 2009131711/09A RU 2009131711 A RU2009131711 A RU 2009131711A RU 2009131711 A RU2009131711 A RU 2009131711A
Authority
RU
Russia
Prior art keywords
parity
matrix
value
parity check
cyclic shift
Prior art date
Application number
RU2009131711/09A
Other languages
English (en)
Other versions
RU2443053C2 (ru
Inventor
Аамод КХАНДЕКАР (US)
Аамод КХАНДЕКАР
Томас РИЧАРДСОН (US)
Томас РИЧАРДСОН
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2009131711A publication Critical patent/RU2009131711A/ru
Application granted granted Critical
Publication of RU2443053C2 publication Critical patent/RU2443053C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1137—Partly parallel processing, i.e. sub-blocks or sub-groups of nodes being processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6393—Rate compatible low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0006—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format
    • H04L1/0007—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format by modifying the frame length
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

1. Устройство, содержащее !по меньшей мере один процессор, выполненный с возможностью кодирования или декодирования пакетов переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2, и ! память, соединенную с по меньшей мере одним процессором и выполненную с возможностью хранения параметров для множества базовых матриц контроля четности. !2. Устройство по п.1, в котором по меньшей мере один процессор выполнен с возможностью определения размера пакета для пакета, подлежащего кодированию или декодированию, выбора значения поднятия из множества значений поднятия на основании размера пакета, выбора базовой матрицы контроля четности из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия, генерации поднятой матрицы контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия, и кодирования или декодирования пакета на основании поднятой матрицы контроля четности. ! 3. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью выбора значения поднятия путем вычисления ! , ! где k - размер пакета, kB,max - максимальное количество информационных битов для множества базовых матриц контроля четности, L - выбранное значение поднятия, и “   ” обозначает оператор верхнего целочисленного приближения. ! 4. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью выбора базовой матрицы контроля четности путем вычисления ! , ! где k - размер пакета, L - выбранное значение поднятия, kB - количеств�

Claims (51)

1. Устройство, содержащее
по меньшей мере один процессор, выполненный с возможностью кодирования или декодирования пакетов переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2, и
память, соединенную с по меньшей мере одним процессором и выполненную с возможностью хранения параметров для множества базовых матриц контроля четности.
2. Устройство по п.1, в котором по меньшей мере один процессор выполнен с возможностью определения размера пакета для пакета, подлежащего кодированию или декодированию, выбора значения поднятия из множества значений поднятия на основании размера пакета, выбора базовой матрицы контроля четности из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия, генерации поднятой матрицы контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия, и кодирования или декодирования пакета на основании поднятой матрицы контроля четности.
3. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью выбора значения поднятия путем вычисления
Figure 00000001
,
где k - размер пакета, kB,max - максимальное количество информационных битов для множества базовых матриц контроля четности, L - выбранное значение поднятия, и “   ” обозначает оператор верхнего целочисленного приближения.
4. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью выбора базовой матрицы контроля четности путем вычисления
Figure 00000002
,
где k - размер пакета, L - выбранное значение поднятия, kB - количество информационных битов для выбранной базовой матрицы контроля четности, и “   ” обозначает оператор верхнего целочисленного приближения.
5. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью генерации поднятой матрицы контроля четности на основании дополнительно значений циклического сдвига для ненулевых элементов выбранной базовой матрицы контроля четности.
6. Устройство по п.5, в котором по меньшей мере один процессор выполнен с возможностью вычисления значения циклического сдвига для поднятой матрицы контроля четности на основании значений циклического сдвига для ненулевых элементов выбранной базовой матрицы контроля четности и выбранного значения поднятия, и генерации поднятой матрицы контроля четности путем замены каждого ненулевого элемента выбранной базовой матрицы контроля четности матрицей циклической перестановки со значением циклического сдвига, вычисленным для ненулевого элемента.
7. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью генерации поднятой матрицы контроля четности на основании L копий базового графа для выбранной базовой матрицы контроля четности, где L - выбранное значение поднятия, и соединения между собой вершины L копий базового графа на основании матриц перестановки для ненулевых элементов выбранной базовой матрицы контроля четности.
8. Устройство по п.7, в котором базовый граф содержит множество ребер для ненулевых элементов выбранной базовой матрицы контроля четности, и в котором по меньшей мере один процессор выполнен с возможностью осуществления декодирования параллельно для L копий одного и того же ребра в L копиях базового графа, и осуществления декодирования последовательно для разных ребер в L копиях базового графа.
9. Устройство по п.7, в котором по меньшей мере один процессор выполнен с возможностью осуществления декодирования параллельно для вершин каждой копии базового графа, и осуществления декодирования последовательно для L копий базового графа.
10. Устройство по п.2, в котором по меньшей мере один процессор выполнен с возможностью кодирования информационных битов в пакете на основании поднятой матрицы контроля четности для получения первых битов четности, и кодировать информационные биты и первые биты четности на основании поднятой матрицы контроля четности для получения вторых битов четности.
11. Устройство по п.10, в котором по меньшей мере один процессор дополнительно выполнен с возможностью кодирования информационных битов, первых битов четности и вторых битов четности на основании поднятой матрицы контроля четности для получения третьих битов четности.
12. Устройство по п.1, в котором множество базовых матриц контроля четности содержит по меньшей мере одну базовую матрицу контроля четности для по меньшей мере одного из 6, 7, 8, 9, 10 и 11 информационных битов.
13. Устройство по п.1, в котором множество значений поднятия содержит по меньшей мере одно значение поднятия для по меньшей мере одного из 4, 8, 16, 32, 64, 128, 256, 512 и 1024.
14. Устройство по п.1, в котором каждая базовая матрица контроля четности содержит совокупность ненулевых элементов в совокупности положений, причем каждый ненулевой элемент связан со значением циклического сдвига в пределах от 0 до Lmax-1, где Lmax - максимальное значение поднятия.
15. Устройство по п.14, в котором память выполнена с возможностью хранения совокупности значений циклического сдвига для совокупности ненулевых элементов каждой базовой матрицы контроля четности.
16. Устройство по п.15, в котором по меньшей мере один процессор выполнен с возможностью определения значений циклического сдвига для всех значений поднятия для каждой базовой матрицы контроля четности на основании множества значений циклического сдвига, сохраненных для базовой матрицы контроля четности.
17. Способ обработки данных, содержащий этапы, на которых
кодируют или декодируют пакеты переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2.
18. Способ по п.17, в котором на этапе кодирования или декодирования пакетов переменных размеров
определяют размер пакета для пакета, подлежащего кодированию или декодированию,
выбирают значение поднятия из множества значений поднятия на основании размера пакета,
выбирают базовую матрицу контроля четности из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия,
генерируют поднятую матрицу контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия, и
кодируют или декодируют пакет на основании поднятой матрицы контроля четности.
19. Способ по п.18, в котором на этапе выбора значения поднятия вычисляют
Figure 00000003
,
где k - размер пакета, kB,max - максимальное количество информационных битов для множества базовых матриц контроля четности, L - выбранное значение поднятия, и “   ” обозначает оператор верхнего целочисленного приближения.
20. Способ по п.18, в котором на этапе выбора базовой матрицы контроля четности вычисляют
Figure 00000004
,
где k - размер пакета, L - выбранное значение поднятия, kB - количество информационных битов для выбранной базовой матрицы контроля четности, и “   ” обозначает оператор верхнего целочисленного приближения.
21. Способ по п.17, в котором на этапе генерации поднятой матрицы контроля четности
генерируют поднятую матрицу контроля четности на основании дополнительно совокупности значений циклического сдвига для множества ненулевых элементов выбранной базовой матрицы контроля четности.
22. Способ по п.17, дополнительно содержащий этап, на котором
сохраняют множество значений циклического сдвига для множества ненулевых элементов каждой базовой матрицы контроля четности во множестве базовых матриц контроля четности.
23. Устройство для обработки данных, содержащее
средство для кодирования или декодирования пакетов переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2.
24. Устройство по п.23, в котором средство для кодирования или декодирования пакетов переменных размеров содержит
средство для определения размера пакета для пакета, подлежащего кодированию или декодированию,
средство для выбора значения поднятия из множества значений поднятия на основании размера пакета,
средство для выбора базовой матрицы контроля четности из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия,
средство для генерации поднятой матрицы контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия, и
средство для кодирования или декодирования пакета на основании поднятой матрицы контроля четности.
25. Устройство по п.24, в котором средство для выбора значения поднятия содержит средство для вычисления
Figure 00000005
,
где k - размер пакета, kB,max - максимальное количество информационных битов для множества базовых матриц контроля четности, L - выбранное значение поднятия, и “   ” обозначает оператор верхнего целочисленного приближения.
26. Устройство по п.24, в котором средство для выбора базовой матрицы контроля четности содержит средство для вычисления
Figure 00000006
,
где k - размер пакета, L - выбранное значение поднятия, kB - количество информационных битов для выбранной базовой матрицы контроля четности, и “   ” обозначает оператор верхнего целочисленного приближения.
27. Устройство по п.23, в котором средство для генерации поднятой матрицы контроля четности содержит
средство для генерации поднятой матрицы контроля четности на основании дополнительно совокупности значений циклического сдвига для совокупности ненулевых элементов выбранной базовой матрицы контроля четности.
28. Устройство по п.23, дополнительно содержащее
средство для сохранения множества значений циклического сдвига для множества ненулевых элементов каждой базовой матрицы контроля четности во множестве базовых матриц контроля четности.
29. Компьютерный программный продукт, содержащий
машиночитаемый носитель, содержащий
код, побуждающий по меньшей мере один компьютер кодировать или декодировать пакеты переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2.
30. Компьютерный программный продукт по п.29, в котором машиночитаемый носитель дополнительно содержит
код, побуждающий по меньшей мере один компьютер определять размер пакета для пакета, подлежащего кодированию или декодированию,
код, побуждающий по меньшей мере один компьютер выбирать значение поднятия из множества значений поднятия на основании размера пакета,
код, побуждающий по меньшей мере один компьютер выбирать базовую матрицу контроля четности из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия,
код, побуждающий по меньшей мере один компьютер генерировать поднятую матрицу контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия, и
код, побуждающий по меньшей мере один компьютер кодировать или декодировать пакет на основании поднятой матрицы контроля четности.
31. Компьютерный программный продукт по п.30, в котором машиночитаемый носитель дополнительно содержит
код, побуждающий по меньшей мере один компьютер выбирать значение поднятия путем вычисления
Figure 00000007
,
где k - размер пакета, kB,max - максимальное количество информационных битов для множества базовых матриц контроля четности, L - выбранное значение поднятия, и “   ” обозначает оператор верхнего целочисленного приближения.
32. Компьютерный программный продукт по п.30, в котором машиночитаемый носитель дополнительно содержит
код, побуждающий по меньшей мере один компьютер выбирать базовую матрицу контроля четности путем вычисления
Figure 00000008
,
где k - размер пакета, L - выбранное значение поднятия, kB - количество информационных битов для выбранной базовой матрицы контроля четности, и “   ” обозначает оператор верхнего целочисленного приближения.
33. Компьютерный программный продукт по п.29, в котором машиночитаемый носитель дополнительно содержит
код, побуждающий по меньшей мере один компьютер генерировать поднятую матрицу контроля четности дополнительно на основании совокупности значений циклического сдвига для совокупности ненулевых элементов выбранной базовой матрицы контроля четности.
34. Устройство, содержащее
по меньшей мере один процессор, выполненный с возможностью определения первого множества значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия на основании второго множества значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия, причем первый и второй размеры поднятия являются разными степенями 2, генерировать первую матрицу контроля четности на основании первого множества значений циклического сдвига и кодировать или декодировать пакет на основании первой матрицы контроля четности, и
память, соединенную с по меньшей мере одним процессором.
35. Устройство по п.34, в котором по меньшей мере один процессор выполнен с возможностью определения коэффициента K на основании отношения второго размера поднятия к первому размеру поднятия и удаления K младших битов (LSB) каждого значения циклического сдвига во втором множестве для получения соответствующего значения циклического сдвига в первом множестве.
36. Устройство по п.34, в котором по меньшей мере один процессор выполнен с возможностью определения отношения второго размера поднятия к первому размеру поднятия и получения каждого значения циклического сдвига в первом множестве путем деления соответствующего значения циклического сдвига во втором множестве на отношение и округления в меньшую сторону до целочисленного значения.
37. Устройство по п.34, в котором по меньшей мере один процессор выполнен с возможностью определения коэффициента K на основании отношения второго размера поднятия к первому размеру поднятия и удаления K старших битов (MSB) каждого значения циклического сдвига во втором множестве для получения соответствующего значения циклического сдвига в первом множестве.
38. Устройство по п.34, в котором первый и второй размеры поднятия являются разными степенями 2.
39. Устройство по п.34, в котором по меньшей мере один процессор выполнен с возможностью генерации первой матрицы контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей циклической перестановки со значением циклического сдвига в первом множестве, соответствующего ненулевому элементу.
40. Способ обработки данных, содержащий этапы, на которых
определяют первое множество значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия на основании второго множества значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия, причем первый и второй размеры поднятия являются разными степенями 2,
генерируют первую матрицу контроля четности на основании первого множества значений циклического сдвига, и
кодируют или декодируют пакет на основании первой матрицы контроля четности.
41. Способ по п.40, в котором на этапе определения первого множества значений циклического сдвига
определяют коэффициент K на основании отношения второго размера поднятия к первому размеру поднятия, и
удаляют K младших битов (LSB) каждого значения циклического сдвига во втором множестве для получения соответствующего значения циклического сдвига в первом множестве.
42. Способ по п.40, в котором на этапе генерации первой матрицы контроля четности
генерируют первую матрицу контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей циклической перестановки со значением циклического сдвига в первом множестве, соответствующего ненулевому элементу.
43. Устройство, содержащее
по меньшей мере один процессор, выполненный с возможностью получения поднятой матрицы контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2, использования значений циклического сдвига s и s+L/m для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем по меньшей мере три ненулевых элемента, где s - произвольное значение, и m равно степени 2, и кодирования или декодирования пакета на основании поднятой матрицы контроля четности, и
память, соединенную с по меньшей мере одним процессором.
44. Устройство по п.43, в котором базовая матрица контроля четности содержит
Figure 00000009
,
где T - нижняя треугольная матрица, матрицы B и D имеют ширину 1, матрицы D и E имеют высоту 1, и по меньшей мере три ненулевых элемента находятся в столбце, соответствующем матрицам B и D.
45. Устройство по п.43, в котором по меньшей мере один процессор выполнен с возможностью выбора значения циклического сдвига s для третьего ненулевого элемента в столбце, имеющем по меньшей мере три ненулевых элемента.
46. Устройство по п.43, в котором m равно 2, и значения циклического сдвига для двух ненулевых элементов равны s и s+L/2.
47. Устройство по п.43, в котором m равно 4, и значения циклического сдвига для двух ненулевых элементов равны s и s+L/4.
48. Устройство по п.43, в котором m равно 8, и значения циклического сдвига для двух ненулевых элементов равны s и s+L/8.
49. Способ обработки данных, содержащий этапы, на которых
получают поднятую матрицу контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2,
используют значения циклического сдвига s и s+L/m для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем по меньшей мере три ненулевых элемента, где s - произвольное значение, и m равно степени 2, и
кодируют или декодируют пакет на основании поднятой матрицы контроля четности.
50. Способ по п.49, в котором базовая матрица контроля четности содержит
Figure 00000010
,
где T - нижняя треугольная матрица, матрицы B и D имеют ширину 1, матрицы D и E имеют высоту 1, и по меньшей мере три ненулевых элемента находятся в столбце, соответствующем матрицам B и D.
51. Способ по п.49, в котором m равно 4, и значения циклического сдвига для двух ненулевых элементов равны s и s+L/4.
RU2009131711/08A 2007-01-24 2008-01-24 Кодирование и декодирование ldpc пакетов переменных размеров RU2443053C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US88649607P 2007-01-24 2007-01-24
US60/886,496 2007-01-24

Publications (2)

Publication Number Publication Date
RU2009131711A true RU2009131711A (ru) 2011-02-27
RU2443053C2 RU2443053C2 (ru) 2012-02-20

Family

ID=39642439

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009131711/08A RU2443053C2 (ru) 2007-01-24 2008-01-24 Кодирование и декодирование ldpc пакетов переменных размеров

Country Status (13)

Country Link
US (2) US8433984B2 (ru)
EP (2) EP2106635A2 (ru)
JP (3) JP5231453B2 (ru)
KR (5) KR101364160B1 (ru)
CN (2) CN102904583B (ru)
AU (1) AU2008207799B2 (ru)
BR (1) BRPI0806757A2 (ru)
CA (1) CA2674719A1 (ru)
IL (1) IL199605A0 (ru)
MX (1) MX2009007946A (ru)
RU (1) RU2443053C2 (ru)
TW (2) TW201334425A (ru)
WO (1) WO2008092040A2 (ru)

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419749B2 (en) 2009-08-19 2016-08-16 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
CN102904583B (zh) 2007-01-24 2017-06-23 高通股份有限公司 对可变大小分组进行ldpc编码和译码
US8370711B2 (en) * 2008-06-23 2013-02-05 Ramot At Tel Aviv University Ltd. Interruption criteria for block decoding
US8392814B2 (en) * 2008-10-07 2013-03-05 Qualcomm Incorporated Method and apparatus for high speed structured multi rate low density parity check codes
US8612823B2 (en) * 2008-10-17 2013-12-17 Intel Corporation Encoding of LDPC codes using sub-matrices of a low density parity check matrix
CN101741396B (zh) * 2008-11-19 2013-03-13 华为技术有限公司 可变码长ldpc码编码或译码的方法与装置及编码器和译码器
JP4898858B2 (ja) 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
TWI427936B (zh) * 2009-05-29 2014-02-21 Sony Corp 接收設備，接收方法，程式，及接收系統
US8495450B2 (en) * 2009-08-24 2013-07-23 Samsung Electronics Co., Ltd. System and method for structured LDPC code family with fixed code length and no puncturing
US8560911B2 (en) * 2009-09-14 2013-10-15 Samsung Electronics Co., Ltd. System and method for structured LDPC code family
KR101644656B1 (ko) * 2009-11-02 2016-08-10 삼성전자주식회사 선형 블록 부호를 사용하는 통신 시스템에서 패리티 검사 행렬을 생성하는 방법과 이를 이용한 채널 부호화/복호화 장치 및 방법
KR101670511B1 (ko) * 2010-05-07 2016-10-28 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
US8971261B2 (en) 2010-06-02 2015-03-03 Samsung Electronics Co., Ltd. Method and system for transmitting channel state information in wireless communication systems
US8732565B2 (en) 2010-06-14 2014-05-20 Samsung Electronics Co., Ltd. Method and apparatus for parallel processing in a gigabit LDPC decoder
US9634693B2 (en) * 2010-08-12 2017-04-25 Samsung Electronics Co., Ltd Apparatus and method for decoding LDPC codes in a communications system
JP5500379B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
US8644282B2 (en) * 2010-09-16 2014-02-04 Qualcomm Incorporated System and method for transmitting a low density parity check signal
US8739001B2 (en) * 2011-04-23 2014-05-27 Analogies Sa LDPC encoding and decoding techniques
EP2525497A1 (en) 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
CN102801431B (zh) * 2011-05-25 2015-02-04 华为技术有限公司 一种编码装置及方法
KR20120137198A (ko) 2011-06-11 2012-12-20 삼성전자주식회사 통신 시스템에서 패킷 송수신 장치 및 방법
JP5391253B2 (ja) * 2011-10-26 2014-01-15 パナソニック株式会社 送信装置及び送信方法
KR101922990B1 (ko) 2011-11-11 2018-11-28 삼성전자주식회사 멀티미디어 통신 시스템에서 준순환 저밀도 패리티 검사 부호 송/수신 장치 및 방법
JP5665725B2 (ja) * 2011-12-13 2015-02-04 株式会社東芝 符号化装置及びこれを用いた半導体メモリシステム
KR101221062B1 (ko) * 2011-12-14 2013-01-11 단국대학교 산학협력단 가변 ｕｓｃ 부호를 이용한 부호화 및 복호화 방법
KR101685010B1 (ko) 2012-06-01 2016-12-13 한국전자통신연구원 지상파 클라우드 방송을 위한 ldpc 부호
US9178653B2 (en) * 2013-01-16 2015-11-03 Broadcom Corporation Very short size LDPC coding for physical and/or control channel signaling
US9154261B2 (en) * 2013-01-16 2015-10-06 Broadcom Corporation Low density parity check (LDPC) coding in communication systems
MX2015009838A (es) * 2013-02-08 2015-10-14 Sony Corp Dispositivo para el procesamiento de datos y metodo para el procesamiento de datos.
KR102142142B1 (ko) * 2013-02-13 2020-08-06 퀄컴 인코포레이티드 높은 레이트, 높은 병렬성, 및 낮은 에러 플로어를 위해 준순환 구조들 및 펑처링을 사용하는 ldpc 설계
RU2658791C2 (ru) * 2013-05-02 2018-06-22 Сони Корпорейшн Устройство обработки данных и способ обработки данных
CN109327224B (zh) 2013-05-07 2022-04-05 华为技术有限公司 一种编码及解码的方法、设备和系统
CN107888199B (zh) * 2013-05-16 2021-11-09 韩国电子通信研究院 基于低密度奇偶校验编码/解码输入信息的方法和编码器
CN104521147B (zh) 2013-06-12 2019-12-17 索尼公司 数据处理设备和数据处理方法
EP2833553B1 (en) * 2013-07-30 2021-03-31 Alcatel Lucent LDPC decoder
EP2858249A1 (en) 2013-10-07 2015-04-08 Electronics and Telecommunications Research Institute Low density parity check encoder
US9430375B2 (en) 2013-12-30 2016-08-30 International Business Machines Corporation Techniques for storing data in bandwidth optimized or coding rate optimized code words based on data access frequency
JP2015156530A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
KR102260775B1 (ko) * 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 10/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
CA2864630C (en) 2014-08-14 2017-05-30 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 4/15, and low density parity check encoding method using the same
CA2963911C (en) 2014-08-14 2019-11-05 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 2/15, and low density parity check encoding method using the same
CA2959613C (en) 2014-08-14 2019-05-14 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 5/15, and low density parity check encoding method using the same
CA2864635C (en) 2014-08-14 2017-06-27 Sung-Ik Park Low density parity check encoder having length of 16200 and code rate of 3/15, and low density parity check encoding method using the same
CA2959616C (en) 2014-08-14 2021-05-25 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 4/15, and low density parity check encoding method using the same
US9496896B2 (en) 2014-08-14 2016-11-15 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 5/15, and low density parity check encoding method using the same
CA2864650C (en) 2014-08-14 2017-05-30 Sung-Ik Park Low density parity check encoder having length of 64800 and code rate of 2/15, and low density parity check encoding method using the same
US9525432B2 (en) 2014-08-14 2016-12-20 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 3/15, and low density parity check encoding method using the same
KR102270310B1 (ko) * 2014-08-26 2021-06-30 한국전자통신연구원 Ldpc 부호화기 및 이를 이용한 ldpc 부호화 방법
US9602243B2 (en) 2014-08-26 2017-03-21 Electronics And Telecommunications Research Institute Low density parity check encoder, and low density parity check encoding method using the same
US9432052B2 (en) * 2014-09-18 2016-08-30 Broadcom Corporation Puncture-aware low density parity check (LDPC) decoding
US20160218750A1 (en) * 2015-01-23 2016-07-28 Empire Technology Development Llc Parity check code encoder
JP5848472B2 (ja) * 2015-02-24 2016-01-27 パナソニック株式会社 受信装置及び受信方法
US9667276B1 (en) * 2015-08-06 2017-05-30 Xilinx, Inc. Efficient low error-floor LDPC codes
US10382069B2 (en) * 2015-08-11 2019-08-13 Apple Inc. Data encoding by efficient inversion of a parity-check sub-matrix
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
JP6005830B2 (ja) * 2015-11-26 2016-10-12 パナソニック株式会社 受信装置及び受信方法
WO2017111853A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Hybrid scheduling and latch-based pipelines for low-density parity-check decoding
KR20170083432A (ko) 2016-01-08 2017-07-18 삼성전자주식회사 레이트 호환 가능 저밀도 패리티 검사 코드를 지원하는 통신 시스템에서 신호를 송신 및 수신하는 장치 및 방법
US11043966B2 (en) * 2016-05-11 2021-06-22 Qualcomm Incorporated Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes
US10164659B2 (en) 2016-05-12 2018-12-25 Mediatek Inc. QC-LDPC coding methods and apparatus
US10454499B2 (en) 2016-05-12 2019-10-22 Qualcomm Incorporated Enhanced puncturing and low-density parity-check (LDPC) code structure
WO2017193558A1 (zh) 2016-05-13 2017-11-16 中兴通讯股份有限公司 结构化ldpc码的数据处理方法及装置
CN107370489B (zh) 2016-05-13 2020-07-28 中兴通讯股份有限公司 结构化ldpc码的数据处理方法及装置
US9917675B2 (en) 2016-06-01 2018-03-13 Qualcomm Incorporated Enhanced polar code constructions by strategic placement of CRC bits
US10313057B2 (en) 2016-06-01 2019-06-04 Qualcomm Incorporated Error detection in wireless communications using sectional redundancy check information
US10291354B2 (en) * 2016-06-14 2019-05-14 Qualcomm Incorporated High performance, flexible, and compact low-density parity-check (LDPC) code
EP3479486B1 (en) 2016-07-20 2023-05-31 Huawei Technologies Co., Ltd. Methods and systems for encoding and decoding for ldpc codes with rate 7/8
CA3026317C (en) 2016-07-27 2023-09-26 Qualcomm Incorporated Design of hybrid automatic repeat request (harq) feedback bits for polar codes
EP4075671A1 (en) 2016-08-10 2022-10-19 IDAC Holdings, Inc. Protograph based low-density parity check (ldpc) codes in combination with harq
WO2018030909A1 (en) * 2016-08-11 2018-02-15 Huawei Technologies Co., Ltd. Construction of qc-ldpc codes for a hybrid automatic repeat request (harq) scheme
KR102126404B1 (ko) 2016-08-12 2020-06-24 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) Ldpc 코드들에 대한 레이트 매칭 방법들
WO2018029616A1 (en) * 2016-08-12 2018-02-15 Telefonaktiebolaget Lm Ericsson (Publ) Determining elements of base matrices for quasi-cyclic ldpc codes having variable code lengths
CN109792253A (zh) * 2016-09-30 2019-05-21 Lg电子株式会社 Qc ldpc码速率匹配方法和用于该方法的装置
US10778371B2 (en) * 2016-11-02 2020-09-15 Qualcomm Incorporated Deeply-pipelined high-throughput LDPC decoder architecture
WO2018084735A1 (en) * 2016-11-03 2018-05-11 Huawei Technologies Co., Ltd. Efficiently decodable qc-ldpc code
CN110024295B (zh) 2016-11-14 2021-02-12 华为技术有限公司 可变长度准循环低密度奇偶校验qc-ldpc码的编、解码方法和装置
KR20180071917A (ko) * 2016-12-20 2018-06-28 삼성전자주식회사 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
EP4312393A3 (en) * 2016-12-20 2024-04-03 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
WO2018117651A1 (en) 2016-12-20 2018-06-28 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
TWI602188B (zh) * 2017-01-03 2017-10-11 慧榮科技股份有限公司 用來於記憶裝置中進行資料管理之方法以及記憶裝置及其控制器
US20210167800A1 (en) * 2017-01-06 2021-06-03 Lg Electronics Inc. Method for selecting ldpc base code in multiple ldpc codes and apparatus therefor
US10581457B2 (en) 2017-01-09 2020-03-03 Mediatek Inc. Shift coefficient and lifting factor design for NR LDPC code
US10630319B2 (en) 2017-01-24 2020-04-21 Mediatek Inc. Structure of interleaver with LDPC code
US10432227B2 (en) 2017-01-24 2019-10-01 Mediatek Inc. Location of interleaver with LDPC code
US10340949B2 (en) * 2017-02-06 2019-07-02 Qualcomm Incorporated Multiple low density parity check (LDPC) base graph design
CN110249536B (zh) 2017-03-03 2021-07-20 华为技术有限公司 高码率的长ldpc码
CA3094841C (en) 2017-03-24 2023-05-02 Zte Corporation Processing method and device for quasi-cyclic low density parity check coding
US10735138B2 (en) 2017-05-02 2020-08-04 Futurewei Technologies, Inc. Multi-label offset lifting method
RU2667772C1 (ru) * 2017-05-05 2018-09-24 Хуавэй Текнолоджиз Ко., Лтд. Способ и устройство обработки информации и устройство связи
CN109120276B (zh) * 2017-05-05 2019-08-13 华为技术有限公司 信息处理的方法、通信装置
US10567116B2 (en) 2017-05-12 2020-02-18 Mediatek Inc. Wireless communication using codebooks from a QC-LDPC code for shorter processing latency and improved decoder throughput efficiency
US10484011B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for larger code block sizes in mobile communications
US10484013B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for smaller code block sizes in mobile communications
WO2018218466A1 (zh) 2017-05-28 2018-12-06 华为技术有限公司 信息处理的方法和通信装置
CN108988869B (zh) * 2017-05-31 2021-07-30 大唐移动通信设备有限公司 一种确定校验矩阵的方法及装置、计算机存储介质
CN108988871A (zh) * 2017-05-31 2018-12-11 电信科学技术研究院 一种编码方法及装置、计算机存储介质
CN110870207B (zh) * 2017-06-03 2022-05-10 华为技术有限公司 信息处理的方法和通信装置
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code
CA3055231C (en) * 2017-06-15 2022-10-04 Huawei Technologies Co., Ltd. Information processing method and communication apparatus
AU2018294852B2 (en) * 2017-06-25 2021-07-22 Lg Electronics Inc. Method for performing encoding on basis of parity check matrix of LDPC code in wireless communication system and terminal using same
CN109120275B (zh) * 2017-06-26 2021-02-05 电信科学技术研究院 一种编码方法及装置、计算机存储介质
CN109120374B (zh) 2017-06-26 2022-11-18 中兴通讯股份有限公司 准循环低密度奇偶校验编码设计方法及装置
CN109327225B9 (zh) 2017-06-27 2021-12-10 华为技术有限公司 信息处理的方法、装置和通信设备
CN110291721B (zh) * 2017-06-27 2023-09-26 联发科技股份有限公司 在移动通信中用于小码块尺寸的qc-ldpc码的移位系数表设计方法
CN109150196A (zh) 2017-06-27 2019-01-04 华为技术有限公司 信息处理的方法、装置和通信设备
TWI690169B (zh) * 2017-06-28 2020-04-01 聯發科技股份有限公司 在移動通信中用於大碼塊尺寸的qc-ldpc碼的移位係數表設計方法
SG11201911638SA (en) 2017-07-07 2020-02-27 Qualcomm Inc Communication techniques applying low-density parity-check code base graph selection
US11258536B2 (en) 2017-08-10 2022-02-22 Samsung Electronics Co., Ltd. Method and apparatus for encoding/decoding channel in communication or broadcasting system
CN109391367B (zh) * 2017-08-11 2022-12-30 华为技术有限公司 通信方法和装置
KR101991447B1 (ko) * 2018-09-10 2019-06-20 국방과학연구소 블록 간섭 및 블록 페이딩에 강인한 고부호율 프로토그래프 기반 ldpc 부호 설계 기법
WO2020145516A1 (ko) * 2019-01-07 2020-07-16 엘지전자 주식회사 무선 통신 시스템에서 저밀도 패리티 체크 행렬을 이용한 채널 코딩을 수행하는 방법 및 장치
US11791938B2 (en) 2019-09-26 2023-10-17 Nvidia Corporation Parity check decoding
CN112583420B (zh) * 2019-09-30 2024-01-09 上海华为技术有限公司 一种数据处理方法和译码器
US10778248B1 (en) * 2020-01-30 2020-09-15 TenaFe, Inc. Low-density parity-check decoding with de-saturation
CN112511173A (zh) * 2020-12-23 2021-03-16 中兴通讯股份有限公司 低密度奇偶校验编码、译码方法、编码、译码设备及介质

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2007042C1 (ru) * 1991-02-22 1994-01-30 Морозов Андрей Константинович Система для кодирования и декодирования с исправлением ошибок
US6633859B1 (en) * 1999-08-17 2003-10-14 Authoria, Inc. Knowledge system with distinct presentation and model structure
US6567465B2 (en) * 2001-05-21 2003-05-20 Pc Tel Inc. DSL modem utilizing low density parity check codes
US6633856B2 (en) 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US6961888B2 (en) * 2002-08-20 2005-11-01 Flarion Technologies, Inc. Methods and apparatus for encoding LDPC codes
US7702986B2 (en) * 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
US6957375B2 (en) * 2003-02-26 2005-10-18 Flarion Technologies, Inc. Method and apparatus for performing low-density parity-check (LDPC) code operations using a multi-level permutation
CN1781254B (zh) * 2003-02-26 2012-03-14 高通股份有限公司 使用多级置换来执行低密度奇偶校验码操作的方法和设备
JP4224777B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
EP1656737B1 (en) * 2003-08-08 2019-05-08 Intel Corporation Method and apparatus for varying lengths of low density parity check codewords
KR100809619B1 (ko) * 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
KR100955952B1 (ko) * 2003-10-13 2010-05-19 삼성전자주식회사 무선 통신 시스템에서 리프팅 저밀도 패러티 검사 부호를이용한 시공간 부호화 방법 및 장치
KR100922956B1 (ko) * 2003-10-14 2009-10-22 삼성전자주식회사 저밀도 패리티 검사 코드의 부호화 방법
US7395495B2 (en) * 2004-01-12 2008-07-01 Intel Corporation Method and apparatus for decoding forward error correction codes
KR100678176B1 (ko) * 2004-04-28 2007-02-28 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
KR20050118056A (ko) * 2004-05-12 2005-12-15 삼성전자주식회사 다양한 부호율을 갖는 Ｂｌｏｃｋ ＬＤＰＣ 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치
US7526717B2 (en) * 2004-06-16 2009-04-28 Samsung Electronics Co., Ltd. Apparatus and method for coding and decoding semi-systematic block low density parity check codes
US7581157B2 (en) * 2004-06-24 2009-08-25 Lg Electronics Inc. Method and apparatus of encoding and decoding data using low density parity check code in a wireless communication system
US7346832B2 (en) * 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
US7395490B2 (en) * 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
WO2006019217A1 (en) 2004-08-16 2006-02-23 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code with variable block length
WO2006039801A1 (en) 2004-10-12 2006-04-20 Nortel Networks Limited System and method for low density parity check encoding of data
KR100809616B1 (ko) * 2005-10-19 2008-03-05 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
KR100975558B1 (ko) * 2006-05-03 2010-08-13 삼성전자주식회사 통신 시스템에서 신호 송수신 장치 및 방법
US8464120B2 (en) * 2006-10-18 2013-06-11 Panasonic Corporation Method and system for data transmission in a multiple input multiple output (MIMO) system including unbalanced lifting of a parity check matrix prior to encoding input data streams
US7934146B2 (en) * 2006-10-18 2011-04-26 Nokia Corporation Method, apparatus and computer program product providing for data block encoding and decoding
CN102904583B (zh) * 2007-01-24 2017-06-23 高通股份有限公司 对可变大小分组进行ldpc编码和译码

Also Published As

Publication number Publication date
JP5231453B2 (ja) 2013-07-10
TW201334425A (zh) 2013-08-16
CN101601187A (zh) 2009-12-09
KR101364160B1 (ko) 2014-02-17
KR101339120B1 (ko) 2013-12-09
WO2008092040A2 (en) 2008-07-31
KR20130026525A (ko) 2013-03-13
CN102904583A (zh) 2013-01-30
KR20120076382A (ko) 2012-07-09
MX2009007946A (es) 2009-08-18
TW200838159A (en) 2008-09-16
JP5551209B2 (ja) 2014-07-16
AU2008207799A1 (en) 2008-07-31
WO2008092040A3 (en) 2008-12-31
US20120166914A1 (en) 2012-06-28
KR20130081324A (ko) 2013-07-16
CA2674719A1 (en) 2008-07-31
AU2008207799B2 (en) 2010-12-02
KR101280477B1 (ko) 2013-07-01
US8433984B2 (en) 2013-04-30
KR20130023375A (ko) 2013-03-07
KR20090113869A (ko) 2009-11-02
IL199605A0 (en) 2010-03-28
JP2012231473A (ja) 2012-11-22
KR101312468B1 (ko) 2013-09-27
RU2443053C2 (ru) 2012-02-20
JP2012231474A (ja) 2012-11-22
EP2568612A1 (en) 2013-03-13
EP2106635A2 (en) 2009-10-07
CN101601187B (zh) 2014-08-20
JP2010517444A (ja) 2010-05-20
CN102904583B (zh) 2017-06-23
US8578249B2 (en) 2013-11-05
US20080178065A1 (en) 2008-07-24
JP5559246B2 (ja) 2014-07-23
BRPI0806757A2 (pt) 2011-09-13

Similar Documents

Publication Publication Date Title
RU2009131711A (ru) Кодирование и декодирование ldpc пакетов переменных размеров
KR102229233B1 (ko) 구조화된 ldpc의 부호화 및 복호화 방법 및 장치
EP3667925A3 (en) Quasi-cyclic low-density parity check (ldpc) codes for 5g mobile communications
KR20200047470A (ko) Ldpc 부호의 부호화 장치, 그의 부호화 방법, 복호화 장치 및 그의 복호화 방법
EP2176758B1 (en) Generation of parity-check matrices
WO2004027616A1 (en) Method and apparatus for encoding data
JPWO2006064659A1 (ja) 誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法
RU2743857C1 (ru) Способ и оборудование проектирования для квазициклического разреженного контроля по четности
US8145971B2 (en) Data processing systems and methods for processing digital data with low density parity check matrix
US8861256B2 (en) Data storage in memory array with less than half of cells in any row and column in low-resistance states
JP4572937B2 (ja) 復号装置および方法、プログラム、並びに記録媒体
CN1540871A (zh) 基于改进Tanner图的LDPC迭代编码方法
WO2017193614A1 (zh) 结构化ldpc的编码、译码方法及装置
Samhan Application-specific fixed-point design of the alternating direction method of multipliers for linear program decoding
JP6585062B2 (ja) ウェーブレット変換を用いて，マトリクス，特に静止画又は動画を表示するマトリクスをエンコードする方法
KR102511779B1 (ko) 극 부호 연속 제거 비트 반전 복호 장치 및 방법
RU2667772C1 (ru) Способ и устройство обработки информации и устройство связи
CN118101973A (zh) 一种图像处理方法、系统、设备及存储介质
JP2003204272A5 (ru)
IE20080544A1 (en) Generation of Parity-Check Matrices