KR102511779B1 - 극 부호 연속 제거 비트 반전 복호 장치 및 방법 - Google Patents

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Abstract

극 부호 연속 제거 비트 반전 복호 장치 및 방법이 개시된다. 일 실시예에 따르면 극 부호 연속 제거 비트 반전 복호 장치는, 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기에 대응하는 반복 단위 부분합 행렬을 생성하는 반복 단위 부분합 행렬 생성기; 재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하고, 상기 하나 이상의 선택 비트로부터 상기 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성하는 선택 로직(logic); 및 상기 반복 단위 부분합 행렬 및 상기 보조 행렬을 이용하여 상기 전체 부분합 행렬을 생성하는 전체 부분합 행렬 생성기를 포함한다.

Description

극 부호 연속 제거 비트 반전 복호 장치 및 방법{APPARATUS AND METHOD FOR SUCCESSIVE CANCELLATION FLIP DECODING OF POLAR CODE}
개시되는 실시예들은 연속 제거 비트 반전(SUCCESSIVE CANCELLATION FLIP; SCF) 복호 방법에 기반하여 극 부호를 복호하는 기술과 관련된다.
극 부호(Polar Code)는 2009년에 등장한 선형 블록 부호로서, 샤논(Shannon)에 의해 정의된 이론적인 채널 용량을 달성하는 최초의 오류정정부호이다. 극 부호는 그 우수성을 인정받아 5G 표준의 채널 부호로 채택되었으며, 활발한 연구가 진행 중이다. 극 부호는 부호 및 복호 시 낮은 복잡도를 보이는 장점이 있지만, 극 부호의 가장 기본적인 복호 방식인 연속 제거(Successive-Cancellation, SC)(이하, SC) 복호는 현재 사용되는 여타 오류정정부호인 LDPC(Low-Density Parity-Check) 부호와 터보(Turbo) 부호에 비해 낮은 오류정정성능을 가지고 있다.
이러한 단점을 해결하기 위해 SC 복호 방식 기반의 보완된 복호 방식들이 제안되었고, 그 중 하나가 연속 제거 비트 반전(Successive Cancellation Flip; SCF)(이하, SCF) 복호 방식이다. 이는 부호어(Codeword) 중 신뢰도가 낮아 오류 발생 가능성이 큰 비트(Bit)의 값을 바꾸는 비트-반전(Bit-flipping) 알고리즘을 통한 것이며, 해당 과정의 진행 여부를 판별하기 위해 순환중복검사(Cyclic Redundancy Check, CRC) (이하, CRC) 부호가 추가로 사용된다.
SCF 복호 과정은 다음과 같다. 기존 SC 복호 방식을 통한 1차 복호가 완료되면 CRC 부호를 통해 오류 검출을 진행한다. 이때, 오류가 검출되지 않으면 복호를 종료하고, 오류가 검출되었다면 로그 우도 비(Log-likelihood Ratio; LLR)(이하, LLR) 값이 가장 낮은 비트 위치로 돌아가 해당 비트를 반전시킨다. 그 후 해당 위치에서 재복호를 수행하며, 재복호가 완료될 때 CRC 검출을 다시 진행한다. 비트 반전을 수행하더라도 2차 CRC 검출에서 오류가 다시 검출되었다면, 제2 LLR 최솟값을 가진 비트를 반전시키고 해당 위치로 회귀한다. 이러한 과정을 최대 T회 반복한다.
SCF 복호 방식은 기존 SC 복호 방식의 낮은 오류정정성능을 개선하였지만, 하드웨어 구현 시 메모리 사용량이 매우 증가한다. SC 복호 방식은 부호어를 한 비트씩 순서대로 복호하며, 이전 비트 위치에서의 LLR, 부분합 등의 정보들이 다음 비트 복호 시 사용된다. 이를 기반으로 한 SCF 복호기는 오류 검출 시 이전 비트로 돌아가는 과정으로 인해, 해당 위치에서의 정보들을 최대 T회 저장해야 한다. 이에 따라, 이를 저장하기 위한 메모리가 추가로 필요하며, 때문에 전체 복호기의 메모리 사용량 및 소비 전력이 증가한다. 이러한 SCF 복호기의 하드웨어 구현 문제를 해결하기 위해 효율적인 복호기 구조를 통한 메모리 감소 기법이 필요한 실정이다.
대한민국 등록특허공보 제10-2115216호(2020.05.20. 등록)
개시되는 실시예들은 극 부호 연속 제거 비트 반전(Successive Cancellation Flip; SCF) 복호를 처리하기 위한 장치 및 방법을 제공하기 위한 것이다.
일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치는, 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기에 대응하는 반복 단위 부분합행렬을 생성하는 반복 단위 부분합 행렬 생성기; 재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하고, 상기 하나 이상의 선택 비트로부터 상기 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성하는 선택 로직(logic); 및 상기 반복 단위 부분합 행렬 및 상기 보조 행렬을 이용하여 상기 전체 부분합 행렬을 생성하는 전체 부분합 행렬 생성기를 포함한다.
상기 반복 단위 부분합 행렬 생성기는, 상기 전체 부분합 행렬의 크기보다 작은 크기의 상기 반복 단위 부분합 행렬을 생성할 수 있다.
상기 반복 단위 부분합 행렬 생성기는, 상기 전체 부분합 행렬의 프랙탈(fractal) 구조에 기초하여 상기 반복 단위 부분합 행렬을 생성할 수 있다.
상기 비트열은, 상기 회귀되는 비트의 위치를 이진법으로 표현할 수 있다.
상기 선택 로직은, 상기 비트열에 포함된 복수의 비트에서 최하위 비트(Least Significant Bit; LSB)부터 상기 기 설정된 반복 단위 크기에 기초하여 설정된 개수만큼의 상위 비트까지의 비트들을 제외한 나머지 비트 중 하나 이상의 비트에 기초하여 상기 하나 이상의 선택 비트를 결정할 수 있다.
상기 선택 로직은, 상기 나머지 하나 이상의 비트 중 상기 비트열의 최상위 비트(Most Significant Bit; MSB)를 제외함으로써 상기 하나 이상의 선택 비트를 결정할 수 있다.
상기 선택 로직은, 상기 하나 이상의 선택 비트 간의 기 설정된 연산 관계에 상기 하나 이상의 선택 비트를 대입함으로써, 상기 보조 행렬을 생성할 수 있다.
상기 선택 로직은, 상기 기 설정된 연산 관계에 기초하여 하나 이상의 선택 비트 벡터를 생성하되, 상기 하나 이상의 선택 비트 벡터에 상기 선택 비트를 대입함으로써, 상기 보조 행렬의 각 열을 상기 열의 오름차순으로 생성할 수 있다.
상기 선택 로직은, 상기 기 설정된 연산 관계를 상기 하나 이상의 선택 비트 간의 논리곱 게이트(AND GATE)로 연결하여 상기 보조 행렬을 생성할 수 있다.
일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 방법은, 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기에 대응하는 반복 단위 부분합 행렬을 생성하는 단계; 재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하는 단계; 상기 하나 이상의 선택 비트로부터 상기 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성하는 단계; 및 상기 반복 단위 부분합 행렬 및 상기 보조 행렬을 이용하여 상기 전체 부분합 행렬을 생성하는 단계를 포함한다.
상기 반복 단위 부분합 행렬을 생성하는 단계는, 상기 전체 부분합 행렬의 크기보다 작은 크기의 상기 반복 단위 부분합 행렬을 생성할 수 있다.
상기 반복 단위 부분합 행렬을 생성하는 단계는, 상기 전체 부분합 행렬의 프랙탈(fractal) 구조에 기초하여 상기 반복 단위 부분합 행렬을 생성할 수 있다.
상기 비트열은, 상기 회귀되는 비트의 위치를 이진법으로 표현할 수 있다.
상기 하나 이상의 선택 비트를 결정하는 단계는, 상기 비트열에 포함된 복수의 비트에서 최하위 비트(Least Significant Bit; LSB)부터 상기 기 설정된 반복 단위 크기에 기초하여 설정된 개수만큼의 상위 비트까지의 비트들을 제외한 나머지 비트 중 하나 이상의 비트에 기초하여 상기 하나 이상의 선택 비트를 결정할 수 있다.
상기 하나 이상의 선택 비트를 결정하는 단계는, 상기 나머지 비트 중 상기 비트열의 최상위 비트(Most Significant Bit; MSB)를 제외함으로써 상기 하나 이상의 선택 비트를 결정할 수 있다.
상기 보조 행렬을 생성하는 단계는, 상기 하나 이상의 선택 비트 간의 기 설정된 연산 관계에 상기 하나 이상의 선택 비트를 대입함으로써, 상기 보조 행렬을 생성할 수 있다.
상기 보조 행렬을 생성하는 단계는, 상기 기 설정된 연산 관계에 기초하여 하나 이상의 선택 비트 벡터를 생성하되, 상기 하나 이상의 선택 비트 벡터에 상기 선택 비트를 대입함으로써, 상기 보조 행렬의 각 열을 상기 열의 오름차순으로 생성할 수 있다.
상기 보조 행렬을 생성하는 단계는, 상기 기 설정된 연산 관계를 상기 하나 이상의 선택 비트 간의 논리곱 게이트(AND GATE)로 연결하여 상기 보조 행렬을 생성할 수 있다.
개시되는 실시예들에 따르면, 반복 단위 부분합 행렬을 이용함으로써 연속 제거 비트 반전(Successive Cancellation Flip) 복호 방법을 이용한 복호를 위해 요구되는 메모리 사용량을 감소시킬 수 있다.
개시되는 실시예들에 따르면, 선택 로직이 전체 부분합 행렬 생성에 있어 논리 곱 연산자(AND GATE)를 사용하는 바, SCF 기반의 복호 장치에서 사용되는 행렬 생성기의 면적을 줄이면서 동시에 높은 처리율을 제공할 수 있다.
도 1은 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치를 설명하기 위한 블록도
도 2는 일 실시예에 따른 반복 단위 부분합 행렬의 생성 과정을 설명하기 위한 예시도
도 3은 일 실시예에 따른 재복호 시 회귀되는 비트의 위치를 표현하는 비트열을 설명하기 위한 예시도
도 4는 일 실시예에 따른 하나 이상의 선택 비트의 결정 과정을 설명하기 위한 예시도
도 5는 일 실시예에 따른 전체 부분합 행렬과 반복 단위 부분합 행렬 및 보조 행렬과의 관계를 설명하기 위한 예시도
도 6은 일 실시예에 따른 하나 이상의 선택 비트에 기초하여 보조 행렬을 생성하는 과정을 설명하기 위한 도면
도 7은 일 실시예에 따른 기 설정된 연산 관계를 하나 이상의 선택 비트 간의 논리 곱 연산자(AND GATE)로 나타낸 도면
도 8은 종래 기술 대비 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치의 메모리 사용량을 나타낸 도면
도 9는 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 방법을 설명하기 위한 흐름도
도 10은 일 실시예에 따른 컴퓨팅 장치를 포함하는 컴퓨팅 환경을 예시하여 설명하기 위한 블록도
이하, 도면을 참조하여 일 실시예의 구체적인 실시형태를 설명하기로 한다. 이하의 상세한 설명은 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
일 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 일 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 일 실시예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 성분들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 성분, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
도 1은 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)를 설명하기 위한 블록도이다.
도 1을 참조하면, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 반복 단위 부분합 행렬 생성기(110), 선택 로직(logic)(120) 및 전체 부분합 행렬 생성기(130)를 포함한다.
이하의 실시예에서, 각 구성들은 이하에 기술된 것 이외에 상이한 기능 및 능력을 가질 수 있고, 이하에 기술되지 않은 것 이외에도 추가적인 구성을 포함할 수 있다.
또한, 이하의 실시예에서, 반복 단위 부분합 행렬 생성기(110), 선택 로직(120) 및 전체 부분합 행렬 생성기(130)는 물리적으로 구분된 하나 이상의 장치를 이용하여 구현되거나, 하나 이상의 프로세서 또는 하나 이상의 프로세서 및 소프트웨어의 결합에 의해 구현될 수 있으며, 도시된 예와 달리 구체적 동작에 있어 명확히 구분되지 않을 수 있다.
반복 단위 부분합 행렬 생성기(110)는 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기(M)에 대응하는 반복 단위 부분합 행렬을 생성한다.
이때, 전체 부분합 행렬이란, 연속 제거 비트 반전 (Successive Cancellation Flip; SCF)(이하, SCF) 복호 과정에서 사용되는 부분합 행렬을 의미하는 것으로, 연속 제거(Successive Cancellation)(이하, SC) 방식으로 부호어가 한 비트씩 복호될 때, SCF 기반 복호기의 행렬 생성기에서 출력되는 비트열을 각 열로서 포함하는 행렬을 의미한다. 일 실시예에 따르면, 전체 부분합 행렬은 복호 대상인 부호어의 부호 길이(N)에 기초하여 N/2 X N/2의 크기를 가진 행렬일 수 있다.
반복 단위 부분합 행렬이란, 전체 부분합 행렬의 일부로부터 유추되어 생성되는 행렬로서, 전체 부분합 행렬을 생성하기 위해 요구되는 행렬을 의미한다.
반복 단위 부분합 행렬 생성기(110)는 전체 부분합 행렬의 일부에 기초하여 반복 단위 부분합 행렬을 생성하는 바, 전체 부분합 행렬의 크기보다 작은 크기의 반복 단위 부분합 행렬을 생성할 수 있다.
이때, 반복 단위 부분합 행렬의 크기는 기 설정된 반복 단위 크기(M)에 의해 정해질 수 있다.
또한, 반복 단위 부분합 행렬 생성기(110)는 전체 부분합 행렬의 자기 유사적 특징을 갖는 일부에 기초하여 반복 단위 부분합 행렬을 생성할 수 있는 바, 전체 부분합 행렬에 포함된 프랙탈(fractal) 구조에 기초하여 반복 단위 부분합 행렬을 생성할 수 있다.
선택 로직(120)은 재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하고, 하나 이상의 선택 비트로부터 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성한다.
전체 부분합 행렬 생성기(130)는 반복 단위 부분합 행렬 및 보조 행렬을 이용함으로써 전체 부분합 행렬을 생성한다.
한편, 기존의 SCF 복호기의 행렬 생성기는 이전 복호 시점에 대한 부분합 행렬을 계산할 수 없으므로, 일반적인 SCF 복호기는 부분합 행렬을 저장하기 위한 추가적인 메모리가 필요하다.
반면, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 전체 부분합 행렬의 일부에 대응하는 반복 단위 부분합 행렬을 저장하여 사용함으로써 복호 과정에서 요구되는 추가적인 메모리 사용량을 절감시키는 효과를 발휘할 수 있다.
도 2는 일 실시예에 따른 반복 단위 부분합 행렬을 생성하는 과정을 설명하기 위한 예시도이다.
도 2에 도시된 예에서는 설명의 편의를 위해 부호어의 부호 길이(N)가 32 이고, 이에 따라 전체 부분합 행렬(200)의 크기는 16 X 16인 것으로 가정하나, 부호어의 부호 길이(N) 및 전체 부분합 행렬(200)의 크기는 실시예에 따라 변경될 수 있다.
도 2를 참조하면, 전체 부분합 행렬(200)은 크로네커 곱(Kronecker Product)로 이루어지는 바, 전체 부분합 행렬(200)은 프랙탈 구조를 가진다.
구체적으로, 도시된 예에서, 전체 부분합 행렬(200)은 2 X 2 크기를 가진 3개의 제1 프랙탈(210), 4 X 4 크기를 가진 3개의 제2 프랙탈(220) 및 8 X 8 크기를 가진 3개의 제3 프랙탈(230)을 포함한다.
즉, 반복 단위 부분합 행렬 생성기(110)는 제1 프랙탈(210), 제2 프랙탈(220) 및 제3 프랙탈(230) 중 적어도 하나에 기초하여 2 X 2, 4 X 4, 8 X 8 크기 중 하나에 대응하는 반복 단위 부분합 행렬을 생성할 수 있다.
이렇듯, 반복 단위 부분합 행렬 생성기(110)는 전체 부분합 행렬(200)의 자기 유사적 특징에 기반하여 전체 부분합 행렬의 일부를 유추함으로써 반복 단위 부분합 행렬을 생성할 수 있다.
도 3은 일 실시예에 따른 재복호 시 회귀되는 비트의 위치를 표현하는 비트열(300)을 설명하기 위한 예시도이다.
도 3을 참조하면, 비트열(300)의 길이는 부호어의 부호 길이(N)에 따라 결정될 수 있으며, 예를 들어, 부호어의 부호 길이(N)가 1024인 경우, 비트열(300)은 도 3에 도시된 예와 같이 길이가 10인 비트열(300)일 수 있다.
도 3에 도시된 예에서, 대괄호 '[]'안의 숫자는 비트열(300) 내 각 비트의 인덱스를 나타낸다.
한편, 비트열(300)은 부호어의 비트 중 재복호 시 회귀되는 비트의 위치를 이진법으로 표현할 수 있다.
예를 들어, 십진수로 표현되는 부호어의 부호 길이(N)가 N 비트일 때, 재복호 시 회귀되는 비트의 위치는
Figure 112021042318263-pat00001
비트의 길이를 가진 비트열(300)로 표현함으로써 특정될 수 있다.
구체적인 예로, 재복호 되는 비트가 SC 복호 방식에 기초하여 1 번째로 복호된 비트인 경우, 이때 비트열(300)에 기초하여 표현되는 해당 비트의 위치는 0000000000으로 표현될 수 있다.
다른 예로, 재복호 되는 비트가 SC 복호 방식에 기초하여 1024 번째로 복호된 비트인 경우, 이때 비트열(300)에 기초하여 표현되는 해당 비트의 위치는 1111111111으로 표현될 수 있다.
도 4는 일 실시예에 따른 하나 이상의 선택 비트(400)를 결정하는 과정을 설명하기 위한 예시도다.
선택 로직(120)은 비트열(300)에 기초하여 하나 이상의 선택 비트(400)를 결정할 수 있다. 이때, 하나 이상의 선택 비트(400)란, 보조 행렬의 각 열을 생성하기 위한 비트를 지칭한다.
구체적으로, 선택 로직(120)이 하나 이상의 선택 비트(400)를 결정하는 과정은 다음과 같다.
일 실시예에 따르면, 선택 로직(120)은 비트열(300)에 포함된 복수의 비트 중 최하위 비트(Least Significant Bit; LSB)(401)부터 기 설정된 반복 단위 크기(M)에 기초하여 설정된 개수만큼의 상위 비트(402)까지의 비트들(410)을 제외한 나머지 비트(420)에 기초하여 하나 이상의 선택 비트(400)를 결정할 수 있다.
다시 말해, 선택 로직(120)은 부호어의 부호 길이(N)가 N이고, 기 설정된 반복 단위 크기(M)가 M일 때,
Figure 112021042318263-pat00002
비트를 포함하는 비트열(300) 중 최하위 비트(401)부터
Figure 112021042318263-pat00003
비트만큼의 상위 비트(402)까지의 비트들(410)을 제외한 나머지 비트(420)에 기초하여 하나 이상의 선택 비트(400)를 결정할 수 있다.
구체적으로, 부호어의 부호 길이(N)가 1024이고, 기 설정된 반복 단위 크기(M)가 32인 것으로 가정하면, 선택 로직(120)은 길이가 10인 비트열(300) 중 비트 인덱스 [0]에 대응하는 최하위 비트(401)부터 비트 인덱스 [4]에 대응하는 상위 비트(402)까지의 비트들(410)을 제외한 나머지 비트(420)에 기초하여 하나 이상의 선택 비트(400)를 결정할 수 있다.
한편, 부호어의 부호 길이(N)가 N일 때, 전체 부분합 행렬의 열의 길이는 N/2 인바, 부분합 행렬의 사이클은 총 2회 반복되어 생성된다. 이에, 비트열(300)의 최상위 비트(401)는 하나 이상의 선택 비트(400)를 결정함에 있어 고려될 필요가 없다.
결국, 일 실시예에 따른 선택 로직(120)은 나머지 비트(420) 중 최상위 비트(430)를 제외함으로써 하나 이상의 선택 비트(400)를 결정할 수 있다.
구체적으로, 도 4를 참조하여 예를 들면, 선택 로직(120)은 비트 인덱스 [5] 내지 [9]에 대응하는 나머지 비트(420) 중 비트 인덱스 [9]에 대응하는 최상위 비트(430)를 제외함으로써 비트 인덱스 [5] 내지 [8]에 대응하는 하나 이상의 비트를 하나 이상의 선택 비트(400)로 결정할 수 있다.
결국, 전술한 조건에서 재복호 시 회귀되는 비트의 위치를 나타내는 비트열이 0000000000일 때, 선택 로직(120)은 하나 이상의 선택 비트(400)를 0000으로 결정할 수 있다. 다른 예시로서 재복호 시 회귀되는 비트의 위치를 나타내는 비트열이 1111111111에 해당할 때, 선택 로직(120)은 하나 이상의 선택 비트를 1111로 결정할 수 있다.
도 5는 전체 부분합 행렬과 반복 단위 부분합 행렬 및 보조 행렬(500)과의 관계를 설명하기 위한 예시도이다.
전체 부분합 행렬의 열의 길이가 N/2 비트이고, 기 설정된 반복 단위 크기(M)가 M 비트일 때, 전체 부분합 행렬 생성기(130)는 크기가 M X M인 반복 단위 부분합 행렬과 (N/M/2) X (N/M/2) 크기의 보조 행렬(500)에 크로네커 곱을 취하여 크기가 N/2 X N/2인 전체 부분합 행렬을 생성할 수 있다.
예를 들어, 도 5와 같이 기 설정된 반복 단위 크기가 32이고 전체 부분합 행렬의 열의 길이가 512일 때, 전체 부분합 행렬 생성기(130)는 32 X 32 크기의 반복 단위 부분합 행렬과 16 X 16 크기를 갖는 보조 행렬(500)에 크로넥터 곱을 취하여 512 X 512 크기를 갖는 전체 부분합 행렬을 생성할 수 있다.
도 6은 하나 이상의 선택 비트(400)에 기초하여 보조 행렬(500)을 생성하는 과정을 설명하기 위한 도면이다.
도 6을 참조하면, 부호어의 부호 길이(N)가 1024이고, 기 설정된 반복 단위 크기(M) 가 32일 때, 16 X 16 크기를 갖는 보조 행렬(500)을 나타낸다.
이때, 보조 행렬(500)의 각 열은 하나 이상의 선택 비트(400)를 통해 생성될 수 있다.
예를 들어, 하나 이상의 선택 비트(400)가 0000으로 결정될 때, 보조 행렬(500)의 첫번째 열은 (501)열과 같이 생성될 수 있다.
예를 들어, 하나 이상의 선택 비트(400)가 0001로 결정될 때, 보조 행렬(500)의 두번째 열은 (502)열과 같이 생성될 수 있다.
예를 들어, 하나 이상의 선택 비트(400)가 0010으로 결정될 때, 보조 행렬(500)의 세번째 열은 (503)열과 같이 생성될 수 있다.
예를 들어, 하나 이상의 선택 비트(400)가 0011으로 결정될 때, 보조 행렬(500)의 네번째 열은 (504)열과 같이 생성될 수 있다.
보조 행렬(500)은 반복 단위 부분합 행렬 및 전체 부분합 행렬에 종속되어 하나 이상의 선택 비트(400)를 통해 생성될 수 있는 바, 선택 로직(120)은 하나 이상의 선택 비트(400)의 조합으로 이루어진 선택 비트 벡터(600)에 기초하여 보조 행렬(500)의 각 열을 열의 오름차순으로 생성할 수 있다.
이때, 선택 비트 벡터(600)란 반복 단위 부분합 행렬과의 크로네커 곱에 기인하여 반복 단위 부분합 행렬의 반복 여부에 대한 정보를 표현하는 벡터이다.
이때, 선택 비트 벡터(600)는 하나 이상의 선택 비트(400)를 기 설정된 연산 관계로 이룬 요소를 선택 비트 벡터 내 요소로 포함한다.
도 7은 기 설정된 연산 관계를 하나 이상의 선택 비트(400) 간의 논리 곱 연산자(AND GATE)로 나타낸 도면이다.
도 7에서 도시된 바와 같이 선택 로직(120)은 기 설정된 연산 관계에 기초하여 하나 이상의 선택 비트(400)를 논리 곱 연산자로 연결한 로직 구조(700)를 통해 종래 기술의 행렬 생성기 대비 차지하는 면적을 감소시킬 수 있다.
종래 전체 부분합 행렬 생성기는 플립플롭(Flip-Flop)과 배타적 논리합(Exclusive OR; XOR) 연산자를 이용하여 전체 부분합 행렬의 각 열을 출력한다.
반면, 일 실시예에 따른 전체 부분합 행렬 생성기(130)는 논리곱 연산자를 이용하여 플립플롭 및 배타적 논리합 연산자 이용을 갈음함으로써, 전체 부분합 행렬을 생성할 수 있다.
이때, 논리 곱 연산자는 플립플롭 및 배타적 논리합 연산자 대비 면적 차지율이 작은 점을 고려하면, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 종래 기술 대비 저면적의 극 부호 연속 제거 비트 반전 복호 장치를 제공할 수 있다.
도 8은 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)의 메모리 사용량을 나타낸 도면이다.
그림 (a)를 참조하면, 재복호 되는 최대 횟수가 T이고, 부호어의 부호 길이(N)가 N일 때, 종래 극 부호 연속 제거 비트 반전 복호 장치는 T*N/2 비트에 대한 추가적인 부분합 메모리를 필요로 한다.
반면, 그림 (b)를 참조하면, 기 설정된 반복 단위 부분합 행렬의 크기가 M 비트일 때, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 부호어의 부호 길이(N)에 대한 영향을 제거함으로써 추가적인 부분합 메모리 사용량을 T*M 비트로 감소시킬 수 있다.
구체적인 예로, (N, M, T)가 (1024, 32, 8)일 때, 종래 극 부호 연속 제거 비트 반전 복호 장치는 4096 비트에 대한 추가적인 부분합 메모리를 필요로 한다.
반면, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 256 비트에 대한 추가적인 부분합 메모리만을 필요로 한다.
즉, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 종래 기술 대비 메모리 사용량을 94% 감소시킬 수 있다.
결국, 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 장치(100)는 반복 단위 부분합 행렬을 사용함으로써 종래 기술 대비 부분합 메모리 사용량을 감소시킬 수 있다.
도 9는 일 실시예에 따른 극 부호 연속 제거 비트 반전 복호 방법을 설명하기 위한 흐름도이다.
도 9에 도시된 방법은 도 1에 도시된 극 부호 연속 제거 비트 반전 복호 장치(100)에 의해 수행될 수 있다.
도 9를 참조하면, 극 부호 연속 제거 비트 반전 복호 장치(100)는 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기(M)에 대응하는 반복 단위 부분합 행렬을 생성한다.
이후, 극 부호 연속 제거 비트 반전 복호 장치(100)는 재복호 시 회귀되는 비트의 위치를 표현하는 비트 인덱스에 기초하여 하나 이상의 선택 비트(400)를 결정한다.
이후, 극 부호 연속 제거 비트 반전 복호 장치(100)는 하나 이상의 선택 비트로부터 전체 부분합 행렬을 생성하기 위한 보조 행렬(500)을 생성한다.
이후, 극 부호 연속 제거 비트 반전 복호 장치(100)는 반복 단위 부분합 행렬 및 보조 행렬(500)을 이용하여 전체 부분합 행렬을 생성한다.
상기 도시된 도 9에서는 상기 방법을 복수 개의 단계로 나누어 기재하였으나, 적어도 일부의 단계들은 순서를 바꾸어 수행되거나, 다른 단계와 결합되어 함께 수행되거나, 생략되거나, 세부 단계들로 나뉘어 수행되거나, 또는 도시되지 않은 하나 이상의 단계가 부가되어 수행될 수 있다.
도 10은 일 실시예에 따르면 컴퓨팅 장치(12)를 포함하는 컴퓨팅 환경(10)을 예시하여 설명하기 위한 블록도이다.
도시된 실시예에서, 각 컴포넌트들은 이하에 기술된 것 이외에 상이한 기능 및 능력을 가질 수 있고, 이하에 기술되지 않은 것 이외에도 추가적인 컴포넌트를 포함할 수 있다.
도시된 컴퓨팅 환경(10)은 컴퓨팅 장치(12)를 포함한다. 일 실시예에서, 컴퓨팅 장치(12)는 극 부호 연속 제거 비트 반전 복호 장치(100)에 포함된 하나 이상의 컴포넌트일 수 있다.
컴퓨팅 장치(12)는 적어도 하나의 프로세서(14), 컴퓨터 판독 가능 저장 매체(16) 및 통신 버스(18)를 포함한다. 프로세서(14)는 컴퓨팅 장치(12)로 하여금 앞서 언급된 예시적인 실시예에 따라 동작하도록 할 수 있다. 예컨대, 프로세서(14)는 컴퓨터 판독 가능 저장 매체(16)에 저장된 하나 이상의 프로그램들을 실행할 수 있다. 상기 하나 이상의 프로그램들은 하나 이상의 컴퓨터 실행 가능 명령어를 포함할 수 있으며, 상기 컴퓨터 실행 가능 명령어는 프로세서(14)에 의해 실행되는 경우 컴퓨팅 장치(12)로 하여금 예시적인 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
컴퓨터 판독 가능 저장 매체(16)는 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보를 저장하도록 구성된다. 컴퓨터 판독 가능 저장 매체(16)에 저장된 프로그램(20)은 프로세서(14)에 의해 실행 가능한 명령어의 집합을 포함한다. 일 실시예에서, 컴퓨터 판독 가능 저장 매체(16)는 메모리(랜덤 액세스 메모리와 같은 휘발성 메모리, 비휘발성 메모리, 또는 이들의 적절한 조합), 하나 이상의 자기 디스크 저장 디바이스들, 광학 디스크 저장 디바이스들, 플래시 메모리 디바이스들, 그 밖에 컴퓨팅 장치(12)에 의해 액세스되고 원하는 정보를 저장할 수 있는 다른 형태의 저장 매체, 또는 이들의 적합한 조합일 수 있다.
통신 버스(18)는 프로세서(14), 컴퓨터 판독 가능 저장 매체(16)를 포함하여 컴퓨팅 장치(12)의 다른 다양한 컴포넌트들을 상호 연결한다.
컴퓨팅 장치(12)는 또한 하나 이상의 입출력 장치(24)를 위한 인터페이스를 제공하는 하나 이상의 입출력 인터페이스(22) 및 하나 이상의 네트워크 통신 인터페이스(26)를 포함할 수 있다. 입출력 인터페이스(22) 및 네트워크 통신 인터페이스(26)는 통신 버스(18)에 연결된다. 입출력 장치(24)는 입출력 인터페이스(22)를 통해 컴퓨팅 장치(12)의 다른 컴포넌트들에 연결될 수 있다. 예시적인 입출력 장치(24)는 포인팅 장치(마우스 또는 트랙패드 등), 키보드, 터치 입력 장치(터치패드 또는 터치스크린 등), 음성 또는 소리 입력 장치, 다양한 종류의 센서 장치 및/또는 촬영 장치와 같은 입력 장치, 및/또는 디스플레이 장치, 프린터, 스피커 및/또는 네트워크 카드와 같은 출력 장치를 포함할 수 있다. 예시적인 입출력 장치(24)는 컴퓨팅 장치(12)를 구성하는 일 컴포넌트로서 컴퓨팅 장치(12)의 내부에 포함될 수도 있고, 컴퓨팅 장치(12)와는 구별되는 별개의 장치로 컴퓨팅 장치(12)와 연결될 수도 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 전술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
10: 컴퓨팅 환경
12: 컴퓨팅 장치
14: 프로세서
16: 컴퓨터 판독 가능 저장 매체
18: 통신 버스
20: 프로그램
22: 입출력 인터페이스
24: 입출력 장치
26: 네트워크 통신 인터페이스
100: 극 부호 연속 제거 비트 반전 복호 장치
110: 반복 단위 부분합 행렬 생성기
120: 선택 로직
130: 전체 부분합 행렬 생성기
200: 전체 부분합 행렬
300: 재복호 시 회귀되는 비트의 위치를 표현하는 비트열
400: 하나 이상의 선택 비트
401: 최하위 비트
402: 기 설정된 반복 단위크기에 기초하여 설정된 개수만큼의 상위 비트
410: 최하위 비트부터 기 설정된 반복 단위크기에 기초하여 설정된 개수만큼의 상위 비트까지의 비트들
420: 나머지 하나 이상의 비트
430: 최상위 비트
500: 보조 행렬
600: 선택 비트 벡터
700: 선택 로직의 로직 구조

Claims (18)

  1. 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기에 대응하는 반복 단위 부분합 행렬을 생성하는 반복 단위 부분합 행렬 생성기;
    재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하고, 상기 하나 이상의 선택 비트로부터 상기 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성하는 선택 로직(logic); 및
    상기 반복 단위 부분합 행렬 및 상기 보조 행렬을 이용하여 상기 전체 부분합 행렬을 생성하는 전체 부분합 행렬 생성기를 포함하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  2. 청구항 1에 있어서,
    상기 반복 단위 부분합 행렬 생성기는,
    상기 전체 부분합 행렬의 크기보다 작은 크기의 상기 반복 단위 부분합 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  3. 청구항 1에 있어서,
    상기 반복 단위 부분합 행렬 생성기는,
    상기 전체 부분합 행렬의 프랙탈(fractal) 구조에 기초하여 상기 반복 단위 부분합 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  4. 청구항 1에 있어서,
    상기 비트열은,
    상기 회귀되는 비트의 위치를 이진법으로 표현하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  5. 청구항 1에 있어서,
    상기 선택 로직은,
    상기 비트열에 포함된 복수의 비트에서 최하위 비트(Least Significant Bit; LSB)부터 상기 기 설정된 반복 단위 크기에 기초하여 설정된 개수만큼의 상위 비트까지의 비트들을 제외한 나머지 비트 중 하나 이상의 비트에 기초하여 상기 하나 이상의 선택 비트를 결정하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  6. 청구항 5에 있어서,
    상기 선택 로직은,
    상기 나머지 비트 중 상기 비트열의 최상위 비트(Most Significant Bit; MSB)를 제외함으로써 상기 하나 이상의 선택 비트를 결정하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  7. 청구항 1항에 있어서,
    상기 선택 로직은,
    상기 하나 이상의 선택 비트 간의 기 설정된 연산 관계에 상기 하나 이상의 선택 비트를 대입함으로써, 상기 보조 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  8. 청구항 7항에 있어서,
    상기 선택 로직은,
    상기 기 설정된 연산 관계에 기초하여 하나 이상의 선택 비트 벡터를 생성하되, 상기 하나 이상의 선택 비트에 기초하여 상기 보조 행렬의 각 열을 열의 오름차순으로 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  9. 청구항 8항에 있어서,
    상기 선택 로직은,
    상기 기 설정된 연산 관계에 기초하여 상기 하나 이상의 선택 비트를 상기 하나 이상의 선택 비트 간의 논리곱 게이트(AND GATE)로 연결하여 상기 보조 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 장치.
  10. 전체 부분합 행렬의 일부에 기초하여 기 설정된 반복 단위 크기에 대응하는 반복 단위 부분합 행렬을 생성하는 단계;
    재복호 시 회귀되는 비트의 위치를 표현하는 비트열에 기초하여 하나 이상의 선택 비트를 결정하는 단계;
    상기 하나 이상의 선택 비트로부터 상기 전체 부분합 행렬을 생성하기 위한 보조 행렬을 생성하는 단계; 및
    상기 반복 단위 부분합 행렬 및 상기 보조 행렬을 이용하여 상기 전체 부분합 행렬을 생성하는 단계를 포함하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  11. 청구항 10에 있어서,
    상기 반복 단위 부분합 행렬을 생성하는 단계는,
    상기 전체 부분합 행렬의 크기보다 작은 크기의 상기 반복 단위 부분합 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  12. 청구항 10에 있어서,
    상기 반복 단위 부분합 행렬을 생성하는 단계는,
    상기 전체 부분합 행렬의 프랙탈(fractal) 구조에 기초하여 상기 반복 단위 부분합 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  13. 청구항 10에 있어서,
    상기 비트열은,
    상기 회귀되는 비트의 위치를 이진법으로 표현하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  14. 청구항 10에 있어서,
    상기 하나 이상의 선택 비트를 결정하는 단계는,
    상기 비트열에 포함된 복수의 비트에서 최하위 비트(Least Significant Bit; LSB)부터 상기 기 설정된 반복 단위 크기에 기초하여 설정된 개수만큼의 상위 비트까지의 비트들을 제외한 나머지 비트 중 하나 이상의 비트에 기초하여 상기 하나 이상의 선택 비트를 결정하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  15. 청구항 14에 있어서,
    상기 하나 이상의 선택 비트를 결정하는 단계는,
    상기 나머지 비트 중 상기 비트열의 최상위 비트(Most Significant Bit; MSB)를 제외함으로써 상기 하나 이상의 선택 비트를 결정하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  16. 청구항 10항에 있어서,
    상기 보조 행렬을 생성하는 단계는,
    상기 하나 이상의 선택 비트 간의 기 설정된 연산 관계에 상기 하나 이상의 선택 비트를 대입함으로써, 상기 보조 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  17. 청구항 16항에 있어서,
    상기 보조 행렬을 생성하는 단계는,
    상기 기 설정된 연산 관계에 기초하여 하나 이상의 선택 비트 벡터를 생성하되, 상기 하나 이상의 선택 비트에 기초하여 상기 보조 행렬의 각 열을 열의 오름차순으로 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.
  18. 청구항 17항에 있어서,
    상기 보조 행렬을 생성하는 단계는,
    상기 기 설정된 연산 관계에 기초하여 상기 하나 이상의 선택 비트를 상기 하나 이상의 선택 비트 간의 논리곱 게이트(AND GATE)로 연결하여 상기 보조 행렬을 생성하는, 극 부호 연속 제거 비트 반전 (Successive Cancellation Flip; SCF) 복호 방법.


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