CN114499541A - 分层译码方法、装置、终端设备及介质 - Google Patents

分层译码方法、装置、终端设备及介质 Download PDF

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CN114499541A CN202210010615.7A CN202210010615A CN114499541A CN 114499541 A CN114499541 A CN 114499541A CN 202210010615 A CN202210010615 A CN 202210010615A CN 114499541 A CN114499541 A CN 114499541A
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    • H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping

Abstract

本发明公开了一种分层译码方法、装置、终端设备及介质，其中所述方法包括：对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。采用本发明，能解决现有技术中QC‑DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。

Description

分层译码方法、装置、终端设备及介质
技术领域
本发明涉及通信技术领域，尤其涉及一种分层译码方法、装置、终端设备及介质。
背景技术
准循环低密度奇偶校验码(Quasi-Cyclic Low-Density Parity-Check，QC-LDPC)以其出色的纠错性能广泛应用于无线通信协议中，例如Wi-Max、Wi-Fi和DVB-S2等。然而在实践中发现，QC-DPLC的译码实现复杂度较高，难以满足链路传输延迟和吞吐量的要求。
发明内容
本申请实施例通过提供一种分层译码方法，解决了现有技术中QC-DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。
一方面，本申请通过本申请的一实施例提供一种分层译码方法，所述方法包括：
对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
可选地，所述对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵包括：
对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵；
其中，所述排序校验基矩阵中的前i列和后j列中的非零元素的数量之差不超过第一阈值，i和j均为正整数，且i和j之和等于所述LDPC校验基矩阵中所有列的列数总和。
可选地，i和j相等。
可选地，所述对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵包括以下步骤：
S41：根据所述LDPC校验基矩阵中各列的元素分布，对所述LDPC校验基矩阵中拥有非零元素超过第二阈值及低于第三阈值的各列进行重排序，得到重排校验基矩阵；
S42、计算所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差；
S43、重调所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数达到预设次数结束；
S44、将所述数量之差最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
可选地，所述对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵包括以下步骤：
S51、对所述排序校验基矩阵进行分层重排列，得到分层校验基矩阵；
S52、将所述分层校验基矩阵中的前i列和后j列各自对应的矩阵，确定为第一基矩阵和第二基矩阵；
S53、采用预设的读写分层算法，对所述第一基矩阵和所述第二基矩阵进行分层迭代计算，得到所述分层校验基矩阵的计算信息，所述计算信息包括单次迭代所需的时钟周期、时钟周期个数、读数据次序和写数据次序，所述读数据次序用于指示对所述分层校验基矩阵中各元素数据进行读取的读取次序，所述写数据次序用于指示对所述分层校验基矩阵中各元素数据进行写入的写入次序；
S54、重调所述排序校验基矩阵中各层的层次序，重复执行步骤S52～S53，直到重复次数达到预设次数结束；
S55、将单次迭代所需的时钟周期个数最小的所述分层校验基矩阵，确定为所述最优校验基矩阵。
可选地，所述根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息包括以下步骤：
S61、根据所述最优校验基矩阵中各列的列次数，对待译码的软信息进行重排序，得到排序软信息；
S62、采用分层迭代译码算法，根据所述读数据次序和所述写数据次序对所述排序软信息进行双边低延迟分层迭代译码，得到对应的译码码字；
S63、按照所述排序校验基矩阵中各列的列次序输出所述译码码字，得到所述译码信息。
可选地，所述方法应用于分层译码器，所述LDPC译码器包括第一缓存器Q_buffer_wrap、第一移位器、计算器、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap、第二移位器和硬判译码器，所述方法还包括以下实施步骤：
S71、根据所述最优校验基矩阵中各列的列次数，将所述待译码的软信息写入至所第一缓存器中；
S72、通过所述第一移位器对所述第一缓存器中的所述待译码的软信息进行预设第一方向的移位；
S73、通过所述计算器对移位后的所述待译码的软信息和所述第二缓存器中前次迭代译码中存储的校验节点更新信息进行计算，得到变量节点更新信息，并存储至所述更新器和所述第三缓存器；
S73、通过所述更新器采用分层迭代译码算法，根据所述读数据次序、所述写数据次序及所述变量节点更新信息，计算所述变量节点对应的校验节点更新信息及所述待译码的软信息的更新信息；
S74、通过所述第二移位器对所述待译码的软信息的变更信息进行预设第二方向的移位，所述预设第一方向与所述预设第二方向相反；
S75、通过硬判译码器对所述待译码的软信息的更新信息进行硬判译码，得到对应的译码码字。
另一方面，本申请通过本申请的一实施例提供一种分层译码装置，所述装置包括：列排序模块、层排序模块和译码模块，其中：
所述列排序模块，用于对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
所述层排序模块，用于对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
所述译码模块，用于根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
另一方面，本申请通过本申请的一实施例提供一种终端设备，所述终端设备包括：处理器、存储器、通信接口和总线；所述处理器、所述存储器和所述通信接口通过所述总线连接并完成相互间的通信；所述存储器存储可执行程序代码；所述处理器通过读取所述存储器中存储的可执行程序代码来运行与所述可执行程序代码对应的程序，以用于执行如上所述的分层译码方法。
另一方面，本申请通过本申请的一实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储有程序，当所述程序运行在终端设备时执行如上所述的分层译码方法。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请通过对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；再对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；最后根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。上述方案中，本申请通过对LDPC校验基矩阵进行分列及分层重排序，得到通信协议支持的最优校验基矩阵，然后基于最优校验基矩阵进行信息译码，这样能降低译码复杂度，提升译码效率，同时也解决了现有技术中QC-DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种分层译码方法的流程示意图。
图2是本申请实施例提供的一种分层译码方法涉及的流程处理图。
图3是本申请实施例提供的一种分层译码器的结构示意图。
图4是本申请实施例提供的一种分层译码装置的结构示意图。
图5是本申请实施例提供的一种终端设备的结构示意图。
具体实施方式
申请人在提出本申请的过程中还发现：QC-LDPC译码实现复杂度较高，为降低译码复杂度，在算法层面上通常可采用偏置最小和算法(Offset Min-Sum，OMS)或归一化最小和算法(Normalized Min-Sum，NMS)进行近似译码。在实现框架上通常采用全并行和块并行框架，但全并行框架可以实现较高的吞吐率但对应的硬件复杂度和面积较高，块并行则很难满足链路延迟和吞吐量的要求。
本申请实施例通过提供一种分层译码方法，解决了现有技术中QC-DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。
本申请实施例的技术方案为解决上述技术问题，总体思路如下：对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
请参见图1，是本申请实施例提供的一种分层译码方法的流程示意图。如图1所示的方法应用于基于通信设备的分层译码器中，所述通信设备包括但不限于WLAN设备、手机、电脑、或其他支持通信的设备等。所述方法包括如下实施步骤：
S101、对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵Cbest。
本申请所述低密度奇偶校验码(Low Density Parity Check Code，LDPC)为通信协议中支持的原始校验矩阵基矩阵(简称为校验基矩阵)。本申请可对LDPC校验基矩阵的列次序进行重排序，以得到对应的排序校验基矩阵。其中，所述排序校验基矩阵中的前i列和后j列中非零元素的数量之差尽量相等，例如不超过第一阈值等。其中，i和j均为正整数。可选地，i和j之和等于所述LDPC校验基矩阵中所有列的列数总和，即i+j等于所述LDPC校验基矩阵的总列数。
举例来说，请参见图2示出一种可能的分层译码方法涉及的译码流程处理图。如图2中，以LDPC校验基矩阵为4×24大小的矩阵为例，换言之所述LDPC校验基矩阵被分为4层(即4行)、24列。图示中，白色方框为零元素数据。
在一具体实施例中，步骤S101具体包括如下实施步骤：
S41：根据所述LDPC校验基矩阵中各列的元素分布，对所述LDPC校验基矩阵中拥有非零元素超过第二阈值及低于第三阈值的各列进行重排序，得到重排校验基矩阵。
本申请可根据所述LDPC校验基矩阵中各列的元素(数据)分布情况，对所述LDPC校验基矩阵中非零元素较多和较少(例如非零元素的数量超过第二阈值、及低于第三阈值)所对应的各列进行重排序，得到重排校验基矩阵。
本申请涉及的所述第一阈值、所述第二阈值及所述第三阈值均为系统自定义设置的，它们可以相同，也可以不相同，本申请并不做限定。
S42、计算所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差。
本申请可分别统计所述重排校验基矩阵中前i列中非零元素的数量，和后j列中非零元素的数量，再计算它们之间的差值，即可得到所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差。
S43、重调所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数达到预设次数结束。
本申请可重新调整及更新所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数得到预设次数结束，可选地记录每次计算的所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差。
S44、将所述数量之差最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
本申请将每次计算的数量之差中数值最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
举例来说，引用图2所示例子，本申请通过观察LDPC校验基矩阵的构造可知，LDPC校验基矩阵中前5列的非零元素较多，后5列的非零元素较少，本申请可先对LDPC校验基矩阵中前5列和后5列构成的列元素集合进行全排列，得到对应的重排校验基矩阵。计算所述重排校验基矩阵下(即当前排列下)各层前12列和后12列非零元素数量之差的总数，作为当前重排校验基矩阵中前12列和后12列中非零元素的数量之差。更新所述重排校验基矩阵中各列的列次序，重复计算对应的数量之差，记录数量之差最小的排列Cbest，作为所述排序校验基矩阵。
S102、对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵。
在一具体实施例中，步骤S102具体包括如下实施步骤：
S51、对所述排序校验基矩阵Cbest进行分层重排列，得到分层校验基矩阵。
本申请可对步骤S101得到的排序校验基矩阵Cbest按照分层进行层全排列，得到对应的分层校验基矩阵Hperm。
S52、将所述分层校验基矩阵中的前i列和后j列各自对应的矩阵，确定为第一基矩阵Hp1和第二基矩阵Hp2。
S53、采用预设的读写分层算法，对所述第一基矩阵和所述第二基矩阵进行分层迭代计算，得到所述分层校验基矩阵的计算信息。其中，所述计算信息包括单次迭代所需的时钟周期、时钟周期个数、读数据次序和写数据次序，所述读数据次序用于指示对所述分层校验基矩阵中各元素数据进行读取的读取次序，所述写数据次序用于指示对所述分层校验基矩阵中各元素数据进行写入的写入次序。
本申请首先将Cbest重新排列后的Hperm中的前i列按列次序递增重新记录为Hp1，后j列按列次序递增重新记录为Hp2；例如本申请图2中将Hperm中前12列和后12列均按序递增重新记录为Hp1和Hp2。本申请采用预设的读写分层算法(也可称为第一算法或算法1，Algorithm 1)，分别对所述第一基矩阵和所述第二基矩阵进行时钟周期计算，得到对应的第一时钟周期TL1和第二时钟周期TL2，则单次迭代所需的(总)时钟周期为TL3＝max(TL1，TL2)。
且在算法1中，首先将数据流水线分为两个阶段：读阶段(reading phase，RP)和写阶段(writing phase，WP)。其中，读阶段主要完成变量节点传递给校验节点的信息变更(以下也简称为校验节点变更信息)，写阶段主要完成校验节点传递给变量节点的信息变更(以下也简称为变量节点变更信息)。算法1中还可计算获得读数据次序read_seq和写数据次序write_seq，它们分别指示列数据块的访问次序，即对基矩阵中各元素数据(块)进行读/写的次序。值得注意的是，由于分层迭代译码算法的数据依赖性，算法1中读写次序(read_seq和write_seq)分别定义了3种优先级来尽量清除流水线气泡，使得流水线的气泡填充尽可能的少，即单次迭代所需的时钟周期个数最小，其优先级如图1所示分别表示为：R0，R1，R2，W0，W1和W2，同时还计算得到基矩阵每层所需消耗的时钟周期len_layer。其中，算法1的代码具体如下所示：
Figure BDA0003457190440000091
Figure BDA0003457190440000101
S54、重调所述分层校验基矩阵中各层的层次序，重复执行步骤S52～S53，直到重复次数达到预设次数结束。
S55、将单次迭代所需的时钟周期个数最小的所述分层校验基矩阵，确定为所述最优校验基矩阵。
本申请可更新所述分层校验基矩阵中各层的层次序(即更新行排列次序)，重复执行上述步骤S52和S53，直到重复次数达到预设次数结束，例如对分层校验基矩阵进行分层全排列完后等。进一步本申请可记录单次迭代所需时钟周期个数/总数最小的分层校验基矩阵，确定为最优校验基矩阵Rbest及Rbest对应的读数据次序read_seq和写数据次序write_seq。
S103、根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
在一具体实施例中，步骤S103具体包括如下实施步骤：
S61、根据所述最优校验基矩阵中各列的列次数，对待译码的软信息进行重排序，得到排序软信息。
本申请根据Cbest的各列次序(即Rbest中各列的列次数)对接收的待译码的软信息进行重排序，得到对应的排序软信息L1×N。
S62、采用分层迭代译码算法，根据所述读数据次序和所述写数据次序对所述排序软信息进行双边低延迟分层迭代译码，得到对应的译码码字。
本申请所述分层迭代译码算法包括但不限于NMS算法、OMS算法、或其他分层译码算法等。本申请下文以NMS算法(也称为算法2)为例进行相关内容的说明，但并不构成限定。本申请采用NMS算法对重排序后的排序软信息进行双边低延迟分层迭代译码，其中算法2涉及的系数coef设定为0.75。
具体实现中，本申请首先第一阶段需要进行初始化操作，具体地本申请将校验节点更新信息初始化为0，迭代的排序软信息初始化为信道估计的对数似然比信息L1×N。第二阶段开始进行迭代译码，具体地对于每一层数据来说，需要将变量节点更新信息绝对值的最小值m1、次小值m2均被初始化为最大值。对于实现来说，即为量化位宽的对应最大值。累积符号s初始化为最大值，表示消息为正。初始化完成后，本申请需按照每一层指定的元素数据次序(read_seq)来进行变量节点(变更)信息的变更，并记录该层变量节点更新信息的m1、m2及m1对应的变量节点的索引idex1和s。
同样地，在对校验节点变更信息进行变更时，也需按照每一层指定的元素数据次序(write_seq)，确定当前次序指示的变量节点是否为该层变量节点更新消息绝对值最小值m1对应的位置(即确定当前次序的变量节点位置是否与index1一致)，如果一致，则与该校验节点相邻的其他变量节点更新信息的最小值为m2，否则为m1。在得到最小值后，可按照NMS算法进行校验节点(更新)信息的更新，并同时完成对迭代软信息的更新。值得注意的是，本申请需要将得到的迭代软信息的更新信息进行逆旋转，以免破坏迭代软信息的次序，进而影响下一次的旋转对应。其中，算法2的代码具体如下所示：
Figure BDA0003457190440000121
S63、按照所述排序校验基矩阵Cbest中各列的列次序输出所述译码码字，得到所述译码信息。
当迭代次数达到预设的最大迭代次数后，输出译码完的译码码字。具体地，本申请可按照Cbest的列次序输出对应的译码码字，从而得到所述译码信息。
在可选实施例中，本申请可根据所述译码信息，使用硬件生成对应的LDPC译码器。请参见图3示出一种分层译码器(LDPC译码器)的结构示意图。如图3所示的分层译码器中包括：第一缓存器Q_buffer_wrap、第一移位器Cyclic_shifter_wrap1、计算器T_caculator_wrap、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap、第二移位器Cyclic_shifter_warp2和硬判译码器Hard_decision。可选地，第一缓存器Q_buffer_wrap、第一移位器Cyclic_shifter_wrap1、计算器T_caculator_wrap、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap和第二移位器Cyclic_shifter_warp2各自中细分有两个子部件，以实现相应数据流(或数据流水线)的操作。可选地，所述分层译码器还包括查表器(H-LUT)，所述查表器用于查询第一移位器或第二移位器所需移位的具体移位数值，使得各移位器进行对应方向的具体移位数值的移位，例如左移48位等。其具体实现包括如下实施步骤：
S71、根据所述最优校验基矩阵中各列的列次数，将所述待译码的软信息写入至所第一缓存器中。
S72、通过所述第一移位器对所述第一缓存器中的所述待译码的软信息进行预设第一方向的移位。
S73、通过所述计算器对移位后的所述待译码的软信息和所述第二缓存器中前次迭代译码中存储的校验节点更新信息进行计算，得到变量节点更新信息，并存储至所述更新器和所述第三缓存器。
S73、通过所述更新器采用分层迭代译码算法，根据所述读数据次序、所述写数据次序及所述变量节点更新信息，计算所述变量节点对应的校验节点更新信息及所述待译码的软信息的更新信息。
S74、通过所述第二移位器对所述待译码的软信息的变更信息进行预设第二方向的移位，所述预设第一方向与所述预设第二方向相反。
S75、通过硬判译码器对所述待译码的软信息的更新信息进行硬判译码，得到对应的译码码字。
下面介绍步骤S71～S75的具体实施方式。
首先，本申请根据Cbest的各列次序(即Rbest中各列的列次数)，将待译码的软信息L1×N写入第一缓存器Q_buffer_wrap(具体可写入Q_buffer_wrap1和Q_buffer_wrap2)。
接着，本申请根据算法2及图3所示的分层译码器进行迭代译码。具体地，输入的LLR信息(即待译码的软信息L1×N)首先存入Q_buffer_wrap中，Q_buffer_wrap同时作为LLR消息更新存储器。R_buffer_wrap初始化为0，考虑到连续帧、连续码字的流水处理，Q_buffer_x(x为1或者2)，R_buffer_x内部均设有相同大小的两组。其中Q_buffer_x的每组深度为16,位宽为567，这是考虑到码长兼容，H矩阵将码字分为24个数据块block，最大的膨胀因子z＝81对应码长为1944，故而位宽为(81*7bits(量化位宽))。为了减小流水线深度，Q_buffer_x可采用直传(bypass)策略。R_buffer_x的深度为64，位宽为405，这是考虑到H矩阵中非零元素最大的个数为88，为节约存储空间对仅对H矩阵中的非零元素的校验节点更新信息进行存储，由于校验节点的量化位宽为5，故而位宽为(81*6bits)。
当Q_buffer_wrap里面存储完一个完整码字，即启动迭代译码流程，第一阶段为计算变量节点更新信息。根据分层译码NMS算法，取出存储在Q_buffer_wrap中的LLR信息(即移位后的待译码的软信息)，减去存储在R_buffer_wrap中的上次迭代的校验节点更新消息值(也称为校验节点更新信息)，这一步由T_calculator_wrap模块完成，得到对应的变量节点更新信息t。得到的t值同时送进T_buffer_wrap和PU_wrap模块中用于第二阶段的处理。其中T_buffer_x的深度和位宽与Q_buffer_x一致。值得注意的是需要先对Q_buffer_x中的LLR进行对应的循环右移，以还原校验矩阵H中真正的变量节点和校验节点的连接关系，循环右移的参数数值(即具体移位数值，例如循环右移c位等，c为查表获得的)存储在H-LUT模块中，循环右移由模块Cyclic_shifter_wrap1完成。
第二阶段为计算校验节点更新信息和LLR更新信息，主要由PU_wrap模块进行处理。其中Writing Phase工作在k层，Reading Phase工作在k+1层。Reading Phase通过前馈结构获得与该层每个校验节点相连的变量节点的最小值、最小值索引以及次小值并传递给Writing Phase。Writing Phase按照write_seq的次序完成相应的校验节点信息更新以及LLR信息的更新，为了与Q_buffer_x中存储的次序一致，需要将更新的LLR信息循环左移(具体可移Z-c位，Z为预先自定义配置的)，该功能由Cyclic_shifter_wrap2完成。
第三阶段为输出LLR硬判结果以及初始化R_buffer_x的值(Q_buffer_x中的处理完的一组buffer会由新的码字覆盖)。当迭代次数达到预设次数时，由Hard_decision完成Q_buffer_x中处理完的LLR信息的硬判(具体地，当LLR信息处于-128～0之间，则硬判输出为1；反之，则硬判输出为0)，同时将R_buffer_x中的当前组清零，此时若当前帧未结束，Q_buffer_x和R_buffer_x中的另一组buffer可接续新码字的译码，两组buffer组成乒乓操作。
通过实验表明，本申请在不增加存储资源开销的情况下，单次迭代的延迟可降低1/3到1/2，对应的吞吐率提升0.3倍到1倍。在相对较小的资源面积下实现了较低的处理延迟，单次迭代的时钟个数周期为45-63。在相对较小的资源面积下实现了较大的吞吐率，在SIMC55工艺下，逻辑门数为400K，320MHz的时钟下可实现最大吞吐率1.36Gbps。
通过实施本申请，本申请通过对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；再对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；最后根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。上述方案中，本申请通过对LDPC校验基矩阵进行分列及分层重排序，得到通信协议支持的最优校验基矩阵，然后基于最优校验基矩阵进行信息译码，这样能降低译码复杂度，提升译码效率，同时也解决了现有技术中QC-DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。
基于同一发明构思，本申请另一实施例提供一种实施本申请实施例中所述分层译码方法对应的装置及终端设备。
请参见图4，是本申请实施例提供的一种分层译码装置的结构示意图。如图4所示的装置包括：列排序模块401、层排序模块402和译码模块403，其中：
所述列排序模块401，用于对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
所述层排序模块402，用于对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
所述译码模块403，用于根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
可选地，所述列排序模块401具体用于：
对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵；
其中，所述排序校验基矩阵中的前i列和后j列中的非零元素的数量之差不超过第一阈值，i和j均为正整数，且i和j之和等于所述LDPC校验基矩阵中所有列的列数总和。
可选地，i和j相等。
可选地，所述列排序模块401具体用于执行如下步骤：
S41：根据所述LDPC校验基矩阵中各列的元素分布，对所述LDPC校验基矩阵中拥有非零元素超过第二阈值及低于第三阈值的各列进行重排序，得到重排校验基矩阵；
S42、计算所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差；
S43、重调所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数达到预设次数结束；
S44、将所述数量之差最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
可选地，所述层排序模块402具体用于执行如下步骤：
S51、对所述排序校验基矩阵进行分层重排列，得到分层校验基矩阵；
S52、将所述分层校验基矩阵中的前i列和后j列各自对应的矩阵，确定为第一基矩阵和第二基矩阵；
S53、采用预设的读写分层算法，对所述第一基矩阵和所述第二基矩阵进行分层迭代计算，得到所述分层校验基矩阵的计算信息，所述计算信息包括单次迭代所需的时钟周期、时钟周期个数、读数据次序和写数据次序，所述读数据次序用于指示对所述分层校验基矩阵中各元素数据进行读取的读取次序，所述写数据次序用于指示对所述分层校验基矩阵中各元素数据进行写入的写入次序；
S54、重调所述分层校验基矩阵中各层的层次序，重复执行步骤S52～S53，直到重复次数达到预设次数结束；
S55、将单次迭代所需的时钟周期个数最小的所述分层校验基矩阵，确定为所述最优校验基矩阵。
可选地，所述译码模块403具体用于执行如下步骤：
S61、根据所述最优校验基矩阵中各列的列次数，对待译码的软信息进行重排序，得到排序软信息；
S62、采用分层迭代译码算法，根据所述读数据次序和所述写数据次序对所述排序软信息进行双边低延迟分层迭代译码，得到对应的译码码字；
S63、按照所述排序校验基矩阵中各列的列次序输出所述译码码字，得到所述译码信息。
可选地，所述装置应用于分层译码器，所述LDPC译码器包括第一缓存器Q_buffer_wrap、第一移位器、计算器、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap、第二移位器和硬判译码器，所述译码模块403还具体用于执行如下步骤：
S71、根据所述最优校验基矩阵中各列的列次数，将所述待译码的软信息写入至所第一缓存器中；
S72、通过所述第一移位器对所述第一缓存器中的所述待译码的软信息进行预设第一方向的移位；
S73、通过所述计算器对移位后的所述待译码的软信息和所述第二缓存器中前次迭代译码中存储的校验节点更新信息进行计算，得到变量节点更新信息，并存储至所述更新器和所述第三缓存器；
S73、通过所述更新器采用分层迭代译码算法，根据所述读数据次序、所述写数据次序及所述变量节点更新信息，计算所述变量节点对应的校验节点更新信息及所述待译码的软信息的更新信息；
S74、通过所述第二移位器对所述待译码的软信息的变更信息进行预设第二方向的移位，所述预设第一方向与所述预设第二方向相反；
S75、通过硬判译码器对所述待译码的软信息的更新信息进行硬判译码，得到对应的译码码字。
请一并参见5，是本申请实施例提供的一种终端设备的结构示意图。如图5所示的终端设备50包括：至少一个处理器501、通信接口502、用户接口503和存储器504，处理器501、通信接口502、用户接口503和存储器504可通过总线或者其它方式连接，本发明实施例以通过总线505连接为例。其中，
处理器501可以是通用处理器，例如中央处理器(Central Processing Unit，CPU)。
通信接口502可以为有线接口(例如以太网接口)或无线接口(例如蜂窝网络接口或使用无线局域网接口)，用于与其他终端或网站进行通信。本发明实施例中，通信接口502具体用于获取校验基矩阵。
用户接口503具体可为触控面板，包括触摸屏和触控屏，用于检测触控面板上的操作指令，用户接口503也可以是物理按键或者鼠标。用户接口503还可以为显示屏，用于输出、显示图像或数据。
存储器504可以包括易失性存储器(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器也可以包括非易失性存储器(Non-VolatileMemory)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(Flash Memory)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)；存储器504还可以包括上述种类的存储器的组合。存储器504用于存储一组程序代码，处理器501用于调用存储器504中存储的程序代码，执行如下操作：
对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
可选地，所述对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵包括：
对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵；
其中，所述排序校验基矩阵中的前i列和后j列中的非零元素的数量之差不超过第一阈值，i和j均为正整数，且i和j之和等于所述LDPC校验基矩阵中所有列的列数总和。
可选地，i和j相等。
可选地，所述对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵包括以下步骤：
S41：根据所述LDPC校验基矩阵中各列的元素分布，对所述LDPC校验基矩阵中拥有非零元素超过第二阈值及低于第三阈值的各列进行重排序，得到重排校验基矩阵；
S42、计算所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差；
S43、重调所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数达到预设次数结束；
S44、将所述数量之差最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
可选地，所述对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵包括以下步骤：
S51、对所述排序校验基矩阵进行分层重排列，得到分层校验基矩阵；
S52、将所述分层校验基矩阵中的前i列和后j列各自对应的矩阵，确定为第一基矩阵和第二基矩阵；
S53、采用预设的读写分层算法，对所述第一基矩阵和所述第二基矩阵进行分层迭代计算，得到所述分层校验基矩阵的计算信息，所述计算信息包括单次迭代所需的时钟周期、时钟周期个数、读数据次序和写数据次序，所述读数据次序用于指示对所述分层校验基矩阵中各元素数据进行读取的读取次序，所述写数据次序用于指示对所述分层校验基矩阵中各元素数据进行写入的写入次序；
S54、重调所述分层校验基矩阵中各层的层次序，重复执行步骤S52～S53，直到重复次数达到预设次数结束；
S55、将单次迭代所需的时钟周期个数最小的所述分层校验基矩阵，确定为所述最优校验基矩阵。
可选地，所述根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息包括以下步骤：
S61、根据所述最优校验基矩阵中各列的列次数，对待译码的软信息进行重排序，得到排序软信息；
S62、采用分层迭代译码算法，根据所述读数据次序和所述写数据次序对所述排序软信息进行双边低延迟分层迭代译码，得到对应的译码码字；
S63、按照所述排序校验基矩阵中各列的列次序输出所述译码码字，得到所述译码信息。
可选地，应用于分层译码器，所述LDPC译码器包括第一缓存器Q_buffer_wrap、第一移位器、计算器、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap、第二移位器和硬判译码器，所述处理器501还用于执行以下实施步骤：
S71、根据所述最优校验基矩阵中各列的列次数，将所述待译码的软信息写入至所第一缓存器中；
S72、通过所述第一移位器对所述第一缓存器中的所述待译码的软信息进行预设第一方向的移位；
S73、通过所述计算器对移位后的所述待译码的软信息和所述第二缓存器中前次迭代译码中存储的校验节点更新信息进行计算，得到变量节点更新信息，并存储至所述更新器和所述第三缓存器；
S73、通过所述更新器采用分层迭代译码算法，根据所述读数据次序、所述写数据次序及所述变量节点更新信息，计算所述变量节点对应的校验节点更新信息及所述待译码的软信息的更新信息；
S74、通过所述第二移位器对所述待译码的软信息的变更信息进行预设第二方向的移位，所述预设第一方向与所述预设第二方向相反；
S75、通过硬判译码器对所述待译码的软信息的更新信息进行硬判译码，得到对应的译码码字。
由于本实施例所介绍的终端设备为实施本申请实施例中分层译码方法所采用的终端设备，故而基于本申请实施例中所介绍的分层译码方法，本领域所属技术人员能够了解本实施例的终端设备的具体实施方式以及其各种变化形式，所以在此对于该终端设备如何实现本申请实施例中的方法不再详细介绍。只要本领域所属技术人员实施本申请实施例中的分层译码方法所采用的终端设备，都属于本申请所欲保护的范围。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：本申请通过对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；再对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；最后根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。上述方案中，本申请通过对LDPC校验基矩阵进行分列及分层重排序，得到通信协议支持的最优校验基矩阵，然后基于最优校验基矩阵进行信息译码，这样能降低译码复杂度，提升译码效率，同时也解决了现有技术中QC-DPLC译码实现复杂度较高、难以满足链路传输延迟和吞吐量的要求等技术问题。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种分层译码方法，其特征在于，所述方法包括：
对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
2.根据权利要求1所述的方法，其特征在于，所述对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵包括：
对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵；
其中，所述排序校验基矩阵中的前i列和后j列中的非零元素的数量之差不超过第一阈值，i和j均为正整数，且i和j之和等于所述LDPC校验基矩阵中所有列的列数总和。
3.根据权利要求2所述的方法，其特征在于，i和j相等。
4.根据权利要求2所述的方法，其特征在于，所述对LDPC校验基矩阵的列次序进行重排序，得到所述排序校验基矩阵包括以下步骤：
S41：根据所述LDPC校验基矩阵中各列的元素分布，对所述LDPC校验基矩阵中拥有非零元素超过第二阈值及低于第三阈值的各列进行重排序，得到重排校验基矩阵；
S42、计算所述重排校验基矩阵中的前i列和后j列中非零元素的数量之差；
S43、重调所述重排校验基矩阵中各列的列次序，重复执行步骤S42，直到重复次数达到预设次数结束；
S44、将所述数量之差最小的所述重排校验基矩阵，确定为所述排序校验基矩阵。
5.根据权利要求1所述的方法，其特征在于，所述对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵包括以下步骤：
S51、对所述排序校验基矩阵进行分层重排列，得到分层校验基矩阵；
S52、将所述分层校验基矩阵中的前i列和后j列各自对应的矩阵，确定为第一基矩阵和第二基矩阵；
S53、采用预设的读写分层算法，对所述第一基矩阵和所述第二基矩阵进行分层迭代计算，得到所述分层校验基矩阵的计算信息，所述计算信息包括单次迭代所需的时钟周期、时钟周期个数、读数据次序和写数据次序，所述读数据次序用于指示对所述分层校验基矩阵中各元素数据进行读取的读取次序，所述写数据次序用于指示对所述分层校验基矩阵中各元素数据进行写入的写入次序；
S54、重调所述分层校验基矩阵中各层的层次序，重复执行步骤S52～S53，直到重复次数达到预设次数结束；
S55、将单次迭代所需的时钟周期个数最小的所述分层校验基矩阵，确定为所述最优校验基矩阵。
6.根据权利要求5所述的方法，其特征在于，所述根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息包括以下步骤：
S61、根据所述最优校验基矩阵中各列的列次数，对待译码的软信息进行重排序，得到排序软信息；
S62、采用分层迭代译码算法，根据所述读数据次序和所述写数据次序对所述排序软信息进行双边低延迟分层迭代译码，得到对应的译码码字；
S63、按照所述排序校验基矩阵中各列的列次序输出所述译码码字，得到所述译码信息。
7.根据权利要求6所述的方法，其特征在于，应用于分层译码器，所述LDPC译码器包括第一缓存器Q_buffer_wrap、第一移位器、计算器、更新器PU_wrap、第二缓存器R_buffer_wrap、第三缓存器T_buffer_wrap、第二移位器和硬判译码器，所述方法还包括以下实施步骤：
S71、根据所述最优校验基矩阵中各列的列次数，将所述待译码的软信息写入至所第一缓存器中；
S72、通过所述第一移位器对所述第一缓存器中的所述待译码的软信息进行预设第一方向的移位；
S73、通过所述计算器对移位后的所述待译码的软信息和所述第二缓存器中前次迭代译码中存储的校验节点更新信息进行计算，得到变量节点更新信息，并存储至所述更新器和所述第三缓存器；
S73、通过所述更新器采用分层迭代译码算法，根据所述读数据次序、所述写数据次序及所述变量节点更新信息，计算所述变量节点对应的校验节点更新信息及所述待译码的软信息的更新信息；
S74、通过所述第二移位器对所述待译码的软信息的变更信息进行预设第二方向的移位，所述预设第一方向与所述预设第二方向相反；
S75、通过硬判译码器对所述待译码的软信息的更新信息进行硬判译码，得到对应的译码码字。
8.一种分层译码装置，其特征在于，所述装置包括：列排序模块、层排序模块和译码模块，其中：
所述列排序模块，用于对低密度奇偶校验码LDPC校验基矩阵进行分列重排序，得到排序校验基矩阵；
所述层排序模块，用于对所述排序校验基矩阵进行分层重排序，得到最优校验基矩阵；
所述译码模块，用于根据所述最优校验基矩阵，对待译码的软信息进行译码，得到对应的译码信息。
9.一种终端设备，其特征在于，所述终端设备包括：处理器、存储器、通信接口和总线；所述处理器、所述存储器和所述通信接口通过所述总线连接并完成相互间的通信；所述存储器存储可执行程序代码；所述处理器通过读取所述存储器中存储的可执行程序代码来运行与所述可执行程序代码对应的程序，以用于执行如上权利要求1-7中任一项所述的分层译码方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有程序，当所述程序运行在终端设备时执行如上权利要求1-7中任一项所述的分层译码方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116881183A (zh) * 2023-09-06 2023-10-13 北京融为科技有限公司 译码数据处理方法及装置
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