TW201334425A - 可變大小之封包的低密度同位檢查編碼與解碼 - Google Patents

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boost
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check matrix
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Aamod Khandekar
Thomas Richardson
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Abstract

本發明描述一種用以支援低密度同位檢查(LDPC)編碼及解碼之技術。在一態樣中，可藉由一組具不同維度之基礎同位檢查矩陣及一組具2之不同冪之提升值來支援不同大小封包之LDPC編碼及解碼。一具維度mB×nB之基礎同位檢查矩陣G可用以編碼一具kB=nB-mB個資訊位元之封包以獲得一具nB個碼位元之碼字。此基礎同位檢查矩陣可“提升”一提升值L以獲得一具維度L．mB×L．nB之經提升之同位檢查矩陣H。該經提升之同位檢查矩陣可用以編碼一具多至L．kB個資訊位元之封包以獲得一具L．nB個碼位元之碼字。可藉由該組基礎同位檢查矩陣及該組提升值來支援一廣闊範圍之封包大小。

Description

可變大小之封包的低密度同位檢查編碼與解碼
本揭示案大體係關於通信，且更特定言之，係關於用於編碼且解碼資料之技術。
本申請案主張2007年1月24日申請之名為"低密度同位檢查調諧(LDPC HARMONIZATION)"之臨時美國專利申請案第60/886,496號之優先權，其讓與給其受讓人並以引用之方式併入本文中。
在一通信系統中，發射器可編碼資料之封包以獲得碼位元，交錯該等碼位元且將該等經交錯位元映射至調變符號。發射器隨後可處理該等調變符號且經由一通信通道發射該等調變符號。通信通道可因一特定通道回應而使資料傳輸失真且進一步因雜訊及干擾而降級該資料傳輸。接收器可獲得所接收符號，該等所接收符號可為所傳輸調變符號之經失真且降級之版本。接收器可處理所接收符號以恢復所傳輸之封包。
由發射器編碼可允許接收器可靠地恢復具有經降級之所接收符號之所傳輸之封包。發射器可基於在碼位元中產生冗餘之前向誤差校正(FEC)碼執行編碼。接收器可利用該冗餘改良恢復所傳輸之封包之可能性。
多種類型之FEC碼可用於編碼。一些常用類型之FEC碼包括回旋 碼、渦輪碼及低密度同位核對(LDPC)碼。回旋碼或渦輪碼可編碼k個資訊位元之封包且產生大約r倍於k個碼位元之經編碼封包，其中l/r為回旋碼或渦輪碼之碼率。回旋碼可容易地藉由傳遞每一資訊位元通過可一次操作一個資訊位元之編碼器來編碼任何大小之封包。渦輪碼亦可藉由使用可一次操作一個資訊位元之兩個組成編碼器及可支援不同封包大小之編碼交錯器來支援不同封包大小。LDPC碼可在一定操作條件下具有優於回旋及渦輪碼之效能。然而，LDPC碼通常針對一特定封包大小設計且可能不能夠容易地適應不同大小之封包。
因此，在此項技術中需要支援不同大小封包之有效LDPC編碼及解碼之技術。
本文描述支援LDPC編碼及解碼之技術。在一態樣中，可藉由一組具不同維度之基礎同位檢查矩陣及一組為2之不同冪之提升值來有效地支援不同大小封包之LDPC編碼及解碼。維度為mB×nB之基礎同位檢查矩陣G可用以編碼具多至kB=nB-mB個資訊位元之封包以獲得具nB個碼位元之經編碼之封包或碼字。可將此基礎同位檢查矩陣G"提升"一提升值L而以獲得維度為L．mB×L．nB之經提升之同位檢查矩陣H。經提升之同位檢查矩陣H可用以編碼具多至L．kB個資訊位元之封包以獲得具L．nB個碼位元之碼字。可藉由一相對小之組的基礎同位檢查矩陣及一相對小之組的提升值來支援廣大範圍之封包大小。提升亦可致能可改良效能之有效並行編碼及解碼。此外，提升可減小大LDPC碼之描述複雜性。
在另一態樣中，用於一提升值(例如最大提升值)之用於基礎同位檢查矩陣的非零元素之單個組的循環移位值可用以產生用於2之不同冪的所有其他提升值之循環移位值。在又一態樣中，可為在基礎同位檢查矩陣之一具有至少三個非零元素之行中之兩個非零元素選擇循環移位值s及s+L/m，其中s為任意值且m為2之一冪。在一設計中，m等於 4，且用於兩個非零元素之循環移位值為s及s+L/4。此等循環移位值可簡化編碼及解碼。
下文進一步詳細地描述本揭示案之多個態樣及特徵。
110‧‧‧基地台
120‧‧‧終端機
122‧‧‧前向鏈路
124‧‧‧反向鏈路
130‧‧‧終端機
132‧‧‧前向鏈路
134‧‧‧反向鏈路
208‧‧‧資料源
210‧‧‧傳輸資料處理器/TX資料處理器
220‧‧‧TX MIMO處理器
222a‧‧‧發射器/接收器
222s‧‧‧發射器/接收器
224a‧‧‧天線
224s‧‧‧天線
230‧‧‧控制器/處理器
232‧‧‧記憶體
238‧‧‧MIMO偵測器
240‧‧‧RX資料處理器
242‧‧‧資料儲集器
252a‧‧‧天線
252t‧‧‧天線
254a‧‧‧接收器/發射器
254t‧‧‧接收器/發射器
256‧‧‧MIMO偵測器
260‧‧‧RX資料處理器
262‧‧‧資料儲集器
270‧‧‧控制器/處理器
272‧‧‧記憶體
278‧‧‧資料源
280‧‧‧TX資料處理器
282‧‧‧TX MIMO處理器
300‧‧‧Tanner圖
710‧‧‧方格
720‧‧‧方格
800‧‧‧基圖
900‧‧‧過程
1000‧‧‧裝置
1100‧‧‧過程
1200‧‧‧過程
1300‧‧‧裝置
1400‧‧‧過程
1500‧‧‧裝置
A‧‧‧矩陣
a‧‧‧邊緣
B‧‧‧矩陣
C‧‧‧矩陣
C1‧‧‧檢查節點
C2‧‧‧檢查節點
C3‧‧‧檢查節點
C4‧‧‧檢查節點
D‧‧‧矩陣
E‧‧‧矩陣
Hb‧‧‧基礎同位檢查矩陣
Hl‧‧‧同位檢查矩陣
I‧‧‧單位矩陣
M2‧‧‧矩陣
O‧‧‧矩陣
P1‧‧‧同位位元的行向量
P2‧‧‧同位位元的行向量
P3‧‧‧同位位元
p‧‧‧邊緣
s‧‧‧循環移位值/資訊位元
s'‧‧‧循環移位值
T‧‧‧下三角矩陣
V1‧‧‧可變節點
V2‧‧‧可變節點
V3‧‧‧可變節點
V4‧‧‧可變節點
V5‧‧‧可變節點
V6‧‧‧可變節點
V7‧‧‧可變節點
σa至σp‧‧‧排列矩陣
圖1展示一無線通信系統。
圖2展示一基地台及一終端機之方塊圖。
圖3展示一用於實例LDPC碼之Tanner圖。
圖4展示一基礎同位檢查矩陣之提升。
圖5展示一組四個循環排列矩陣。
圖6展示一經提升之同位檢查矩陣。
圖7展示經提升之同位檢查矩陣之另一表示。
圖8展示一用於經提升之同位檢查矩陣之圖。
圖9展示一處理資料之過程。
圖10展示一用於處理資料之裝置。
圖11展示一處理封包之過程。
圖12展示處理封包之另一過程。
圖13展示一用於處理封包之裝置。
圖14展示處理封包之又一過程。
圖15展示用於處理封包之另一裝置。
本文所描述之技術可用於諸如通信、計算、網路連接等多種應用。該等技術亦可用於包括無線系統、有線線路系統等多種通信系統。為清楚起見，下文描述用於無線通信系統之該等技術之某些態樣。
圖1展示一無線通信系統100，其亦可被稱為一存取網路(AN)。為簡單起見，圖1中僅展示一基地台110及兩個終端機120及130。基地台為與該等終端機通信之台且亦可被稱作存取點、節點B、演進節點 (evolved Node)B等。終端機可為固定或行動的且亦可被稱作存取終端機(AT)、行動台、使用者設備、用戶單元、台等。終端機可為蜂巢式電話、個人數位助理(PDA)、無線通信器件、無線數據機、手持式器件、膝上型電腦、無繩電話等。終端機可在任何給定時刻在前向及/或反向鏈路上與基地台通信。前向鏈路(或下行鏈路)指自基地台至終端機之通信鏈路，且反向鏈路(或上行鏈路)指自終端機至基地台之通信鏈路。在圖1中，終端機120可經由前向鏈路122自基地台110接收資料且可經由反向鏈路124傳輸資料。終端機130可經由前向鏈路132自基地台110接收資料且可經由反向鏈路134傳輸資料。本文描述之技術可用於在前向鏈路以及反向鏈路上之傳輸。
圖2展示圖1中基地台110及終端機120之設計之方塊圖。在此設計中，基地台110裝備有S個天線224a至224s，且終端機120裝備有T個天線252a至252t，其中一般而言S1且T1。
在前向鏈路上，在基地台110上，傳輸(TX)資料處理器210可自資料源208接收資料之一封包，基於一封包格式處理(例如編碼、交錯且符號映射)該封包，且提供資料符號(其為用於資料之調變符號)。TX MIMO處理器220可對資料符號及導頻符號進行多工，若可應用則執行空間處理(例如，預編碼)，且向S個發射器(TMTR)222a至222s提供S個輸出符號流。每一發射器222可處理其輸出符號流(例如，用於OFDM)以獲得一輸出碼片流。每一發射器222可進一步調節(例如，轉換為類比、濾波、放大且向上轉換)其輸出碼片流且產生一前向鏈路信號。來自發射器222a至222s之S個前向鏈路信號可經由S個天線224a至224s分別進行傳輸。
在終端機120處，T個天線252a至252t可自基地台110接收前向鏈路信號，且每一天線252可為各別接收器(RCVR)254提供所接收信號。每一接收器254可處理(例如，濾波、放大、向下轉換且數位化)其所接收 信號以獲得樣本，進一步處理樣本(例如，用於OFDM)以獲得所接收符號，且為MIMO偵測器256提供所接收之符號。MIMO偵測器256可對所接收之符號執行MIMO偵測(若可應用)，且提供所偵測之符號。接收(RX)資料處理器260可處理(例如，符號解映射、解交錯且解碼)所偵測之符號且為資料儲集器262提供經解碼之資料。一般而言，MIMO偵測器256及RX資料處理器260之處理與在基地台110處TX MIMO處理器220及TX資料處理器210之處理互補。
在反向鏈路上，在終端機120處，資料之封包可由資料源278提供且由TX資料處理器280處理(例如，編碼、交錯且符號映射)。來自TX資料處理器280之資料符號可與導頻符號進行多工且由TX MIMO處理器282空間地處理，且由發射器254a至254t進一步處理以產生T個反向鏈路信號，該等反向鏈路信號可經由天線252a至252t進行傳輸。在基地台110處，來自終端機120之反向鏈路信號可由天線224a至224s接收，由接收器222a至222s處理，由MIMO偵測器238偵測，且由RX資料處理器240進一步處理以恢復由終端機120發送之封包。
控制器/處理器230及270可分別指導在基地台110及終端機120處之操作。控制器/處理器230及270可確定待傳輸且/或接收之封包之大小。控制器/處理器230及270隨後可分別指導TX資料處理器210及280之編碼，且/或分別指導RX資料處理器240及260之解碼。記憶體232及272可分別為基地台110及終端機120儲存資料及程式碼。
在一態樣中，可藉由一組具不同維度之基礎同位檢查矩陣及一組為2之不同冪之升高值來有效地支援對不同大小封包之LDPC編碼或解碼。基礎同位檢查矩陣可用於具不同(kB,nB)率之基礎LDPC碼，其中kB為資訊位元之數目且nB為碼位元之數目。可如下文所描述提升每一基礎LDPC碼以獲得一組經提升之LDPC碼，該等LDPC碼可用以編碼或解碼不同大小之封包。可藉由通過增加或移除基圖(base graph)中之同 位位元而延長或縮短LDPC碼來支援一範圍之封包大小。
可藉由具有相對少非零/非空元素及主要零/空元素之稀疏同位檢查矩陣來定義LDPC碼。同位檢查矩陣定義碼位元上之一組線性約束且可以Tanner圖之形式表示。
圖3展示一用於實例基礎LDPC碼之Tanner圖300。在此實例中，Tanner圖300包括由七個圓圈表示之七個可變節點V1至V7及由四個方框表示之四個檢查節點C1至C4。每一可變節點表示一碼位元，該碼位元可被傳輸或者刪除(亦即，未經傳輸)。用於可變節點V1至V7之七個碼位元形成一碼字。每一檢查節點表示一約束，且四個檢查節點C1至C4表示定義基礎LDPC碼之四個約束。可變節點經由邊緣連接至檢查節點。在此實例中，16個邊緣a至p將七個可變節點連接至四個檢查節點。一節點之度等於連接至彼節點的邊緣之數目。在此實例中，可變節點V1及V2為度3之節點，且自V3至V7之可變節點為度2之節點。對每一檢查節點而言，在耦接至彼檢查節點之可變節點處之所有碼位元經約束而求和為0(以2為模數)。
圖3亦展示對應於Tanner圖300之基礎同位檢查矩陣H b 。H b 包括用於七個可變節點V1至V7的七個行及用於四個檢查節點C1至C4的四個列。H b 之每一行包括用於連接至對應於彼行之可變節點的每一邊緣之1元素。舉例而言，行1包括用於在Tanner圖300中將對應可變節點V1連接至檢查節點C1、C2及C3之三個邊緣a、b及c的在列1、2及3中之三個1。H b 之每一剩餘之行包括用於將對應可變節點連接至兩個或三個檢查節點之兩個或三個邊緣之兩個或三個1。
用於LDPC碼之約束可以矩陣形式表達為：0=H x， 方程式(1)其中H為用於LDPC碼之mB×nB同位檢查矩陣，x為用於碼字之nB個碼位元之nB×1行向量，且 0為全零之行向量。
為簡單起見，0可表示下文描述中全零之向量或矩陣。方程式(1)中之矩陣乘法利用以2為模數的算術。若滿足方程式(1)中之約束，則認為碼字有效。下文描述為獲得碼字x之基於同位檢查矩陣H之封包編碼。
可提升小基礎LDPC碼以獲得較大經提升之LDPC碼。可藉由以L×L排列矩陣替換用於基礎LDPC碼的基礎同位檢查矩陣中之每一非零元素來獲得用於經提升LDPC碼之經提升之同位檢查矩陣而達成提升。此導致用於正產生之基礎LDPC碼的基圖之L個複本。排列矩陣確定在每一圖表複本(graph copy)中之可變節點如何連接至L個圖表複本中之檢查節點。
圖4展示用於提升圖3中所展示之基礎同位檢查矩陣H b 之一實例。H b 之每一非零元素(其對應於Tanner圖中之一邊緣)被替換為L×L排列矩陣σ以獲得經提升之同位檢查矩陣H l 。用於H b 之16個非零元素之16個排列矩陣表示為σ a 至σ p ，其中σ a 為用於圖3中邊緣a之排列矩陣。
排列矩陣可以多種方式定義。在一設計中，可預定義一組排列矩陣，且可自此預定義組之排列矩陣選擇用於基礎同位檢查矩陣的每一非零元素之排列矩陣。在另一設計中，循環排列矩陣用於基礎同位檢查矩陣之非零元素。
圖5展示L=4之一組四個循環排列矩陣。在此實例中，每一排列矩陣具有4×4之維度。循環移位值為零之排列矩陣σ 0等於沿對角線具有一且別處具有零之單位矩陣I。循環移位值為一之排列矩陣σ 1使單位矩陣之最底列移動或移位至頂部。循環移位值為二之排列矩陣σ 2使單位矩陣之兩個最底列移動至頂部。循環移位值為三之排列矩陣σ 3使單位矩陣之三個最底列移動至頂部。一般而言，循環移位值為s之L×L排列矩陣σ s 使單位矩陣之s個最底列移動至頂部，其中0 s L-1。
圖6展示圖4中經提升之同位檢查矩陣H l 之一實例，16個排列矩陣σ a 至σ p 之每一者被替換為圖5中四個循環排列矩陣σ 0至σ 3之一者。圖6之底部展示經提升之同位檢查矩陣H l ，每一循環排列矩陣被替換為具一或零之其對應4×4矩陣。
將基礎同位檢查矩陣H b 之每一非零元素替換為一4×4排列矩陣產生用於正產生之基礎LDPC碼的基圖之四個複本。對於對應於給定可變節點V u 及給定檢查節點C v 之4×4之排列矩陣而言，此排列矩陣之四個行對應於四個圖表複本中之可變節點V u ，且此排列矩陣之四個列對應於四個圖表複本中之檢查節點C v 。排列矩陣中之1對應於將四個圖表複本中的可變節點V u 連接至四個圖表複本中之檢查節點C v 的邊緣。詳言之，列y之行x中之1意指圖表複本x中之可變節點V u 連接至圖表複本y中之檢查節點C u 。作為一實例，循環排列矩陣σ 1用於用於H l 中之可變節點V1及檢查節點C1之非零元素。矩陣σ 1包括列2之行1中之1，其意指圖表複本1中之可變節點V1被連接至圖表複本2中之檢查節點C1。
圖7展示基於圖3中所展示之基礎同位檢查矩陣H b 而產生之經提升的同位檢查矩陣H l (L=8)之表示。在此表示中，8×16方格710儲存用於所有八個圖表複本中之七個可變節點之邊緣。方格710之每一列對應於一圖表複本。每一列中16個方框對應於用於一圖表複本中七個可變節點之16個邊緣a至p。8×16方格720儲存用於所有八個圖表複本中之四個檢查節點之邊緣。方格720之每一列對應於一圖表複本。每一列中16個方框對應於用於一圖表複本中四個檢查節點之16個邊緣a至p。
圖7亦展示用於邊緣d之可變節點V2之八個複本與檢查節點C2之八個複本之間的連接，在此實例中該邊緣d具有循環排列矩陣σ 3。因此，邊緣d之八個複本由於矩陣σ 3而循環地向下移位三個位置。剩餘邊緣之每一者可循環地移位在對於L=8而言之0至7之範圍內之一值。
一般而言，方格可包括用於基礎同位檢查矩陣中每一邊緣之一行 及用於L個圖表複本之每一者之一列。每一邊緣之L個複本可循環地移位由用於彼邊緣之循環排列矩陣確定之一量。
圖3至圖6展示一實例基礎LDPC碼(其以展示於圖3中之基礎同位檢查矩陣H b 展示)及用以獲得較大LDPC碼(其以展示於圖6中之經提升之同位檢查矩陣H l 展示)之此基礎LDPC碼之提升。可藉由使用不同維度之循環排列矩陣來達成不同大小之提升。基礎同位檢查矩陣H b 之邊緣可循環地移位在0至L-1範圍內之一值。用於基礎同位檢查矩陣之邊緣之循環移位值可基於編碼效能而選擇。
在一設計中，可為在6至11間之kB之不同值定義一組6個基礎LDPC碼。表1根據一設計列出6個基礎LDPC碼之多個參數。在一設計中，可如公開可用之2007年8月的標題為"Physical Layer for Ultra Mobile Broadband(UMB)Air Interface Specification"之3GPP2 C.S0084-001中所描述而實施6個基礎LDPC碼。亦可以其他設計來實施基礎LDPC碼。
在一設計中，可支援4、8、16、32、64、128、256、512及1024之一組九個提升值。在此設計中，最小提升值Lmin=4，且最大提升值Lmax=1024。此等提升值為2之不同冪，其可提供某些優勢。可藉由6個基礎LDPC碼來支援在24至11,264個位元間之範圍中總計54個不同之 封包大小，該等基礎LDPC碼具有在6至11間之kB及在4至1024間之9個提升值。一般而言，可支援任何範圍之提升值，且Lmin及Lmax可為任何合適值。
表2根據一設計給出基礎同位檢查矩陣G 0之參數。如表1中所展示，G 0具有維度27×33且包括具索引0至26之27列及具索引0至32之33行。對各列而言，表2之第二行給出列度，其對應於列中非零元素之數目。表2之第三行給出在每列中該等非零元素之行位置。表2之第四行給出在每列中每一非零元素之循環移位值。對Lmax=1024而言，循環移位值在0至1023之範圍內。基礎同位檢查矩陣G 1至G 5之實例設計描述於前述之3GPP2 C.S0084-001中。
在一設計中，可為大小為k之封包選擇基礎同位檢查矩陣及提升值如下。第一，可基於封包大小k選擇提升值L如下：L=2^| log2(k/kB,max)|， 方程式(2)其中kB,max為用於所有基礎LDPC碼之資訊位元之最大數目，且""表示一上限值運算子。
對於展示於表1中之基礎LDPC碼之組而言KB,max=11，但對於其他組之基礎LDPC碼而言，KB,max可能等於其他值。
隨後可基於封包大小k及所選擇之提升值L來選擇基礎同位檢查矩陣如下：
所選擇之基礎同位檢查矩陣之索引可給定為i=kB-6。在下文描述中，所選擇之基礎同位檢查矩陣可表示為G。
所選擇之基礎同位檢查矩陣G及所選擇之提升值L可編碼多至 kB．L個資訊位元且提供nB．L個碼位元。藉由在封包之末端附加zP=kB．L-k個零可將封包補零至長度kB．L。可以經提升之同位檢查矩陣來編碼經補零之封包以獲得nB．L個碼位元。對於(n,k)碼而言，zp所補之零以及nB．L-n-zP個同位位元可經刪除以獲得n個碼位元之碼字。
為編碼封包，可首先基於所選擇之同位檢查矩陣G及所選擇之提升值L產生經提升之同位檢查矩陣H。隨後可基於經提升之同位檢查矩陣H來編碼封包。
為產生經提升之同位檢查矩陣H，可如下確定用於所選基礎同位檢查矩陣G之每一非零元素之循環移位值： 其中g為用於假定提升為Lmax時G的非零元素之循環移位值，且g'為用於提升為L時G的非零元素之循環移位值。
表2之第四行給出對Lmax=1024而言用於G 0之非零元素之循環移位值。用於其他基礎同位檢查矩陣之非零元素之循環移位值可產生且儲存於相似表中。一般而言，用於G之非零元素之循環移位值可針對Lmax而產生且可用於所有提升值Lmin至Lmax。由於僅一組循環移位值可針對G而儲存且用於所有提升值，故此可簡化設計。方程式(4)基本上移除g之零或更多最低有效位元(LSB)以針對所選擇之提升值L獲得g'。對於Lmax=1024之設計而言，若L=512則可移除一LSB，若L=256則可移除兩個LSB，等。LSB之移除可保存不同移位參數之間的關係，例如下文所描述之s'=s+L/4，其可簡化編碼。在另一設計中，可藉由執行以L為模數的操作來移除g之零或更多最高有效位元(MSB)以獲得g'。亦可以其他方式獲得g'。
在一設計中，G之每一非零元素可替換為循環排列矩陣σ g'以獲得經提升之同位檢查矩陣H。可藉由將單位矩陣I循環地移位g'而獲得σ g'。在另一設計中，G之每一非零元素可替換為2×2矩陣以獲得矩陣 G'。若g'為一偶值，則此2×2矩陣可為，或者若g'為一奇值， 則此2×2矩陣可為。G'之每一非零元素可替換為經循環地移位g'/2或(g'+1)/2之循環排列矩陣以獲得經提升之同位檢查矩陣H。亦可基於G以其他方式產生H。
可重新配置或排列經提升之同位檢查矩陣H之行及列以使得所得矩陣具有以下形式： 其中M 1為M×N矩陣，其中N=M+kB．L，M 2為(mB．L-M)×N矩陣，且0為全零之M×(nB．L-N)矩陣。
在H之右下角單位矩陣可替換為下三角矩陣，其可在對角線下方具有非零元素。
M 1之維度可取決於所選基礎同位檢查矩陣且可為碼索引i之一函數。M 1可具有以下形式：，其中為可逆的， 方程式(6)其中A為(M-L/2)×(kB．L)矩陣，B為(M-L/2)×(L/2)矩陣，C為(L/2)×(kB．L)矩陣，D為(L/2)×(L/2)矩陣，E為(L/2)×(N-kB．L)矩陣，且T為沿對角線具有一及在對角線上方具有零之(M-L/2)×(M-L/2)下三角矩陣。
對經提升之LDPC碼之約束可表達為： ，其中， 方程式(7)其中x 1為資訊位元及同位位元之N×1行向量，且p 3為同位位元之(nB．L-N)×1行向量。
由於方程式(5)中H之右上角中之零矩陣0，方程式(7)之一部分可表達為：，其中， 方程式(8)其中s為封包中資訊位元之(kB．L)×1行向量，p 1為同位位元之(L/2)×1行向量，且p 2為同位位元之(M-L/2)×1行向量。
為解方程式(8)，M 1可如下藉由預乘： 其中。
可組合方程式(8)及(9)以獲得：A s+B p 1+T p 2=0，及 方程式(10)
隨後可計算同位位元p 1、p 2及p 3如下： p 2=-T -1(A s+B p 1)，及 方程式(13) p 3=-M 2 x 1， 方程式(14)其中x 1包括展示於方程式(8)中之s、p 1及p 2。若在H之右下角之單位矩陣可替換為下三角矩陣，則可使用(由上而下)倒回代換來解方程式(14)。
可藉由逐步地執行方程式(12)及(13)中之矩陣乘法、儲存中間結果 且將中間結果用於隨後步驟來簡化p 1、p 2及p 3之計算。
經提升之同位檢查矩陣H用於最低碼率，最低碼率可給定為r=kB/nB。可刪除H以獲得較高碼率。LDPC碼構造為高碼率之內"核心"LDPC碼以及外同位位元。可以順序方式執行編碼以獲得所要數目之碼位元。舉例而言，可如方程式(12)中所展示首先計算同位位元p 1，隨後如方程式(13)中所展示接著(若需要)計算同位位元p 2，且隨後如方程式(14)中所展示最後(若需要)計算同位位元p 3。
系統可支援混合式自動重傳(HARQ)。對於HARQ而言，發射器可發送封包之第一傳輸至接收器且可由此(若需要)發送一或多個額外傳輸(或重傳)直至接收器正確解碼封包，或已發送傳輸之最大數目，或遇到一些其他終止條件。HARQ可改良資料傳輸之可靠性。對於每一基礎LDPC碼而言，可產生HARQ擴展序列以跨越系統所支援之所有碼率。可藉由刪除同位位元定義HARQ擴展。大多刪除可在第三同位位元P 3中，但一些刪除可在第二同位位元P 2中。
圖8展示可具有展示於方程式(5)及(6)中之形式的基礎同位檢查矩陣G之基圖800。圖800僅用於說明且其不匹配上文描述之任何基礎同位檢查矩陣。基圖800包括許多個正方形方框，其中每一正方形方框表示該基礎同位檢查矩陣中之一元素。該基礎同位檢查矩陣之每一非零元素由經標記之方框表示。每一經標記之方框與一確定L個邊緣複本之循環移位的量之循環移位值相關聯，該L個邊緣複本藉由將基礎同位檢查矩陣提升一提升值L而獲得。
碼字由沿圖800之頂部之資訊位元及同位位元組成。除同位行之某些重排序之外，可自左側開始且向右移動地傳輸碼字中之位元。
基圖800沿該基圖之頂部包含資訊位元s、第一同位位元p 1、第二同位位元p 2及第三同位位元p 3。第一同位位元與第一組約束相關聯，第二同位位元與第二組約束相關聯，且第三同位位元與第三組約束相 關聯。基圖800之核心部分由表示資訊位元及第一和第二同位位元之可變節點及表示第一及第二組約束之約束節點組成。核心部分通常不含有1度之可變節點。第三同位位元及第三組約束(或者第三同位約束)之約束為彼此一對一對應，其由基圖800之右下角中之單位矩陣展示。第三同位位元及第三同位約束可經線性地排序以使得每一第三同位位元可被確定為資訊位元、第一同位位元、第二同位位元及先前第三同位位元之同位。藉由一對一對應而與第三同位位元相關之第三同位約束節點由邊緣連接至第三同位位元之可變節點以及表示位元之可變節點，該等位元之此第三同位位元為一同位位元。
展示於圖8中之設計包括可簡化編碼之若干特徵。第一及第二同位位元之可變節點為2度或者3度。為簡化編碼，一第一同位位元可與一3度之可變節點相關聯，且第二同位位元可與2度之可變節點相關聯。3度可變節點藉由行810展示為矩陣B及D，該行810包括用於三個非零元素之三個陰影正方形方框。可以一累積鏈結構組態2度可變節點，該結構亦稱為雙對角線結構。此雙對角線結構藉由在T之每一行具有兩個堆疊之經標記的方框之三角矩陣T展示。雙對角線結構可在碼效能及編碼中具有重要意義。具有大量2度可變節點可改良效能，且具有雙對角線形式之2度可變節點幾乎使此可能性飽和。雙對角線結構亦允許2度可變節點經容易地遞歸編碼(非常類似於回旋碼)。當適當排序時，H矩陣結構可包括含有非零元素之僅具有對角線(1,1)、(2,2)等以及子對角線(2,1)、(3,2)等之子矩陣T。通常，為對應於雙對角線結構之邊緣給定提升值0，意指不排列，在經提升之圖中形成L個單獨鏈。
3度可變節點之兩個邊緣可在基圖中連接以閉合圖中之與雙對角線結構相關之迴路。為簡化此情況中之編碼，用於3度可變節點之三個邊緣之提升值可為x、s、s'=(s+L/m)mod L之形式，其中m為2之冪，且x及s可為任意值。當反轉所有循環移位時，由於此達到反轉在提升中 之約束節點的次序，故碼不改變。因此，亦可使用x、s、s'=(s-L/m)mod L形式之提升值。由於矩陣可以低度因數來進行因數分解且本身具有低權數，故可簡化編碼。
用於3度可變節點之兩個非零元素之循環移位值可為s及s'，其中s可任意地選擇之值且s'可以若干方式選擇。在一第一設計中，s'=s且為一排列矩陣。對於此設計而言，經提升之LDPC碼具有通過基圖累積器鏈(2度節點)及一3度節點之長度之迴路。迴路出現而具有重複度L，其可導致次最佳的錯誤平層(error floor)效能，尤其由於基圖具有短的累積器鏈。在另一設計中，s'=s+L/2且為三個排列矩陣之和。對於此設計而言，經提升LDPC碼中之對應迴路通過基圖累積器鏈(2度節點)及兩個3度節點之長度。與之乘法之複雜性可仍然小。然而，此設計仍可受某些錯誤平層的影響。在一第三設計中，s'=s+L/4及為九個排列矩陣之和。在經提升之LDPC碼中之對應迴路通過基圖累積器鏈(2度節點)及四個3度節點之長度。由於可仍然為稀疏矩陣，故與之乘法之複雜性可仍然小。此設計可在避免與錯誤平層相關之問題之同時簡化編碼。用於第三非零元素之循環移位值可為x，其可為另一任意值。
可使用本文描述之技術來支援廣泛範圍之封包大小。可基於諸如通道條件(其可由頻譜效率或封包格式給定)、所指派資源之量、導頻負擔、MIMO等級等多個因素選擇合適封包大小。該等技術允許使用少量基礎LDPC碼產生用於k及n之任何值的良好的速率相容碼。
本文描述之經提升的LDPC碼可致能多種形式之並行編碼器及解碼器實施。對於邊緣並行解碼器實施而言，在基圖中之邊緣可以一連續方式處理，且可藉由同時地處理相同邊緣之L個複本而達成並行性。對於節點並行解碼器實施而言，基圖之不同複本可以一連續方式處理，且可藉由同時地處理基圖中之不同節點而達成並行性。藉由使用 大小限制為2之冪之循環排列矩陣，可使用一計數操作而容易地實施提升，尤其對於節點並行實施而言。計數操作指藉由對自x對L求模的值至x+1對L求模的值進行計數而移動通過L循環。對於提升大小之此限制可確保所有不同提升大小具有一大公因數，其可為對於邊緣並行解碼器實施而言之重要特性。本文描述之LDPC碼結構可支援有效節點並行及邊緣並行解碼器實施兩者。另外，圖描述為簡潔的且提供基本複雜性之減小。
圖9展示用於處理資料之過程900之設計。過程900可由基地台、終端機或一些其它實體執行。可基於一組具不同維度之基礎同位檢查矩陣及一組為2的不同冪之提升值來編碼或解碼可變大小之封包(區塊912)。該組基礎同位檢查矩陣可包含用於如上文所描述之6、7、8、9、10及11個資訊位元、用於kB至2kB-1個資訊位元、用於kB+1至2kB個資訊位元或者用於一些其它範圍的資訊位元之基礎同位檢查矩陣。該組基礎同位檢查矩陣亦可包括基礎同位檢查矩陣之一些其他組合。該組提升值可包含如上文描述之4、8、16、32、64、128、256、512及1024之提升值，或者提升值之一些其它範圍或組合。可儲存用於該組基礎同位檢查矩陣之參數(例如，循環移位值)以用於編碼或解碼可變大小的封包(區塊914)。每一基礎同位檢查矩陣可包含在複數個位置之複數個非零元素。每一非零元素可與在0至Lmax-1範圍內之循環移位值相關聯，其中Lmax為最大提升值。可為每一基礎同位檢查矩陣之複數個非零元素儲存複數個循環移位值。可基於為彼基礎同位檢查矩陣所儲存之循環移位值確定用於每一基礎同位檢查矩陣之用於所有提升值之循環移位值。
圖10展示用於處理資料之裝置1000之設計。裝置1000包括用於基於一組具不同維度之基礎同位檢查矩陣及一組為2的不同冪之提升值來編碼或解碼可變大小之封包之構件(模組1012)，及用於儲存用於該 組基礎同位檢查矩陣之參數(例如，循環移位值)之構件(區塊1014)。
圖11展示處理封包之過程1100之設計，其可用於圖9中之區塊912。可確定待編碼或解碼之一封包之封包大小(區塊1112)。可(例如)如方程式(2)中所展示基於封包大小而自該組提升值選擇一提升值(區塊1114)。可(例如)如方程式(3)中所展示基於封包大小及所選擇之提升值而自該組基礎同位檢查矩陣選擇一基礎同位檢查矩陣(區塊1116)。可基於所選擇之基礎同位檢查矩陣及所選擇之提升值而產生一經提升之同位檢查矩陣(區塊1118)。可基於經提升之同位檢查矩陣來編碼或解碼封包(區塊1120)。
對於區塊1118而言，可進一步基於用於所選擇之基礎同位檢查矩陣之非零元素之循環移位值而產生經提升之同位檢查矩陣。可(例如)如方程式(4)中所展示基於用於所選擇之基礎同位檢查矩陣的非零元素之循環移位值及所選擇的提升值而計算用於經提升之同位檢查矩陣的循環移位值。隨後藉由將所選擇之基礎同位檢查矩陣的每一非零元素替換為具一為彼非零元素所計算之一循環移位值的循環排列矩陣而產生經提升之同位檢查矩陣。
對於區塊1120中之編碼而言，可(例如)如方程式(12)中所展示基於經提升之同位檢查矩陣編碼封包中之資訊位元以獲得之第一同位位元。可(例如)如方程式(13)中所展示基於經提升之同位檢查矩陣編碼資訊位元及第一同位位元以獲得第二同位位元。可(例如)如方程式(14)中所展示基於經提升之同位檢查矩陣編碼資訊位元、第一同位位元及第二同位位元以獲得第三同位位元。
對於區塊1120中之解碼而言，可基於用於所選擇之基礎同位檢查矩陣的基圖之L個複本(其中L為所選擇之提升值)而產生用於經提升之同位檢查矩陣之一大圖。可基於用於所選擇之基礎同位檢查矩陣之非零元素之排列矩陣而互連基圖之L個複本之節點。基圖可包括用於所選 擇之基礎同位檢查矩陣之非零元素之複數個邊緣。對於邊緣並行解碼而言，可針對基圖之L個複本中相同邊緣之L個複本並行地執行解碼，且可針對基圖之L個複本中不同邊緣順序地執行解碼。對於節點並行解碼而言，可針對圖之每一複本之節點並行地執行解碼且可針對基圖之L個複本順序地執行解碼。
圖12展示用於處理封包之過程1200之設計。可基於用於具第二提升大小之第二同位檢查矩陣之第二組循環移位值而確定用於具第一提升大小之第一同位檢查矩陣之第一組循環移位值(區塊1212)。第一及第二提升大小可為2之不同冪。在區塊1212之一設計中，可基於第二提升大小與第一提升大小之比率確定因數K，且可移除第二組中之每一循環移位值之K個LSB以獲得在第一組中之對應循環移位值。如方程式(4)中所展示，此可藉由以該比率除第二組中之每一循環移位值且捨去為整數值以獲得在第一組中之對應循環移位值而達成。在區塊1212之另一設計中，可移除在第二組中之每一循環移位值之K個MSB來獲得在第一組中之對應循環移位值。
可基於第一組之循環移位值而產生第一同位檢查矩陣(區塊1214)。此可藉由將基礎同位檢查矩陣之每一非零元素替換為對應於彼非零元素之具有第一組中之循環移位值之循環排列矩陣而達成。可基於第一同位檢查矩陣來編碼或解碼封包(區塊1216)。
圖13展示用於處理一封包之裝置1300之設計。裝置1300包括：用於基於用於具第二提升大小之第二同位檢查矩陣的第二組循環移位值確定用於具第一提升大小之第一同位檢查矩陣的第一組循環移位值之構件(模組1312)；用於基於第一組循環移位值產生第一同位檢查矩陣之構件(模組1314)；及用於基於第一同位檢查矩陣編碼且解碼一封包之構件(模組1316)。
圖14展示用於處理一封包之過程1400之設計。藉由將基礎同位檢 查矩陣之每一非零元素替換為具特定循環移位值之L×L排列矩陣(其中L為2之冪)而獲得經提升之同位檢查矩陣(區塊1412)。循環移位值s及s+L/m可用於在基礎同位檢查矩陣之一具有至少三個非零元素之行中之兩個非零元素，其中s為一任意值且m為2之冪(區塊1414)。在一設計中，m等於2，且用於兩個非零元素之循環移位值為s及s+L/2。在另一設計中，m等於4，且用於兩個非零元素之循環移位值為s及s+L/4。在又一設計中，m等於8，且用於兩個非零元素之循環移位值為s及s+L/8。m亦可等於其他值。可選擇循環移位值x用於在具有至少三個非零元素之一行中之一第三非零元素。基礎同位檢查矩陣可包含一子矩陣，其中T為下三角矩陣，矩陣B及D各自具有為1之寬度，矩陣D及E各自具有為1之高度，且至少三個非零元素在對應於矩陣B及D之一行中。可基於經提升之同位檢查矩陣編碼或解碼封包(區塊1416)。
圖15展示用於處理一封包之裝置1500之設計。裝置1500包括：用於藉由將基礎同位檢查矩陣之每一非零元素替換為具特定循環移位值之L×L排列矩陣(其中L為2之冪)來獲得經提升之同位檢查矩陣之構件(模組1512)；用於將循環移位值s及s+L/m(其中s為一任意值且m為2之一冪)用於在基礎同位檢查矩陣之一具有至少三個非零元素之行中之兩個非零元素之構件(模組1514)；及用於基於經提升之同位檢查矩陣來編碼或解碼一封包之構件(模組1516)。
圖10、13及15中之模組可包含處理器、電子器件、硬體器件、電子組件、邏輯電路、記憶體等，或者其任何組合。
本文描述之技術可以多種構件來建構。舉例而言，此等技術可實施於硬體、軟體、韌體或其任何組合中。對於一硬體實施例而言，用以在一實體中執行該等技術之處理單元可實施於一或多個特殊應用積體電路(ASIC)、數位信號處理器(DSP)、數位信號處理器件(DSPD)、 可程式邏輯器件(PLD)、場可程式化閘陣列(FPGA)、處理器、控制器、微控制器、微處理器、電子器件、經設計以執行上文所描述之功能之其他電子單元、電腦或者其組合。
對一韌體及/或軟體實施例而言，該等技術可由執行本文描述的功能之程式碼(例如，程序、函數、模組、指令等)實施。一般而言，實施本文所描述之技術可使用確實實施韌體及/或軟體程式碼之任何電腦/處理器可讀取媒體。舉例而言，韌體及/或軟體程式碼可儲存於一記憶體中(例如，圖2中之記憶體232或272)且由處理器(例如，處理器230或270)執行。記憶體可實施於處理器內或者處理器外部。韌體及/或軟體程式碼可儲存於電腦/處理器可讀取媒體中，諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、非揮發性隨機存取記憶體(NVRAM)、可程式唯讀記憶體(PROM)、電子可擦除可程式唯讀記憶體(EEPROM)、快閃記憶體、軟性磁碟、緊密光碟(CD)、數位化多功能光碟(DVD)、磁性或光學資料儲存器件等。程式碼可由一或多個電腦/處理器執行且可使得電腦/處理器執行本文所描述之功能性之某些態樣。
提供本揭示案之先前描述以使得任何熟習此項技術者能夠製造或使用本揭示案。在不偏離本揭示案之精神及範疇之情形下，本揭示案之多種修改對彼等熟悉此項技術者而言將顯而易見，且本文所定義之通用原理可適用於其他變體。因此，本揭示案並不意欲限制於本文所描述之實例及設計，而將符合與本文所揭示之原理及新穎特徵一致之最廣泛範疇。
1100‧‧‧過程

Claims (42)

  1. 一種裝置，其包含：至少一處理器，其經組態以：基於待編碼或解碼之一封包之一封包大小自一組提升值選擇一提升值；及基於一基礎同位檢查矩陣及所選擇之該提升值來編碼或解碼該封包，其中該組提升值限於每一者為一2的不同冪之提升值；及一記憶體，其耦接至該至少一處理器，及該記憶體經組態以儲存與該基礎同位檢查矩陣相關聯之參數。
  2. 如請求項1之裝置，其中該組提升值包含選自4、8、16、32、64、128、256、512及1024之群組之複數個提升值。
  3. 如請求項1之裝置，其中該組提升值包括九個不同的提升值。
  4. 如請求項1之裝置，其中該至少一處理器經組態以：確定待編碼或解碼之該封包之該封包大小，基於該基礎同位檢查矩陣及該所選擇之提升值產生一經提升之同位檢查矩陣，及基於該經提升之同位檢查矩陣來編碼或解碼該封包。
  5. 如請求項4之裝置，其中該至少一處理器進一步經組態以基於用於該基礎同位檢查矩陣之非零元素之循環移位值來產生該經提升之同位檢查矩陣。
  6. 如請求項1之裝置，其中該至少一處理器進一步經組態以使用用於該基礎同位檢查矩陣之一行中之兩個非零元素之為s及s+L/4之循環移位值來產生對應於該基礎同位檢查矩陣及所選擇之該提升值之一經提升之同位檢查矩陣，其中該行包括至少三個非零元 素，及其中s為一任意值且L為所選擇之該提升值。
  7. 如請求項1之裝置，其中該提升值進一步基於該基礎同位檢查矩陣之資訊位元之一數目而被選擇。
  8. 如請求項1之裝置，其中該至少一處理器進一步經組態以基於所選擇之該提升值自複數個基礎同位檢查矩陣選擇該基礎同位檢查矩陣。
  9. 一種方法，其包含：基於待編碼或解碼之一封包之一封包大小自一組提升值選擇一提升值；及基於一基礎同位檢查矩陣及所選擇之該提升值來編碼或解碼該封包，其中該組提升值限於每一者為一2的不同冪之提升值。
  10. 如請求項9之方法，其中該組提升值包括4、8、16、32、64、128、256、512及1024。
  11. 如請求項9之方法，其進一步包含至少部分基於該封包自一組基礎同位檢查矩陣選擇該基礎同位檢查矩陣。
  12. 如請求項9之方法，其中該基礎同位檢查矩陣包含： 其中0為一全零之矩陣，其中I為一單位矩陣，其中一矩陣M 1及一矩陣M 2之一寬度係基於資訊位元之一數目及同位位元之一數目，及其中該矩陣M 1包含： 其中矩陣A之行之一數目對應於資訊位元之一數目，及其中該矩陣M 2之維度取決於該矩陣M 1。
  13. 如請求項12之方法，其中T為一下三角矩陣，其中一矩陣B及一矩 陣D具有為1之一寬度，及其中該矩陣D及一矩陣E之每一者具有為1之一高度。
  14. 一種裝置，其包含：用於確定待編碼或解碼之一封包之一封包大小的構件；用於基於該封包之該封包大小自一組提升值選擇一提升值的構件；及用於基於一經提升之基礎同位檢查矩陣來編碼或解碼該封包的構件，該經提升之基礎同位檢查矩陣基於使用一提升值且在一基礎同位檢查矩陣上實施之一單一循環提升操作而產生，其中該提升值被包括於每一者為一2的不同冪之一組提升值中。
  15. 如請求項14之裝置，其中該組提升值中至少三個提升值包括至少兩個大於32的提升值。
  16. 如請求項14之裝置，其進一步包含用於至少部分基於所選擇之該提升值自一組基礎同位檢查矩陣選擇該基礎同位檢查矩陣的構件。
  17. 一種非暫時性電腦可讀媒體，其包含當被一電腦執行時致使該電腦實施以下步驟之電腦可執行指令：基於待編碼或解碼之一封包之一封包大小自一組提升值選擇一提升值；及基於一經提升之基礎同位檢查矩陣來編碼或解碼該封包，該經提升之基礎同位檢查矩陣基於使用該提升值且在一基礎同位檢查矩陣上實施之一單一循環提升操作而產生，其中該組提升值中之每一者為一2的不同冪。
  18. 如請求項17之非暫時性電腦可讀媒體，其中該組提升值之一第一提升值大於128。
  19. 如請求項18之非暫時性電腦可讀媒體，其中該第一提升值係512。
  20. 如請求項17之非暫時性電腦可讀媒體，其進一步包含當被該電腦執行時致使該電腦實施以下步驟之電腦可執行指令：確定待編碼或解碼之該封包之該封包大小，及基於該基礎同位檢查矩陣及該所選擇之提升值產生該經提升之同位檢查矩陣。
  21. 如請求項20之非暫時性電腦可讀媒體，其進一步包含當被該電腦執行時致使該電腦實施以下步驟之電腦可執行指令：進一步基於用於該基礎同位檢查矩陣之非零元素之循環移位值來產生該經提升之同位檢查矩陣。
  22. 一種裝置，其包含：用於確定待編碼或解碼之一封包之一封包大小的構件；用於基於該封包之該封包大小自一組提升值選擇一提升值的構件；及用於基於一基礎同位檢查矩陣及該提升值來編碼或解碼該封包的構件，其中該組提升值限於每一者為一2的不同冪之提升值，及其中該組提升值中之每一提升值與一提升操作相關聯以產生一相對應的經提升之同位檢查矩陣。
  23. 如請求項22之裝置，其進一步包含：用於儲存與一基礎同位檢查矩陣相關聯之參數的構件，其中該基礎同位檢查矩陣包含： 其中0為一全零之矩陣，其中I為一單位矩陣，其中一矩陣M 1及一矩陣M 2之一寬度係基於資訊位元之一數目及同位位元之一數目，及其中該矩陣M 1包含： 其中一矩陣A之寬度對應於該封包中之資訊位元之該數目，及其中該矩陣M 2之維度取決於該矩陣M 1。
  24. 如請求項23之裝置，其中T為一下三角矩陣，其中一矩陣B及一矩陣D具有為1之一寬度，及其中一矩陣C、該矩陣D及一矩陣E之每一者具有為1之一高度。
  25. 如請求項22之裝置，其進一步包含用於藉由將該基礎同位檢查矩陣之每一非零元素替換為一具一特定循環移位值之L×L排列矩陣以獲得一經提升之同位檢查矩陣的構件，其中L為2之一冪。
  26. 一種非暫時性電腦可讀媒體，其包含當被一電腦執行時致使該電腦實施以下步驟之電腦可執行指令：自一組提升值選擇一特定的提升值；基於該特定的提升值自一組基礎同位檢查矩陣選擇一基礎同位檢查矩陣；及基於該基礎同位檢查矩陣及該特定的提升值來編碼或解碼一封包，其中該組提升值限於每一者為一2的不同冪之提升值，及其中該組提升值中之每一提升值與一提升操作相關聯以產生一相對應的經提升之同位檢查矩陣。
  27. 如請求項26之非暫時性電腦可讀媒體，其進一步包含當被該電腦執行時致使該電腦實施以下步驟之電腦可執行指令：儲存與一基礎同位檢查矩陣相關聯之參數，其中該基礎同位檢查矩陣至少包括： 其中T為一下三角矩陣，一矩陣B及一矩陣D之每一者具有為1 之一寬度，及其中該矩陣D及一矩陣E之每一者具有為1之一高度。
  28. 如請求項27之非暫時性電腦可讀媒體，其進一步包含當被該電腦執行時致使該電腦實施以下步驟之電腦可執行指令：基於自該基礎同位檢查矩陣獲得之一經提升之同位檢查矩陣來編碼或解碼該封包。
  29. 如請求項27之非暫時性電腦可讀媒體，其中該基礎同位檢查矩陣包含一矩陣M 1，其中該矩陣M 1包含： 其中矩陣A之行之一數目對應於資訊位元之一數目，及其中C為具有為1之一高度的矩陣。
  30. 如請求項29之非暫時性電腦可讀媒體，其中該基礎同位檢查矩陣包含： 其中I為一單位矩陣，其中0為一全零之矩陣，其中一矩陣M 1包括取決於該基礎同位檢查矩陣之第一維度，及其中一矩陣M 2包括取決於該矩陣M 1之第二維度，及其中該矩陣M 1及該矩陣M 2之一寬度係基於資訊位元之一數目及同位位元之一數目。
  31. 如請求項26之非暫時性電腦可讀媒體，其中該特定的提升值係基於用於該組基礎同位檢查矩陣之資訊位元之一最大數目而被選擇，及其中該基礎同位檢查矩陣係進一步基於該封包之一封包大小而被選擇。
  32. 如請求項26之非暫時性電腦可讀媒體，其中該特定的提升值係基於計算下式而選擇自該組提升值： 其中k為待編碼或解碼之該封包之一封包大小，kB,max為用於該組基礎同位檢查矩陣之資訊位元之一最大數目，L為該特定的提升值，且""表示一上限值運算子。
  33. 如請求項26之非暫時性電腦可讀媒體，其中該基礎同位檢查矩陣藉由計算下式而被選擇： 其中k為待編碼或解碼之該封包之一封包大小，L為該特定的提升值，kB為用於該所選擇之基礎同位檢查矩陣之資訊位元之一數目，且""表示一上限值運算子。
  34. 一種裝置，其包含：至少一處理器，其經組態以基於一經提升之基礎同位檢查矩陣來編碼或解碼一封包，該經提升之基礎同位檢查矩陣基於使用一提升值且在一基礎同位檢查矩陣上實施之一單一循環提升操作而產生，其中該提升值被包括於每一者為一2的不同冪之一組提升值中，及其中該提升值係基於該封包之一封包大小而選擇自該組提升值；及一記憶體，其耦接至該至少一處理器，及該記憶體經組態以儲存與該基礎同位檢查矩陣相關聯之參數。
  35. 如請求項34之裝置，其進一步包含：一記憶體，其經組態以儲存與一基礎同位檢查矩陣相關聯之參數，其中該基礎同位檢查矩陣包含： 其中0為一全零之矩陣，其中I為一單位矩陣，其中一矩陣M 1之一寬度及一矩陣M 2之一寬度係基於資訊位元之一數目及同位位元之一數目，及其中該矩陣M 1包含： 其中一矩陣A之寬度對應於該封包中之資訊位元之該數目，及其中該矩陣M 2之維度取決於該矩陣M 1。
  36. 如請求項35之裝置，其中T為一下三角矩陣，其中一矩陣B及一矩陣D具有為1之一寬度，及其中一矩陣C、該矩陣D及一矩陣E之每一者具有為1之一高度。
  37. 如請求項35之裝置，其中該至少一處理器進一步經組態以藉由將該基礎同位檢查矩陣之每一非零元素替換為一具一特定循環移位值之L×L排列矩陣以獲得一經提升之同位檢查矩陣的構件，其中L為2之一冪。
  38. 一種方法，其包含：基於一經提升之基礎同位檢查矩陣來編碼或解碼一封包，該經提升之基礎同位檢查矩陣基於使用一提升值且在一基礎同位檢查矩陣上實施之一單一循環提升操作而產生，其中該提升值被包括於每一者為一2的不同冪之一組提升值中，及其中該提升值係基於該封包之一封包大小而選擇自該組提升值。
  39. 如請求項37之方法，其進一步包含：儲存與一基礎同位檢查矩陣相關聯之參數，其中該基礎同位檢查矩陣包含： 其中0為一全零之矩陣，其中I為一單位矩陣，其中一矩陣M 1及一矩陣M 2之一寬度係基於資訊位元之一數目及同位位元之一數目，及其中該矩陣M 1包含： 其中一矩陣A之一寬度對應於該封包中之資訊位元之一數目，及其中該矩陣M 2之維度取決於該矩陣M 1。
  40. 如請求項39之方法，其中T為一下三角矩陣，其中一矩陣B及一矩陣D具有為1之一寬度，及其中一矩陣C、該矩陣D及一矩陣E之每一者具有為1之一高度。
  41. 如請求項40之方法，其進一步包含將循環移位值s及s+L/m用於在該基礎同位檢查矩陣之一行中之兩個非零元素，其中s為一任意值，其中m為2之一冪，且具有該基礎同位檢查矩陣之至少三個非零元素之該行對應於該矩陣B及該矩陣D。
  42. 如請求項41之方法，其中m等於2、4及8中之一者。
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