WO2018171043A1 - 一种准循环低密度奇偶校验编码处理方法及装置 - Google Patents

一种准循环低密度奇偶校验编码处理方法及装置 Download PDF

Info

Publication number
WO2018171043A1
WO2018171043A1 PCT/CN2017/085786 CN2017085786W WO2018171043A1 WO 2018171043 A1 WO2018171043 A1 WO 2018171043A1 CN 2017085786 W CN2017085786 W CN 2017085786W WO 2018171043 A1 WO2018171043 A1 WO 2018171043A1
Authority
WO
WIPO (PCT)
Prior art keywords
matrix
sub
quasi
basic
template
Prior art date
Application number
PCT/CN2017/085786
Other languages
English (en)
French (fr)
Inventor
李立广
徐俊
许进
Original Assignee
中兴通讯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201710184762.5A external-priority patent/CN108631925B/zh
Application filed by 中兴通讯股份有限公司 filed Critical 中兴通讯股份有限公司
Priority to CA3094841A priority Critical patent/CA3094841C/en
Priority to US16/651,303 priority patent/US11368169B2/en
Priority to SG11202009379VA priority patent/SG11202009379VA/en
Publication of WO2018171043A1 publication Critical patent/WO2018171043A1/zh
Priority to US17/843,677 priority patent/US11843394B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields

Definitions

  • the embodiments of the present invention relate to the field of communications technologies, and in particular, to a quasi-cyclic Low Density Parity Check (LDPC) encoding processing method and apparatus.
  • LDPC Low Density Parity Check
  • a digital communication system generally includes three parts: a transmitting end, a channel, and a receiving end.
  • the transmitting end may perform channel coding on the information bit sequence to obtain the encoded codeword, interleave the encoded codeword, and map the interleaved bits into modulation symbols, and then process and transmit the modulation symbols according to the communication channel information.
  • the specific channel response will be distorted, and the data transmission will be further deteriorated due to noise and interference.
  • the receiving end receives the modulation symbol data after passing through the channel, and the modulation symbol data at this time is already distorted, and specific processing is required to restore the original information sequence.
  • the receiving end can perform corresponding processing on the received data to reliably recover the original information bit sequence.
  • the encoding method must be visible at both ends of the transceiver.
  • the encoding processing method is based on Forward Error Correction (FEC) encoding, wherein forward error correction encoding adds some redundant information to the information sequence.
  • FEC Forward Error Correction
  • the transport block to be transmitted is subjected to code block partitioning to obtain a plurality of small transport blocks, and then FEC encoding is performed on the plurality of small transport blocks respectively, and the transport block to be transmitted has a certain transport block length (Transport Block Size, Referred to as TBS) and the code rate, the FEC code rate is generally defined as the ratio of the number of bits of the original information bit sequence entering the encoder to the number of bits of the actual transmitted bit sequence (or rate matched output sequence).
  • TBS Transport Block Size
  • the FEC code rate is generally defined as the ratio of the number of bits of the original information bit sequence entering the encoder to the number of bits of the actual transmitted bit sequence (or rate matched output sequence).
  • the transport block size is relatively flexible, so that various transport packet size requirements of the LTE communication system can be met; and the LTE communication system adopts a modulation and coding scheme (Modulation and Coding Scheme, Referred to as MCS) index to indicate modulation order and coding Different combinations of code rates R; determining the TBS index and the number of resource blocks (RBs) according to the following control information, such as Downlink Control Information (DCI) or Channel Quality Indication (CQI). Together with the TBS index, the size of the actual information bit sequence is determined.
  • the channel type may include a data channel and a control channel.
  • the data channel generally carries user equipment (User Equipment, UE for short) data
  • the control channel carries control information, including MCS index number, channel information, DCI, CQI, and the like.
  • the bandwidth is generally the bandwidth allocated by the system to the data transmission.
  • the LTE system is divided into 20M, 10M, 5M and other bandwidths.
  • the data transmission direction includes uplink data and downlink data, where the uplink data generally refers to the user equipment transmitting data to the base station, and the downlink data refers to the base station transmitting data to the user equipment.
  • FEC codes include: convolutional codes, Turbo codes, and Low Density Parity Check (LDPC) codes.
  • FEC encoding is performed on an information sequence having a bit number k to obtain an n-bit FEC encoded codeword (redundant bits are n-k).
  • LDPC code is a linear block code that can be defined by a very sparse parity check matrix or bipartite graph. It is the sparsity of its check matrix that can achieve low complexity coding and decoding, thus making LDPC trend Practical.
  • the LDPC code is the most excellent channel coding under the Additive White Gaussian Noise (AWGN) channel, and the performance is very close to the Shannon limit.
  • AWGN Additive White Gaussian Noise
  • LDPC codes are widely used.
  • each row is a parity code, and if the value of an element of an index position is equal to 1 in each row, the bit participates in the parity code, and if it is equal to 0, the The location bit does not participate in the parity code. Since quasi-cyclic LDPC coding is very simple and the decoder structure is simple, it is used in various communication standards.
  • the quasi-cyclic LDPC coding may also be referred to as structured LDPC coding
  • the parity check matrix H is a matrix of mb ⁇ Z rows and nb ⁇ Z columns, which is composed of mb ⁇ nb sub-matrices, each of which is of size Z.
  • ⁇ Z is a different power of the basic permutation matrix, which is a unit of right cyclic shift (or left cyclic shift 1) 1-bit acquisition matrix; it can also be considered that each sub-matrix is a Z ⁇ Z unit array The right circular shift (or left cyclic shift) of the sub-matrices obtained by several bits.
  • the cyclic cyclic shift value and the sub-matrix size can determine a quasi-cyclic LDPC code, and all shift values corresponding to each sub-matrix constitute a mb ⁇ nb matrix, which can be called a basic matrix or a basic check matrix. Or a base map, which may be referred to as an expansion factor or a lift size or a sub-matrix size, is described herein as a boost value. Since the construction of the quasi-cyclic LDPC code is very compact and simple in structure, and is very advantageous for decoder implementation, the quasi-cyclic LDPC code is also referred to as a structured LDPC code. According to the quasi-cyclic LDPC code definition, the parity check matrix of the quasi-cyclic LDPC code has the following form:
  • hb ij -1, then Is an all-zero square matrix of size Z ⁇ Z, if hb ij ⁇ -1, then Equal to the power of hb ij of the basic permutation matrix P; in order to mathematically describe the cyclic shift of the unit array more easily, in the quasi-cyclic LDPC code base matrix described above, a basic permutation matrix P of size Z ⁇ Z is defined herein.
  • the basic permutation matrix P is subjected to a power of a corresponding magnitude, and the basic permutation matrix P is as follows:
  • each block matrix can be uniquely identified. If a block matrix is an all-zero square matrix, the base matrix is generally represented by -1 or a null value; and if it is a unit matrix loop The shift s is obtained, which is equal to s, so all hb ij can form a basic matrix Hb, and then the basic matrix (or basic check matrix) Hb of the LDPC code can be expressed as follows:
  • the quasi-cyclic LDPC code can be completely determined by the basic matrix Hb and the boost value Z, because
  • the basic matrix Hb of the quasi-cyclic LDPC code includes two elements: an element indicating an all-zero square matrix and an element for indicating a shift size of the unit array cyclic shift, and the element for indicating the all-zero square matrix is Generally, it is represented by -1 or a null value, and the element for indicating the shift size of the cyclic shift of the unit array is represented by an integer of 0 to (Z-1).
  • the row weight of the row is considered to be q, and similarly, it may be defined.
  • the column weight is the number of all non-1 elements (elements indicating the shift size of the unit array cyclic shift) in any of the columns in the base matrix Hb.
  • the base matrix Hb (2 rows and 4 columns) is as follows and the boost value z is equal to 4:
  • the quasi-cyclic LDPC codeword is a system code, that is, the systematic bits in the codeword are equal to the information bits before encoding, it is only necessary to calculate the parity bits in the quasi-cyclic LDPC encoding.
  • Quasi-cyclic LDPC encoding can be performed according to the above parity check matrix.
  • each element position in the basic matrix has only one shift value.
  • a value of -1 which may be referred to as a quasi-cyclic LDPC encoding
  • the number of sides is equal to 1, that is, the corresponding non-1 element position in the basic matrix has only one shift value; and for the quasi-cyclic LDPC encoding, there are corresponding side numbers greater than
  • the basic matrix of 1, that is, the non-1 element position in the basic matrix contains a plurality of shift values, that is, corresponding to the parity check matrix, the sub-matrix is formed by superimposing cyclic shifts of a plurality of unit arrays.
  • the number of sides that can be called quasi-cyclic LDPC coding is greater than 1, for example, the base matrix Hb (2 rows and 4 columns) is as follows and the boost value z is equal to 4, since the non-1 element position in the base matrix contains at most 2 shift values,
  • the number of sides of the example base matrix is equal to 2
  • the number of sides of the base matrix is equal to the maximum number of shift values in the non-1 element positions in the base matrix:
  • the original information data to be transmitted (ie, the information bit sequence) is subjected to an encoding process, where the process may include: first, padding the dummy bit bits of the information bit sequence (the dummy bit bits)
  • the transceiver is known to not need to transmit, so that the length of the padded bit sequence reaches the system bit length of the LDPC code. If the length of the information bit sequence is equal to the system bit length, no padding is required.
  • the padded information bit sequence is used.
  • Cyclic LDPC coding to obtain an LDPC coded output sequence; then, performing bit selection on the LDPC coded output sequence to obtain a rate matching output sequence, the ratio of the length of the information bit sequence to the length of the rate matching output sequence is The rate matches the code rate of the output sequence; finally, the rate match output sequence is sent.
  • the decoding process that needs to be performed is as follows: First, the data sent by the transmitting end is received, which is generally a Log Likelihood Ratio (LLR) sequence (or may be described as a soft sequence or soft Bit information sequence); second, for receiving The log likelihood ratio sequence is de-bited (or de-rate matched), and the data corresponding to the dummy bit position filled by the transmitting end is assigned a larger value (such as infinity), thereby obtaining LDPC encoding of the transmitting end.
  • LLR Log Likelihood Ratio
  • the designed LDPC code parity check matrix is closely related. Conversely, if the design of the LDPC parity check matrix is not good, it will degrade its performance, and it may also affect the complexity and flexibility.
  • the quasi-cyclic LDPC code has been applied in various communication standards, it can be found through analysis that the code rate and code length of various standards are relatively limited, that is, the flexibility is relatively poor, and it is difficult to be compatible with various application scenarios. And the complexity of the decoding algorithm under different conditions of the decoding design is not necessarily superior. For example, in the IEEE 802.11ad standard, there are only one code length (672) and four code rates (1/2, 5/8, 3/4, 13/16); in the IEEE 802.11n standard, there are only three Code length (648, 1296, 1944) and 4 code rates (1/2, 2/3, 3/4, 5/6).
  • the quasi-cyclic LDPC is defined by a partial basic matrix
  • the disadvantage of these quasi-cyclic LDPC codes in use is that the flexibility is insufficient, and the flexibility refers to the flexible change of the code rate and the code length.
  • the channel coding scheme is required to support the flexible code rate, that is, the support information length is at least as low as that of the LTE system, and the code rate.
  • the new RAT system includes the following application scenarios: Enhanced Mobile Broadband (eMBB) scenario, Ultra-Reliable and Low Latency Communications (URLLC) scenario, or mass Internet of Things (massive) Machine Type Communications (MMTC) scenario.
  • eMBB Enhanced Mobile Broadband
  • URLLC Ultra-Reliable and Low Latency Communications
  • MMTC Mass Internet of Things
  • the maximum downlink throughput in the eMBB scenario can reach 20 Gbps, and the maximum throughput of the uplink data can reach 10 Gbps.
  • the BLER Block Error Rate
  • the shortest delay can be achieved. 0.5 milliseconds; and mMTC enables the device battery to be used for years without power.
  • LDPC codes have problems with the adaptability of various application scenarios, such as high-throughput scenarios. And low throughput scenarios, large coverage requirements and small coverage requirements, as well as different working mode requirements. In view of the adaptability of LDPC codes in related technologies, there is currently no effective solution.
  • the technical problem to be solved by the embodiments of the present invention is to provide a quasi-cyclic LDPC coding processing method and apparatus, which can improve the adaptability and flexibility of quasi-cyclic LDPC coding.
  • An embodiment of the present invention provides a quasi-cyclic LDPC encoding processing method, including:
  • the information bit sequence is subjected to quasi-cyclic LDPC coding and rate matching output based on the base matrix and the boost value.
  • the embodiment of the invention further provides a quasi-cyclic LDPC encoding processing device, including:
  • a processing module configured to determine, according to a data feature of the information bit sequence to be encoded, a processing strategy of the quasi-cyclic low-density parity check LDPC encoding; and, according to the processing strategy, performing the information bit sequence based on the basic matrix and the boosting value Quasi-cyclic LDPC coding and rate matching output;
  • a storage module configured to store the base matrix and the boost value.
  • a quasi-cyclic LDPC encoding processing method and apparatus determines a processing strategy of a quasi-cyclic low-density parity check LDPC encoding according to data characteristics of an information bit sequence to be encoded;
  • the processing strategy is to perform quasi-cyclic LDPC coding and rate matching output on the information bit sequence based on the basic matrix and the lifting value.
  • the technical solution of the embodiment of the present invention can improve the adaptability and flexibility of the quasi-cyclic LDPC encoding.
  • FIG. 1 is a block diagram showing the structure of a digital communication system according to the related art
  • FIG. 2 is a flowchart of a quasi-cyclic LDPC encoding processing method according to Embodiment 1 of the present invention
  • FIG. 3 is a schematic diagram of a basic matrix example 1 in Embodiment 1 of the present invention.
  • FIG. 4 is a schematic diagram of an example 1 of a core matrix check block B in a basic matrix in Embodiment 1 of the present invention
  • FIG. 5 is a schematic diagram of an example 2 of a basic matrix in Embodiment 1 of the present invention.
  • FIG. 6 is a schematic diagram of an example 3 of a basic matrix in Embodiment 1 of the present invention.
  • FIG. 7 is a schematic diagram of an example 4 of a basic matrix in Embodiment 2 of the present invention.
  • Embodiment 8 is a schematic diagram of an example 5 of a basic matrix in Embodiment 2 of the present invention.
  • Embodiment 9 is a schematic diagram of an example 6 of a basic matrix in Embodiment 2 of the present invention.
  • FIG. 10 is a schematic diagram of an example 7 of a basic matrix in Embodiment 2 of the present invention.
  • FIG. 11 is a schematic diagram of an example 8 of a basic matrix in Embodiment 2 of the present invention.
  • Figure 12 is a schematic view of an example 9 of the basic matrix in the second embodiment of the present invention.
  • FIG. 13 is a schematic diagram of a quasi-cyclic LDPC encoding processing apparatus according to Embodiment 3 of the present invention.
  • FIG. 14 is a schematic diagram of an electronic device for quasi-cyclic LDPC encoding processing according to Embodiment 4 of the present invention.
  • the quasi-cyclic LDPC encoding processing method provided in the embodiment of the present invention can be used in a new radio access technology (New Radio Access Technology, referred to as new RAT) communication system, and can also be used in an LTE mobile communication system or a fifth generation mobile in the future. Communication system or other wireless wired communication system.
  • new RAT New Radio Access Technology
  • the data transmission direction is that the base station transmits data (downlink transmission service data) to the mobile user (user equipment UE), or the data transmission direction is that the mobile user (user equipment UE) transmits data (uplink transmission service data) to the base station.
  • Mobile users include: mobile devices, access terminals, user terminals, subscriber stations, subscriber units, mobile stations, remote stations, remote terminals, user agents, user devices, user equipment, or some other A device similar to the term.
  • the base station includes: an Access Point (AP), a Node B, a Radio Network Controller (RNC), an Evolved Node B (eNB), and a base station controller.
  • BSC Base Station Controller
  • BTS Base Transceiver Station
  • BS Base Station
  • transceiver function radio router, radio transceiver, basic service unit
  • BSS Basic Service Set
  • ESS Extend Service Set
  • RBS Radio Base Station
  • Embodiment 1 of the present invention provides an example of a quasi-cyclic LDPC encoding processing method, which includes the following steps:
  • Step S210 Determine a processing strategy of quasi-cyclic low-density parity check LDPC coding according to data characteristics of the information bit sequence to be encoded;
  • Step S220 Perform quasi-cyclic LDPC coding and rate matching output on the information bit sequence based on the basic matrix and the lifting value according to the processing strategy.
  • the information bit sequence refers to the original information bit sequence that enters the quasi-cyclic LDPC encoding, and is different according to the usage of the information bit sequence (eg, application scenario, working mode, transmission direction, user equipment type, etc.)
  • the information bit sequence has different data characteristics.
  • the data feature of the information bit sequence includes at least one of the following:
  • the rate matching output sequence is a sequence obtained by bit selection after aligning the LDPC code sequence obtained by cyclic LDPC coding;
  • the processing strategy includes determining at least one of the following parameters:
  • the processing strategy for determining a quasi-cyclic low-density parity check LDPC encoding includes determining at least one of the following:
  • a core matrix check block structure of the base matrix orthogonality of the base matrix; characteristics of the base matrix; a maximum number of system columns of the base matrix; a maximum number of system columns of the quasi-cyclic LDPC encoding; a number of the basic matrix; an element correction method of the basic matrix; a number of edges of the basic matrix; a minimum code rate of the basic matrix at a maximum information bit sequence length; and the base matrix is shortened under coding a minimum code rate; a method for determining the value of the lifting value; a method for taking the value of the lifting value; a maximum value of the lifting value; rate matching for quasi-cyclic LDPC encoding and bit selection of the information bit sequence a system column output number of the output sequence; a parity column puncturing method of the rate matching output sequence; an interleaving method of the rate matching output sequence; a bit selection start bit position of the rate matching output sequence;
  • the working mode includes: an in-band working mode, an out-of-band working mode, Independent working mode.
  • the application scenario of the information bit sequence includes: an enhanced mobile broadband eMBB scenario, an ultra-reliable low-latency communication URLLC scenario, and a large-scale Internet of Things mMTC scenario.
  • the link direction of the information bit sequence includes: uplink data and downlink data.
  • the length information of the information bit sequence includes: length information greater than a positive integer value K0 and length information less than or equal to a positive integer value K0, where K0 is an integer greater than 128.
  • the base matrix Hb is:
  • the matrix [A B] formed by the sub-matrix A and the sub-matrix B is a core matrix of the basic matrix, and the sub-matrix B is a core matrix check block;
  • the core matrix check block structure is selected from at least two types of structures: a lower triangular structure, a double diagonal structure, and a quasi-double diagonal structure;
  • the matrix of the lower triangular structure includes the following three characteristics of a)-c): a) the elements in the matrix with the row index number i and the column index number j are equal to -1, and j>i; b) in the matrix All elements on the diagonal are non-1 elements; c) at least one non-1 element exists in all elements below the diagonal in the matrix;
  • the matrix of the quasi-bidiagonal structure includes any one of the following features: a) the element whose row index number is (mb0-1) in the matrix and whose column index number is 0 is a non-1 element, and the upper right corner of the matrix (mb0) -1) The submatrix formed by the row and (mb0-1) columns is a double diagonal structure; b) the element indicated by the row index number (mb0-1) and the column index number (mb0-1) in the matrix is non- The 1 element, and the submatrix formed by the upper left corner (mb0-1) row and the (mb0-1) column in the matrix are double diagonal structures; c) the elements in the matrix whose row index number is 0 and the column index number is 0 The non--1 element, and the sub-matrix formed by the lower right corner (mb0-1) row and the (mb0-1) column in the matrix are double diagonal structures; wherein the mb0 is the number of rows of the matrix.
  • the base matrix Hb is:
  • the number of columns of the sub-matrix D is less than or equal to the number of columns of the core matrix [A B] formed by the sub-matrix A and the sub-matrix B
  • the orthogonality of the basic matrix is an orthogonal characteristic of the sub-matrix D, the basic matrix
  • the orthogonality is selected from at least two types: orthogonal characteristics, quasi-orthogonal characteristics, non-orthogonal characteristics;
  • the union of (I-1)) constitutes all the row index numbers of the sub-matrix D, and the sub-matrix Di composed of all the rows indicated by the row index number set RowSETi in the sub-matrix D is in any one of the column index numbers.
  • There is at most one non-1 element among all the elements indicated, wherein the I is a positive integer smaller than the number of rows of the submatrix D, and the RowSETi (i 0, 1, ..., (I-1)) is at least Includes 2 elements;
  • the quasi-orthogonal characteristic includes: two column index number sets ColSET0 and ColSET1, ColSET0 and ColSET1 have no intersection and the union of ColSET0 and ColSET1 constitutes all column index numbers of the sub-matrix D, and the column index number in the sub-matrix D
  • the sub-matrix formed by all the columns indicated by the set ColSET0 is D0
  • the sub-matrix formed by all the columns indicated by the column index number set ColSET1 in the sub-matrix D is D1
  • the D1 has the orthogonal characteristic
  • D0 does not have The orthogonal characteristic
  • the non-orthogonal characteristic includes that the sub-matrix D does not have orthogonal characteristics and quasi-orthogonal characteristics as described above.
  • the maximum number of system columns of the base matrix is selected from at least 2 integer values from 2 to 32.
  • the maximum number of system columns of the base matrix is selected from at least 2 integer values: 4, 6, 8, 10, 16, 24, 30, 32.
  • the number of the basic matrices is selected from at least two integer values: 1, 2, 3, and 4.
  • the element correction method of the basic matrix is selected from at least two methods: a proportional down rounding method, a hybrid residual method, an adjustment and a proportional down rounding method, and binary bits. Sequence fetch method, positive integer power of 2, remainder method, correction and 2 positive integer power remainder method, remainder method, method for determining integer value remainder, element correction and remainder method, prime number The remainder method, the element correction and the rounding down method, and the method of calculating the remainder with the rank index number; specifically:
  • the elements P i,j of the basic matrix are obtained in the following processing manner:
  • Each non-1 element position of the base matrix has an L-bit bit sequence, and all the lifting values constitute a H-group lifting value set. If Z belongs to the k-th group lifting value set, the basic matrix corresponding to the k-th group lifting value set corresponds to The element value of the -1 position is: a k-bit from the left of the bit sequence corresponding to the non--1 element position, and a bit sequence in which the 2kth bit and the 2k-1th bit constitute (k+2) bits The value corresponding to the bit sequence of the (k+2) bit is an element value corresponding to the position of the corresponding non-1 element in the base matrix corresponding to the boost value Z;
  • the element P i,j of the basic matrix is obtained by the following calculation formula:
  • Method 8 (for determining the integer value remainder method): calculating the element P i,j of the basic matrix by the following calculation formula:
  • Method 10 (method for finding the prime number): Calculate the element P i,j of the basic matrix by the following calculation formula:
  • Method 11 (element correction and rounding down method): Calculate the element P i,j of the basic matrix by the following calculation formula:
  • Method 12 (related to the rank index number for the prime number remainder method):
  • z prime is the largest prime number less than or equal to the boost value Z.
  • V i,j is the i-th row and j-th column element value of the basic matrix corresponding to Z max
  • P i,j is the i-th row and j-th column element value corresponding to the basic matrix of Z
  • Z is a quasi-cyclic LDPC
  • Z max is an integer greater than 0, and Z is a positive integer less than or equal to Z max ;
  • the t is:
  • Said s is the largest integer such that 2 s ⁇ Z holds;
  • the w is a determined integer value corresponding to the boost value Z; the z prime is the largest prime number less than or equal to the boost value Z.
  • the minimum matrix rate of the base matrix under the maximum information bit sequence length is selected from at least 2 real values greater than 0 and less than 1.
  • the minimum code rate of the base matrix under the maximum information bit sequence length is selected from at least two code rate types: 1/12, 1/8, 1/6, 1/5, 1/4, 1/3, 1/2, 2/3.
  • the minimum matrix rate of the basic matrix under shortened coding is greater than 0. And selected from at least 2 real values of less than 1.
  • the minimum matrix rate of the basic matrix under shortened coding is selected from at least two types of code rates: 1/12, 1/8, 1/6, 1/5, 1/4 1/3.
  • the method for determining the value of the lifting value is selected from the following at least two types of methods: a positive integer power of 2 and a positive integer multiplied value method, a continuous value method, and an interval increase continuously
  • the lifting value is a product of a positive integer d power of 2 and a positive integer c; wherein c is an element in the set of positive integers C, and d is an element in the set D of non-negative integers;
  • the lifting value is a continuous integer taken from Zmin to Zmax;
  • Zmin and Zmax are integers greater than 0, and Zmax is greater than Zmin;
  • the difference between the size adjacent promotion values is equal to the integer power of 2;
  • all the lifting values constitute a set Zset
  • the set Zset includes a plurality of sub-sets, and the difference between the adjacent lifting values of any size in the sub-set is equal to the non-negative integer power of 2;
  • the lifting value is determined by a length of the information bit sequence and a number of columns of the basic matrix system
  • the boost value is determined by a length of the information bit sequence, the number of base matrix system columns, and a set of integers W;
  • the boost value is equal to a positive integer power of two.
  • the set Zset includes one of the following sets: ⁇ 1:1:8 ⁇ , ⁇ 9:1:16 ⁇ , ⁇ 18:2: 32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 1:1:8 ⁇ , ⁇ 9:1:16 ⁇ , ⁇ 18:2: 32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 288:32:320 ⁇ , ⁇ 1:1:8 ⁇ , ⁇ 9:1: 16 ⁇ , ⁇ 18:2:32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 288:32:512 ⁇ , ⁇ 1:1: 8 ⁇ , ⁇ 10:2:16 ⁇ , ⁇ 20:4:32 ⁇ , ⁇ 40:8:64 ⁇ , ⁇ 80:16:1
  • a is the first element in the set
  • c is the last element in the set
  • b is the interval between two adjacent elements in the set value
  • the lifting value Z is:
  • K is the length of the information bit sequence, and kb is the number of columns of the basic matrix system
  • K is the length of the information bit sequence
  • kb is the number of columns of the basic matrix system
  • W(Z orig ) is an element value of the integer set W corresponding to the Z orig ;
  • the lifting value is one of the following sets: ⁇ 2, 4, 8, 16, 32, 64, 128, 256, 512 ⁇ , ⁇ 2, 4, 8, 16 , 32, 64, 128, 256 ⁇ , ⁇ 2, 4, 8, 16, 32, 64, 128 ⁇ , ⁇ 2, 4, 8, 16, 32, 64 ⁇ , ⁇ 2, 4, 8, 16, 32 ⁇ .
  • the granularity of the boosted value is a difference between any two of the boosted values of the boosted values, and the granularity of the boosted value is determined by at least two of the following The method type is selected: a non-negative integer power value method of 2; a fixed positive integer value method; a first positive integer set multiplied by a second positive integer value method.
  • the set of granularity values of the boosted value includes one of the following : ⁇ 1,2,4,8,16 ⁇ , ⁇ 1,2,4,8,16,32 ⁇ , ⁇ 1,2,4,8,16,32,64 ⁇ , ⁇ 1,2,4, 8,16,32,64,128 ⁇ ;
  • the fixed positive integer is a positive integer less than or equal to 128.
  • the maximum value of the boost value is selected from at least 2 integer values from 4 to 1024.
  • the maximum value of the boost value is selected from at least 2 integer values: 16, 32, 64, 128, 256, 320, 384, 512, 768, 1024.
  • the maximum information length supported by the quasi-cyclic LDPC encoding is selected from at least 2 integer values of 128 to 8192.
  • the maximum information length supported by the quasi-cyclic LDPC encoding is selected from at least 2 integer values: 256, 512, 768, 1024, 2048, 4096, 6144, 7680, 8192.
  • the information bit length granularity supported by the quasi-cyclic LDPC encoding is a difference between any two adjacent sizes of all supported information bit lengths, and the information bit length granularity is a value.
  • the method is selected from at least 2 integer values from 2 to 256.
  • the information bit length granularity value supported by the quasi-cyclic LDPC encoding is selected from at least two integer values: 2, 4, 8, 16, 32, 64, 128, 256 .
  • the maximum number of columns of the shortened code of the quasi-cyclic LDPC encoding is Where ⁇ K is the maximum number of bits filled in the quasi-cyclic LDPC encoding, Z is the boost value, and the maximum number of columns of the shortened encoding is selected from at least two integer values from 1 to 24.
  • the maximum number of columns of the shortened code of the quasi-cyclic LDPC encoding is selected from at least two integer values: 0, 1, 2, 3, 4, 5, 6, 8, 12, 16, twenty four.
  • the number of system column non-transmissions of the rate matching output sequence is selected from at least 2 integer values: 0, 1, 2, 3.
  • the HARQ combining mode of the quasi-cyclic LDPC encoding is selected from at least two types: a soft combining mode, an incremental redundancy combining mode, a soft combining and an incremental redundancy combining mode.
  • the quasi-cyclic LDPC encoded HARQ maximum transmission number is selected from the following at least two integer values: 1, 2, 3, 4, 5, 6.
  • the number of HARQ transmission versions is selected from at least 2 integer values from 1 to 64.
  • the number of HARQ transmission versions is selected from at least 2 integer values: 2, 4, 6, 8, 12, 16, 24, 32.
  • the basic matrix selects one of Y basic matrices, and Y is an integer greater than one;
  • the Y basic matrices include at least one of the following features:
  • the template matrix is a matrix obtained by assigning a non-1 element position in the base matrix to “1” and a -1 element position to “0”;
  • the quasi-identity of the template matrix means that two template matrices have different a elements, and the a is an integer greater than 0 and less than or equal to 10;
  • the quasi-identical matrix elements mean that there are b elements in the two basic matrices, and b is an integer greater than 0 and less than or equal to 10;
  • the template matrix of the small basic matrix is a sub-matrix of the template matrix of the large basic matrix
  • the equalization of the template matrix subset means that there is one sub-matrix in the template matrix of the basic matrix 1 Equal to one sub-matrix in the template matrix of the basic matrix 2;
  • the equalization of the basic matrix subsets means that one sub-matrix exists in the basic matrix 1 and is equal to one sub-matrix in the basic matrix 2.
  • a basic matrix of quasi-cyclic LDPC coding the elements in the basic matrix include two types: 1) an element indicating an all-zero square matrix, generally represented by -1 or null, where -1 is used; 2) The element indicating the shift size of the cyclic shift of the unit array has a value of 0 to an integer value of Z-1, where Z is the boost value of the quasi-cyclic LDPC code.
  • the basic matrix of the quasi-cyclic LDPC encoding is in the following form:
  • the matrix [A B] composed of the sub-matrix A and the sub-matrix B is a core matrix (core matrix or kernel matrix) of the quasi-cyclic LDPC coding basic matrix
  • the sub-matrix A is a core matrix system block
  • the sub-matrix B is a core matrix
  • the block is sub-matrix C, sub-matrix D, and sub-matrix E are three sub-matrices that extend the core matrix to obtain a lower code rate.
  • Submatrix A, submatrix B, and submatrix C have the same number of rows
  • submatrix D and submatrix E have the same number of rows
  • the total number of columns of submatrix A, submatrix B, and submatrix C is equal to submatrix D and submatrix E The total number of columns.
  • the sub-matrix A is 401
  • the sub-matrix B is 402
  • the sub-matrix C is 403
  • the sub-matrix D is 404
  • the sub-matrix E is 405.
  • the core matrix check block structure (B) of the basic matrix may be selected from at least two structures: a lower triangular structure, a double diagonal structure, and a quasi-double diagonal structure.
  • the lower triangular structure means that the matrix includes three characteristics: 1) the elements in the matrix with the row index number i and the column index number j are equal to -1 (indicating the elements of the all-zero square matrix), and the column index number j Greater than the row index number i; 2) all elements on the diagonal in the matrix are non-1 elements; 3) at least one non-1 element exists in all elements below the diagonal in the matrix.
  • the matrix shown in Fig. 4(a) is exemplified by a lower triangular structure.
  • the matrix shown in Fig. 4(b) is exemplified as a double diagonal structure.
  • the quasi-double diagonal structure includes one of the following: 1) an element whose row index number is (mb0-1) in the matrix and a column index number of 0 is a non-1 element, and an upper right corner (mb0-1) line in the matrix
  • the 4 ⁇ 4 submatrix in the upper right corner is Double diagonal structure, the elements in row 4 and column 0 are non-1 elements; 2) the elements in the matrix whose index number is (mb0-1) and whose column index number is (mb0-1) are non-1 elements, and
  • the 4 ⁇ 4 submatrix in the lower right corner is a double diagonal structure, and the 0th row and 0th column elements are non-1 Element; wherein said mb0 is the number of rows of the matrix.
  • the orthogonality of the basic matrix refers to the orthogonality of the sub-matrices D in the basic matrix of the quasi-cyclic LDPC coding described above.
  • the orthogonality of the basic matrix may be selected from at least two of the following: orthogonal characteristics, quasi-orthogonal characteristics, non-orthogonal characteristics, quasi-non-orthogonal characteristics, and the like.
  • the union of (I-1)) constitutes all the row index numbers of the sub-matrix D, and all of the sub-matrices Di composed of all the rows indicated by the row index number set RowSETi in the sub-matrix D are indicated by any one of the column index numbers.
  • matrix 602 there is at most one non-1 element among all the elements (3 elements) indicated by any one column index number (for The element of the shift size showing the cyclic shift of the unit array); similarly, it can be seen that the sub-matrix 603 (2 rows and 20 columns) composed of all the rows indicated by the row index number set RowSET1 in the sub-matrix D (601) At most one non-1 element (an element for indicating the shift size of the unit array cyclic shift) among all the elements (2 elements) indicated by any one of the column index numbers, and the sub-matrices 604 and 605 also have The same characteristic, the sub-matrix D has orthogonal characteristics, and it can be considered that the basic matrix of the legend shown in FIG. 5 has orthogonal characteristics, and other basic matrices having the same orthogonal characteristics also belong to the orthogonal characteristic category. .
  • the quasi-orthogonal characteristic refers to: two column index number sets ColSET0 and ColSET1, ColSET0 and ColSET1 have no intersection and the union of ColSET0 and ColSET1 constitutes all column index numbers of the sub-matrix D, and the sub-matrix D is composed of The sub-matrix formed by all the columns indicated by the column index number set ColSET0 is D0, and the sub-matrix composed of all the columns indicated by the column index number set ColSET1 in the sub-matrix D is D1, and the D1 has the orthogonal characteristics as described above. And D0 does not have the orthogonal characteristics described.
  • the sub-matrix formed by all the columns indicated by the column index number set ColSET0 in the matrix D is D0 as shown in 702 in FIG. 6, and the sub-matrix formed by all the columns indicated by the column index number set ColSET1 in the sub-matrix D is D1 as shown in the figure.
  • the sub-matrix D1 has orthogonal characteristics as described above, and the sub-matrix D0 does not have orthogonal characteristics.
  • the rate matching output sequence obtained by bit selection does not include system bits of F ⁇ Z bits, and the system bits of the F ⁇ Z bits correspond to the column index number of the base matrix is ColSET2, and the ColSET2 is A subset of the ColSET0.
  • the systematic bits of the bit is the systematic bits of the bit.
  • the non-orthogonal characteristic means that the sub-matrix D does not have orthogonal characteristics and quasi-orthogonal characteristics as described above, for example, the sub-matrix D (801) of the basic matrix example shown in FIG.
  • the quasi-non-orthogonal characteristic means that the sub-matrix D does not have orthogonal characteristics and quasi-orthogonal characteristics as described above, and the sub-matrix D satisfies: two adjacent non-arbitrary columns on any column in the matrix The remainder obtained by dividing the element value by the positive integer P is equal, and the positive integer P is an integer greater than 1. As shown in Figure 8.
  • the 1 element values are all equal to even numbers or both equal to odd numbers, such as 2 or more adjacent non-1 elements circled in FIG.
  • the beneficial effects are that the quasi-cyclic LDPC decoder is designed to be simpler, and the address conflict problem between rows and rows in row parallel decoding or block parallel decoding is eliminated, and the decoding throughput can be greatly improved.
  • the characteristics of the basic matrix may be described as follows: the basic matrix of the quasi-cyclic LDPC coding may also be described as follows: [Hb0 Hb1], where the number of columns of the sub-matrix Hb0 is equal to the number of columns of the core matrix of the basic matrix, Moreover, the number of rows of the sub-matrix Hb0 is equal to the number of rows of the basic matrix.
  • the basic matrix characteristic refers to the characteristics of the sub-matrix Hb0
  • the sub-matrix Hb0 includes: two row index number sets RowX and RowY, RowX and RowY have no intersection, and the union of RowX and RowY constitutes the sub-matrix Hb0
  • the set of all row index numbers; the two column index number sets ColX and ColY, ColX and ColY have no intersection and the union of ColX and ColY constitutes a set of all column index numbers of the submatrix Hb0.
  • the basic matrix characteristic includes at least two of the following: 1) a column-blocking quasi-congruence characteristic: adjacent ones of any of the sub-matrices formed by all the rows indicated by the row index number set RowX in the sub-matrix Hb0 The remainder obtained by dividing the non-1 element by the positive integer P0 is equal, and the adjacent two non-1 elements on any column of the submatrix formed by all the rows indicated by the row index number set RowY in the submatrix Hb0 The remainder obtained by dividing the positive integer P0 is not equal, the positive integer P0 is an integer greater than 1; 2) the row-blocking quasi-congruence characteristic: all columns of the sub-matrix Hb0 indicated by the column index number set ColX The remainder obtained by dividing the adjacent two non-1 elements on any column in the submatrix by the positive integer P1 is equal, and any column of the submatrices composed of all the columns indicated by the column index number set ColY in the submatrix Hb0 The remainder obtained by dividing the adjacent two non-1 elements
  • the number of the basic matrix refers to the number of basic matrices used in the quasi-cyclic LDPC encoding process. It is considered that if the template matrix of the basic matrix is different, it is considered to be a different basic matrix, and the template matrix refers to A matrix obtained by assigning a value of "1" to a non-1 element position and a value of "0" to a value of "0" in a basis matrix of a quasi-cyclic LDPC encoding; and a number of rows or columns of a mother base matrix used for quasi-cyclic LDPC encoding The number is different and is considered to be a different basic matrix.
  • Basic matrix The number of the number can be selected from at least two of the following: 2, 3, 4, 5, and 6.
  • the value of the lifting value refers to: a range of different lifting values.
  • the value pattern of the boost value includes at least two of the following:
  • the set of lifting values is: ⁇ 4, 5, 6, 7 ⁇ and the set D is ⁇ 0, 1, 2, 3, 4, 5, 6, 7 ⁇
  • the set of lifting values is: ⁇ 4, 5, 6, 7 , 8, 10, 12, 14, 16, 20, 24, 28, 32, 40, 48, 56, 64, 80, 96, 112, 128, 160, 192, 224, 256, 320, 384, 448, 512, 640, 768, 896 ⁇
  • set C is ⁇ 4, 5, 6, 7 ⁇ , set D is ⁇ 1 , 2,3,4,5,6,7 ⁇ ; set C is ⁇ 4,5,6,7 ⁇ , set D is ⁇ 1,2,3,4,5,6,7 ⁇ ; set C is ⁇ 3,4,5,6,7,8 ⁇ , the set D is ⁇ 0,1,2,3,4,5,6 ⁇ ;
  • the value of the lifting value pattern mode 2 is: continuous value method, ⁇ 1, 2, 3, 4, 5, ..., Zmax ⁇ or ⁇ 2, 3, 4, 5, ..., Zmax ⁇ , where Zmax is greater than or An integer equal to 128;
  • the value of the value of the lifting mode is as follows: the interval is continuously increased, and the value of the continuous increasing value is a positive integer power of 2, for example, ⁇ 1:1:8,9:1:16,18: 2:32,36:4:64,72:8:128,144:16:256,288:32:Zmax ⁇ , where Zmax is an integer greater than or equal to 128, where the expression x0:g:x1 means starting from the integer x0 An integer not greater than the integer x1 is taken with a positive integer g, and the expression is empty if x0 is greater than x1; and, ⁇ 2:1:8, 10:2:16, 20:4:32, 40:8: 64,80:16:128,160:32:256,320:64:Zmax ⁇ , where Zmax is an integer greater than or equal to 128; and, ⁇ 2:2:8, 12:4:32, 40:8:64, 80: 16:128,160:32:256 ⁇ .
  • the value of the lifting value pattern mode 4 is: a segmentation value method, including at least one of the following sets of lifting values: ⁇ 8, 16, 24 ⁇ ; ⁇ 32, 48, 64, 96 ⁇ ; ⁇ 128, 192, 256 ⁇ ; ⁇ 8 , 16, 24 ⁇ ; ⁇ 32, 48, 64, 96 ⁇ ;
  • the value of the lifting value is in the form of a positive integer power of 2, ⁇ 2 4 8 16 32 64 128 256 512 ⁇ .
  • the value of the lifting value pattern 7 is: ⁇ 256,192,144,108,81,61,46,35,27,21 ⁇ or ⁇ 256,156,96,64,40,25,16,10,6 ⁇ .
  • the granularity pattern of the boost value refers to an interval between any two adjacent size boost values in the set of boost values preset by the quasi-cyclic LDPC encoding.
  • the granularity pattern of the lifting value may be selected from at least two of the following: 1) a non-negative integer power value method with an interval of 2, such as a lifting value set of ⁇ 2:2:8, 12:4: 32,40:8:64,80:16:128,160:32:256 ⁇ , that is, the granularity pattern set of the lifting value is ⁇ 2, 4, 8, 16, 32 ⁇ ; 2) the interval is a positive integer value.
  • the lifting value set is ⁇ 2:2:256 ⁇ , that is, the granularity pattern of the lifting value is ⁇ 2 ⁇ ; 3) the second positive integer multiple value method of the first positive integer set, the first A positive integer set is G0, and all of the second positive integers form a set G1; for example, the set G0 is a non-negative integer power of 2, the G0 example is ⁇ 1, 2, 4 ⁇ , and the set G0 is ⁇ 1, 4 ⁇ , Then the granularity pattern set of the boost value is ⁇ 1, 2, 4, 8, 16 ⁇ , and the lift value set example is ⁇ 1:1: 16, 18: 2: 32, 36: 4: 64, 72: 8: 128, 144. :16:256 ⁇ ; In another example, the G0 example is ⁇ 1, 2, 3 ⁇ , and the set G1 is ⁇ 1, 4 ⁇ , then the granularity pattern set of the boost value is ⁇ 1, 2, 3, 4, 8, 16 ⁇ .
  • the maximum value of the boost value may be selected from at least two of the following: 16, 32, 64, 128, 256, 384, 512, 768, and 1024.
  • the total number of columns, mb is the total number of rows in the base matrix.
  • the maximum number of system columns of the quasi-cyclic LDPC encoding is equal to the maximum number of basic matrix system columns actually used for quasi-cyclic LDPC coding.
  • the maximum system column number of the original basic matrix is kb, and is actually used for quasi-cyclic LDPC coding.
  • the number of system columns of the basic matrix is less than or equal to kb, that is, the basic matrix actually used for quasi-cyclic LDPC coding is part or all of the system columns and parts of the original basic matrix. Or all check columns are constructed.
  • the maximum number of system columns of the quasi-cyclic LDPC encoding is selected from at least two integer values of 2 to 32; preferably, the maximum number of system columns of the quasi-cyclic LDPC encoding may be selected from at least two of the following: 1) 3; 2) 4; 3) 5; 4) 6; 5) 7; 6) 8.
  • the information bit length pattern supported by the quasi-cyclic LDPC encoding refers to the length of the information bit sequence that can be supported by the quasi-cyclic LDPC encoding in the case of filling a dummy bit, and the information bit length pattern supported by the quasi-cyclic LDPC encoding is
  • the selection may be made from at least two of the following: 1) at intervals of a fixed number of bits, such as the information bit length pattern being a set ⁇ TBS', TBS' + ⁇ TBS, TBS' + 2 ⁇ ⁇ TBS, ..., TBSmax ⁇ , where , TBS' is equal to 8, 16, 24, 32 or 40, TBSmax is equal to 2048, 4096, 6144 or 8192, ⁇ TBS is a fixed positive integer; 2) is set in intervals ⁇ 8, 16, 32, 64 ⁇ , as described
  • the information bit length pattern is a set ⁇ TBS0, TBS0+8, TBS0+2 ⁇ 8, ..., TBS0+L1 ⁇ 8 ⁇ ,
  • the number of the basic matrix refers to the number of basic matrices that need to be used in the quasi-cyclic LDPC encoding process, and the number of the basic matrices can be selected from at least two of the following: 1) 1 basic matrix; 2) 2 basic matrices; 3) 3 basic matrices; 4) 4 basic matrices.
  • the maximum information length supported by the quasi-cyclic LDPC coding refers to the maximum information bit sequence length supported by the quasi-cyclic LDPC coding basic matrix, which is generally equal to the maximum system column number of the quasi-cyclic LDPC coded base matrix multiplied by the maximum lifting value.
  • the minimum bit rate of the basic matrix at the length of the maximum information bit sequence is a quasi-cyclic
  • the minimum code rate supported by the LDPC coding base matrix under the maximum information bit sequence length, and the minimum code rate of the base matrix under the maximum information bit sequence length can be selected from at least two of the following: minimum code rate 1:1/ 12; minimum code rate 2:1/8; minimum code rate 3:1/6; minimum code rate 4:1/5; minimum code rate 5:1/4; minimum code rate 6:1/3; minimum code rate 7:1/2; minimum code rate 8:2/3.
  • the value of the lifting value is: the lifting value is a product of a positive integer d power of 2 and a positive integer c, wherein c is an element in the positive integer set C, and d is a non-negative integer set D An element of it.
  • the positive integer set C is selected from at least two methods: all integers from positive integer cmin to positive integer cmax; all odd numbers from positive integer cmin to positive integer cmax; all positive integer cmin to positive integer cmax Even number; all prime numbers from positive integer cmin to positive integer cmax; all positive integers starting at positive integer cmin and ending at positive integer cmax with interval g; where cmax is greater than cmin, g is an integer greater than one.
  • the non-negative integer set D is selected from at least two methods: all integers from positive integer dmin to positive integer dmax; all odd numbers from positive integer dmin to positive integer dmax; positive integer dmin to positive integer dmax All even numbers; all prime numbers from positive integer dmin to positive integer dmax; all positive integers starting at positive integer dmin and ending at positive integer dmax with interval g; where dmax is greater than dmin, g is an integer greater than one.
  • the system column non-transmission pattern of the rate matching output sequence refers to the number of system columns corresponding to the system bits not being transmitted in the rate matching process of the quasi-cyclic LDPC encoding, and the system column non-transmission pattern can be performed from at least two of the following types. Choice: The system column does not pass pattern 1:0; the system column does not pass pattern 2:1; the system column does not pass pattern 3:2; the system column does not pass pattern 4:3.
  • the shortened coding pattern of the quasi-cyclic LDPC coding refers to the number of system columns occupied by the dummy bits filled in the quasi-cyclic LDPC encoding process, and the shortened coding pattern can be selected from at least two of the following: shortening coding Pattern 1:0; shortened coding pattern 2:1; shortened coding pattern 3:2; shortened coding pattern 4:3; shortened coding pattern 5:4; shortened coding pattern 6:5; shortened coding pattern 7:6; shortened coding pattern 8:8; shortened coding pattern 9:12; shortened coding pattern 9:16.
  • the check column puncturing pattern of the rate matching output sequence refers to: quasi-cyclic LDPC encoding rearranging the check bits generated by the core matrix in units of Z (coded lifting value) bits in the rate matching process.
  • the rearranged index sequence is the check column puncturing pattern, and the check column puncturing pattern can be selected from at least two of the following: check column puncturing pattern 1:0 to mb'-1 a set of even numbers preceding and 0 to mb'-1 odd numbers; a check column puncturing pattern 2: 0 to mb'-1 odd number first and 0 to mb'-1 even number after the set ; check column puncturing pattern 3: [0,1,2,...,mb'-1]; check column puncturing pattern 4:[mb'-1,mb'-2,...2,1,0] Where mb' is the number of check columns of the core matrix, and mb' is an integer greater than or equal to 3.
  • the information bit length granularity pattern supported by the quasi-cyclic LDPC coding refers to: an interval size of an information transmission block size of any two values determined by the system, and the information bit sequence length granularity pattern may be at least 2 from below Selecting among the types: information bit sequence length granularity pattern 1:2 bits; information bit sequence length granularity pattern 2: 4 bits; information bit sequence length granularity pattern 3: 8 bits; information bit sequence length granularity pattern 4: 16 bits; information bit sequence length granularity pattern 5: 32 bits; information bit sequence length granularity pattern 6: 64 bits; information bit sequence length granularity pattern 7: 128 bits; information bit sequence length granularity pattern 8: 256 bits .
  • a set of information bit lengths supported by all of said quasi-cyclic LDPC codes may be described by a formula or a data table.
  • the number of sides of the basic matrix refers to the maximum value of the number of shift values of all element positions in the basic matrix of the quasi-cyclic LDPC encoding, and the number of sides of the basic matrix may be selected from at least two of the following: the basic matrix The number of sides is 1:1; the number of sides of the base matrix is 2: 2 edges; the number of sides of the base matrix is 3: 3 edges.
  • the HARQ combining mode of the quasi-cyclic LDPC encoding refers to a data combining manner adopted by the quasi-cyclic LDPC encoding in the case of retransmission data, and the HARQ combining mode may be selected from at least two of the following: HARQ combining mode 1: chase Chase Combine (CC) mode; HARQ merge mode 2: Incremental Redundancy (IR) merge mode; HARQ merge mode 3: chase merge and incremental redundancy merge mode.
  • HARQ combining mode 1 chase Chase Combine (CC) mode
  • HARQ merge mode 2 Incremental Redundancy (IR) merge mode
  • HARQ merge mode 3 chase merge and incremental redundancy merge mode.
  • the bit selection start bit position of the rate matching output sequence refers to a start bit position of the quasi-cyclic LDPC code for retransmitting data for bit selection when retransmitting data occurs, and the bit selection start bit of the rate matching output sequence
  • the location may be selected from at least two of: a bit selection start bit position of the rate matching output sequence: a next cyclic bit position of a last transmission data tail bit; a bit selection of the rate matching output sequence Start bit position 2: related to the quasi-cyclic LDPC coded mother code length L, the HARQ maximum number of transmissions TXmax, the system column non-transmission number P, and the boost value Z, such as the bit selection of the rate matching output sequence of the RVth transmission
  • the starting bit position is
  • the bit selection start bit position 3 of the rate matching output sequence is related to the quasi-cyclic LDPC coded mother code length L, the HARQ transmission version number RVnum, the system column non-transmission number P, and the boost value Z, such as the RV transmission
  • the maximum number of HARQ transmissions of the quasi-cyclic LDPC encoding refers to the maximum number of transmissions (including the first transmission and the retransmission) when the transmission error occurs in the data transmission process of the quasi-cyclic LDPC encoding, and the maximum number of HARQ transmissions may be from the following Select at least two types: HARQ maximum transmission times mode 1: 2 times; HARQ maximum transmission times mode 2: 3 times; HARQ maximum transmission times mode 3: 4 times; HARQ maximum transmission times mode 4: 5 times; HARQ maximum transmission The number of times is 5:1.
  • the number of HARQ transmission versions of the quasi-cyclic LDPC encoding refers to the number of transmission versions provided by the quasi-cyclic LDPC encoding in the data transmission process if the data transmission error occurs, and each transmission version number corresponds to a bit selection starting position of one transmission data,
  • the number of transmission versions is an integer greater than or equal to the number of HARQ maximum transmissions of the quasi-cyclic LDPC encoding.
  • the number of HARQ transmission versions may be selected from at least two of the following: HARQ transmission version number 1:2; HARQ transmission version number 2:4; HARQ transmission version number 3:6; HARQ transmission version number 4:8; HARQ transmission
  • the number of versions is 5:12; the number of HARQ transmissions is 6:16; the number of HARQ transmissions is 7:24; the number of HARQ transmissions is 8:32; the number of HARQ transmissions is 9:48; the number of HARQ transmissions is 10:64.
  • the interleaving pattern of the rate matching output sequence refers to: an interleaving operation performed by a rate matching output sequence obtained by performing rate matching after cyclic LDPC encoding, and the interleaving pattern may be selected from at least two of the following: 1.
  • Bit Rearrangement that is, the parity bits of the rate matching output sequence and the system bits are interleaved and interleaved, and the parity bits are dispersed in the system bits, if A block interleaving method for traveling, the depth of the block interleaving method is related to at least one of the following parameters: a boost value Z, a total number of base matrix columns, a system column number kb, a base matrix row number mb, an information length K, a code Rate R and code length; 2.
  • Embodiment 2 of the present invention provides a quasi-cyclic LDPC encoding processing method, including:
  • Step S310 Perform code block partitioning on the pre-encoding transport block according to the maximum information length supported by the quasi-cyclic LDPC encoding, to obtain a plurality of the information bit sequences, where the length of the information bit sequence is not greater than the maximum information length. ;
  • Step S320 Add padding bits at the tail of the plurality of information bit sequences according to the information bit length pattern supported by the quasi-cyclic LDPC encoding supported by the quasi-cyclic LDPC encoding, so that the plurality of The length of the information bit sequence reaches the length in the information bit length pattern supported by the quasi-cyclic LDPC encoding, and the added padding bits are the least;
  • Step S330 Select, according to the length of the added information bit sequence, the lifting value used by the quasi-cyclic LDPC encoding from the value pattern of the lifting value, and obtain the quasi-cyclic LDPC encoding used by the quasi-cyclic LDPC encoding. a basic matrix; correcting an element in the basic matrix according to the lifting value to obtain a modified basic matrix;
  • Step S340 Perform quasi-cyclic LDPC encoding on the added information bit sequence according to the boosted value and the modified base matrix to obtain an LDPC coded output sequence.
  • Step S350 Perform rate matching interleaving on the LDPC coded output sequence to obtain an interleaved output sequence, and perform bit selection on the interleaved output sequence according to the bit selection start bit position determined by the transmission version number to obtain a rate matching output. Sequence; the purpose of the rate matching interleaving is to make the order of bit selection continuous;
  • Step S360 Select an interleaving method according to the interleaving pattern of the rate matching output sequence, and interleave the rate matching output sequence to obtain an interleaved bit sequence.
  • Step S370 performing constellation symbol modulation on the interleaved bit sequence to obtain a constellation modulation symbol sequence, and transmitting the constellation modulation symbol sequence.
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to a release version of the information bit sequence
  • the release version examples include different release version numbers in the 3GPP standard protocol, such as release12, release13, release14, release15, release16, release17, release18, release19, etc., and are also applicable when there are more version numbers in the future.
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the operating mode of the information bit sequence.
  • the working mode includes at least: an in-band working mode, an out-of-band working mode, an independent working mode, and a mixed working mode, and the other working mode definitions are also applicable;
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the UE category of the information bit sequence.
  • the user equipment type includes at least: various user equipment types defined in the LTE system, and is divided into multiple user types according to different transmission peak rates, and other user equipment types are also applicable.
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the coverage.
  • the coverage includes at least: a large coverage, a small coverage, and the like.
  • the large coverage may be a scenario in which a signal is easily transmitted, such as an outdoor environment, and a small coverage area such as an indoor environment, and other coverage definitions are also applicable. ;
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the code rate of the rate matching output sequence.
  • the code rate thresholds R0 and R1 (R0 is less than R1), the code rate is divided into a code rate less than or equal to R0, a code rate greater than R0 and less than or equal to R1, and a code rate greater than R1; other code rate range definitions are also applicable. .
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the length (information length) of the information bit sequence.
  • the information length thresholds K0 and K1 K0 is less than K1
  • the information length is divided into an information length set smaller than or equal to K0, an information length set larger than K0 and less than or equal to K1, and an information length set larger than K1; other information length range definitions The same applies;
  • a processing strategy for quasi-cyclic LDPC encoding may be determined based on a combination of a code rate of the rate matching output sequence and a length (code length) of the rate matching output sequence.
  • a processing strategy of quasi-cyclic LDPC encoding may be determined according to a combination of a code rate of the rate matching output sequence and a length (information length) of the information bit sequence.
  • control information format of the information bit sequence may be determined The processing strategy of cyclic LDPC coding.
  • the control information format is determined by the system, and includes a Downlink Control Information (DCI) format, and includes control information such as a coded modulation scheme (MCS), a HARQ retransmission, and resource scheduling information.
  • DCI Downlink Control Information
  • MCS coded modulation scheme
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to a Cyclic Redundancy Check (CRC) format of the information bit sequence.
  • CRC Cyclic Redundancy Check
  • the CRC scrambling format is determined by the system, and the downlink data or the control information is scrambled to improve system robustness, such as carrying some control information;
  • a processing strategy of quasi-cyclic LDPC encoding may be determined according to a search space corresponding to the information bit sequence.
  • the search space refers to a Common Search Space and a UE-Specific Search Space defined by the LTE system, and may also include other search space definitions.
  • a processing strategy of quasi-cyclic LDPC coding may be determined according to a CSI (Channel State Information) process corresponding to the information bit sequence.
  • CSI Channel State Information
  • the CSI process refers to channel state information defined by the LTE system, and may also include other channel state information definitions, such as definitions in a 5G or NR system;
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the subframe set index number of the information bit sequence.
  • the subframe set index number refers to: dividing into multiple subframes in one radio frame data (for example, 10 subframes in an LTE system, each subframe includes 2 slots), and each subframe is assigned a sub-frame.
  • the subframe set index number may further include other system-defined subframe set index number definitions, for example, definitions in a 5G or NR system;
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to the modulation coding MCS level of the information bit sequence.
  • the modulation coding MCS level of the information bit sequence is a level index number used by the communication system to indicate a modulation order and a code rate, such as 16 levels, 32 levels, or 64 levels. And the stated The modulation coded MCS level may also include other system defined modulation coded MCS level definitions, such as those defined in 5G or NR systems;
  • the processing strategy of the quasi-cyclic LDPC encoding may be determined according to at least one of: a link direction of the information bit sequence, an aggregation level of a control channel unit CCE of the information bit sequence, the information bit The scrambling mode of the sequence; the channel type of the information bit sequence, the carrier frequency of the information bit sequence, and the HARQ data transmission version number of the information bit sequence.
  • the link direction of the information bit sequence includes: uplink data or downlink data; the uplink data is transmitted by the user equipment to the base station, and the downlink data is transmitted by the base station to the user equipment.
  • the aggregation level of the control channel element (CCE) of the information bit sequence refers to the number of resource units allocated to control signaling, such as ⁇ 1, 2, 4, 8 ⁇ in the LTE system, and other communication systems, such as The same definitions in the 5G system or the NR system are also applicable.
  • CCE control channel element
  • the scrambling manner of the information bit sequence refers to scrambling the information bit sequence to scramble or randomize the information bit sequence. There may be many scrambling methods, such as XOR operation with a random sequence of equal length.
  • the random sequence can take a variety of forms.
  • the channel type of the information bit sequence may include: a data channel, a control channel, a broadcast channel, and the like; or, more specifically, may include: a physical downlink shared channel (PDSCH, which carries downlink user information and high layer signaling), Physical broadcast channel (PBCH for carrying primary system information block information, transmission for initial access), physical multicast channel (PMCH for carrying multimedia/multicast information), physical control format indication channel (PCFICH, for The information carrying the size of the control region on the subframe, the physical downlink control channel (PDCCH, information for carrying downlink control, such as uplink scheduling command, downlink data transmission, common control information, etc.) and physical HARO indicator channel (PHICH) Used to carry ACK/NACK feedback information for terminal uplink data).
  • PDSCH physical downlink shared channel
  • PBCH Physical broadcast channel
  • PMCH physical multicast channel
  • PCFICH physical control format indication channel
  • PHICH physical HARO indicator channel
  • the carrier frequency of the information bit sequence refers to a center frequency within a frequency bandwidth carrying the information bit sequence.
  • a high carrier frequency can use a large bandwidth
  • a low carrier frequency can use a small bandwidth.
  • the HARQ data transmission version number of the information bit sequence is the HARQ version number of the current data transmission acquired in the control information.
  • a processing strategy of quasi-cyclic LDPC coding may be determined according to an application scenario of the information bit sequence.
  • the application scenario includes: eMBB (enhanced mobile broadband), URLLC (Ultra-Reliable and Low Latency Communications) scenario, and mMTC (massive machine type communication). Scenarios, other application scenario definitions are also applicable.
  • eMBB enhanced mobile broadband
  • URLLC Ultra-Reliable and Low Latency Communications
  • mMTC massive machine type communication
  • the quasi-cyclic LDPC encoding includes Y basic matrices, and selects one basic matrix from the Y basic matrices according to the data features of the characterizing information bit sequence to perform quasi-cyclic LDPC encoding.
  • An LDPC code sequence, Y is an integer greater than one.
  • the template matrix assigns a value of "1" to a non-1 element position in the base matrix and a value of "0" "The matrix obtained.
  • the quasi-identical matrices of the template matrices mean that two template matrices have different a elements, and the a is greater than 0 and less than or equal to An integer of 10, for example, two basic matrices are M3 and M4, the number of rows of the M3 is equal to the number of rows of the M4, the number of columns of the M3 is equal to the number of columns of the M4, and all the non-M3
  • the set of row and column index numbers corresponding to the -1 element is SET3, and the set of row and column index numbers corresponding to all non-1 elements in the M4 is SET4, wherein the set SET3 and the set SET4
  • the difference set is DS3, the number of elements of the DS3 is less than or equal to TH3, the difference set between the set SET4 and the set SET3 is DS4, and the number of elements of the DS4 is
  • the row and column index numbers corresponding to all the non-1 elements of the base matrix (a) are ⁇ [0, 0],[2,0],[0,1],[1,1],[2,1],[0,2],[1,2],[2,2],[0,3] , [1,3],[2,3],[0,4],[1,4],[1,5],[2,5],[2,6] ⁇ ,
  • the base matrix (b) (as shown in Fig.
  • 9(b)) has a row index number corresponding to the row index number pair, and the set SET4 is ⁇ [0,0], [1,0], [2, 0],[0,1],[1,1],[0,2],[2,2],[0,3],[1,3],[2,3],[0,4] , [1, 4], [1, 5], [2, 5], [2, 6] ⁇ , it can be found that the difference DS3 of the set SET3 and the set SET4 is ⁇ [2, 1], [1, 2] ⁇ , the difference between the set SET4 and the set SET3 is DS4 is ⁇ [1,0] ⁇ , that is, the template matrix of the basic matrix (a) and the template matrix of the basic matrix (b) are different in three elements, and It is considered that the two basic matrices are the same as the template matrix.
  • the beneficial effects of the quasi-identical features of the template matrix are: not only make the structure of the quasi-cyclic LDPC decoder more uniform, but also the soft information storage and the read routing are unified, the decoder is more compact and simple; and the basic matrix exists. Particularity can make the performance of quasi-cyclic LDPC encoding good without changing the decoder structure or changing very small.
  • the matrix elements are quasi-identical in the Y basic matrices, and the matrices of the matrices are the same: there are b elements in the two basic matrices, and the b is greater than 0 and less than or An integer equal to 10; for example, 2 basic matrices are M5 and M6, at most TH5 row and column index number pairs, and an element indexed by the row and column index number pair in the M5 is not equal to the same row and rank in the M6 The index number is an indexed element; the template matrix is a matrix obtained by assigning a non-1 element position in the base matrix to "1" and a -1 element position to a value of "0", and TH5 is a positive integer less than 10.
  • the beneficial effects of the quasi-identical features of the matrix elements are that the interleaving network in the quasi-cyclic LDPC decoder can still be uniform, and although some elements are different, the added complexity is not greatly affected, and the decoder is simple and easy to design.
  • the template matrix can also have the same characteristics of the matrix elements in the two basic matrices in different cases.
  • the template matrix nesting refers to: in the two basic matrices in which the template matrix is nested, the template matrix of the small basic matrix is a sub-matrix of the template matrix of the large base matrix, for example, two basic matrices are M7 and M8, the number of rows of the M7 is smaller than the number of rows of the M8, and the number of columns of the M7 is smaller than the number of columns of the M8, The template matrix of the M7 is a sub-matrix in the template matrix of the M8.
  • the template matrix is a matrix obtained by assigning a non-1 element position in the base matrix to "1" and a -1 element position to "0".
  • the beneficial effects of the equal features of the template matrix subset are: at different bases
  • the small basic matrix is a subset of the large basic matrix, that is, the small basic matrix is nested in the large basic matrix, which can make the quasi-cyclic LDPC code decoder compatible, and adopt the same decoder. It can realize the decoding of different basic matrix sizes, and the decoding is simple and convenient to design.
  • the base matrix (a) (shown in Fig. 11 (a)) is a sub-matrix of the base matrix (b) (as shown in Fig. 11 (b)).
  • the template matrix of the basic matrix 1 has one submatrix equal to the template matrix of the basic matrix 2 a sub-matrix in the middle, for example, two basic matrices are M9 and M10, the number of rows of the M9 is smaller than the number of rows of the M10, the number of columns of the M9 is smaller than the number of columns of the M10, and the basic matrix M9
  • M9 and M10 have the following structure:
  • the sub-matrix A and the sub-matrix B form a core matrix of the basic matrix
  • the sub-matrix C, the sub-matrix D1, the sub-matrix D2, and the sub-matrix E are all extended on the basis of the core matrix and support a lower code rate
  • the template The matrix subset equal includes one of the following features: 1) the core matrix of the M9 template matrix is a sub-matrix of the core matrix of the M10 template matrix; 2) the sub-matrix D1 of the M9 template matrix is the M10 template A submatrix of the submatrix D1 of the matrix; 3)
  • the submatrix D2 of the M9 template matrix is a submatrix of the submatrix D2 of the M10 template matrix.
  • the template matrix is a matrix obtained by assigning a non-1 element position in the base matrix to "1" and a -1 element position to "0".
  • the beneficial effects of the equal feature of the template matrix subset are: the basic matrix design is convenient, the optimization is performed on the unified template, the decoder design is unified, and the required routing network is consistent.
  • the two basic matrices have a matrix structure as described above (including submatrix A, submatrix B, submatrix C, submatrix D1, submatrix D2, submatrix E), the basic matrix subsets being equal
  • the two basic matrices are M11 and M12, the number of rows of the M11 is smaller than the number of rows of the M12, the number of columns of the M11 is smaller than the number of columns of the M12, and the basic matrix subset equals one of the following features.
  • the core matrix of the M11 is the core matrix of the M12 a submatrix of the M11; the submatrix D1 of the M11 is a submatrix of the submatrix D1 of the M12; 3) the submatrix D2 of the M11 is a submatrix of the submatrix D2 of the M12.
  • the beneficial effects of the equal features of the basic matrix subset are: the molecular matrix in the middle of the basic matrix is equal, not only the decoder routing network and the shifting network are unified, but also the basic matrix element characteristics of the basic matrix are basically the same, which is beneficial to ensure quasi-cyclic LDPC. The performance of the code remains good.
  • the sub-matrix D1 may correspond to a sub-matrix formed by a system column that is not transmitted during rate matching;
  • At least a preset ratio of non-1 element positions in the base matrix is the same as a position of '1' in the reference template matrix, and the reference template matrix is a sub-matrix of the following template matrix:
  • an element equal to '1' indicates that an element corresponding to the position in the basic matrix is a non-1 element value
  • an element equal to '0' indicates that an element corresponding to the position in the basic matrix is an -1 element value.
  • the predetermined ratio is a real number greater than 60% and less than or equal to 100%.
  • the basic matrix is an example of a basic matrix as shown in FIG. 12, and the preset ratio is equal to 100%.
  • Embodiment 3 of the present invention provides a quasi-cyclic LDPC encoding processing method, including:
  • the template matrix H BG of the basic matrix is the same as the first template matrix H 1 BG :
  • the first template matrix includes t sub-matrices, ie Wherein, H 1 BGsub1 , H 1 BGsub2 , . . . , H 1 BGsubt are the first, second, ..., t-th sub-matrices of the first template matrix, respectively.
  • Each of the sub-matrices H BGsubi includes consecutive rows of the first template matrix, and the row corresponding to the sub-matrix with a small index value is located above the row corresponding to the sub-matrix with a large index value, wherein the row of the i-th sub-matrix
  • the index value t of the matrix is a positive integer, and 1 ⁇ t ⁇ 11;
  • the elements in the template matrix of the basic matrix have only two values of “0” or “1”.
  • the template matrix has the same number of rows and columns as the base matrix, and the "1" element and the "0” element in the template matrix respectively correspond to non-"-1" elements in the base matrix and " -1” element;
  • the second template matrix has the same number of rows and columns as the first template matrix
  • the second template matrix H 2 BG includes t sub-matrices, ie Wherein, H 2 BGsub1 , H 2 BGsub2 , . . . , H 2 BGsubt are the first, second, ..., t-th sub-matrices of the second template matrix, respectively.
  • Each of the sub-matrices H 2 BGsubi includes consecutive rows of the second template matrix, and the row corresponding to the sub-matrix with a small index value is located above the row corresponding to the sub-matrix with a large index value, wherein the row of the i-th sub-matrix
  • the index value t of the matrix is a positive integer, and 1 ⁇ t ⁇ 11;
  • the i-th sub-matrix H 1 BGsubi of the first template matrix is identical to the i-th sub-matrix H 2 BGsubi of the second template matrix.
  • the first row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x1 and/or decreased from the first row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X1'"1" elements where x1 and x' are integers, and 0 ⁇ x1 ⁇ 15, 0 ⁇ x1 ' ⁇ 15;
  • the second row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x2 and/or decreased from the second row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X2'"1" elements where x2 and x2' are integers, and 0 ⁇ x2 ⁇ 15, 0 ⁇ x2' ⁇ 15;
  • the third row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x3 and/or decreased from the third row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X3'"1" elements where x3 and x3' are integers, and 0 ⁇ x3 ⁇ 15, 0 ⁇ x3 ' ⁇ 15;
  • the fourth row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x4 and/or decreased from the fourth row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X4'"1" elements where x4 and x4' are integers, and 0 ⁇ x4 ⁇ 15, 0 ⁇ x4' ⁇ 15;
  • the fifth row of the first sub-matrix H 2 ′ BGsub1 of the adjusted second template matrix is increased by x5 and/or decreased from the fifth row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X5'"1" elements where x5 and x5' are integers, and 0 ⁇ x5 ⁇ 15, 0 ⁇ x5' ⁇ 15;
  • the sixth row of the first sub-matrix H 2 ′ BGsub1 of the adjusted second template matrix is increased by x6 and/or decreased from the first row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X6'"1" elements where x6 and x6' are integers, and 0 ⁇ x6 ⁇ 15, 0 ⁇ x6' ⁇ 15;
  • the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is a rearranged matrix of each row of the ith sub-matrix H 2 BGsubi before the adjustment; wherein the pair Reordering each row of the i submatrix H 2 BGsubi means changing the order of arrangement of the rows H 2 BGsubi of the submatrix ;
  • the pre-Kb+M column matrix portion of the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is the pre-Kb+M column of the ith sub-matrix H 2 BGsubi before adjustment A matrix in which the L rows of the matrix portion are rearranged; wherein Kb is the difference between the number of columns of the second template matrix and the number of rows, Kb is an integer greater than 0, and L and M are single digits.
  • the second template matrix is
  • the sub-matrices H 2 BGsub2 , the 21st line to the 46th line constitute the 1st sub-matrix H 2 BGsub3 .
  • the ith sub-matrix H 2 ' BGsubi of the adjusted second template matrix can be obtained as follows:
  • the first sub-matrix and the third sub-matrix are not adjusted, and the adjusted second template matrix is obtained as follows:
  • the matrix and the third submatrix are the same as the first submatrix and the third submatrix of the adjusted second template matrix.
  • the first template matrix is equal to the adjusted second template matrix as exemplified above.
  • the template matrix H BG of the basic matrix is the same as the first template matrix H 1 BG , that is, the template matrix of the basic matrix used for actual encoding is the same as the first template matrix, and the error block rate is equal to 0.01 according to the simulation.
  • the pre-Kb+M column matrix portion of the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is the pre-Kb of the ith sub-matrix H 2 BGsubi before adjustment
  • the matrix after the L row rearrangement of the +M column matrix portion further includes: the i-th sub-matrix before the adjustment H 2 BGsubi the front Kb + M column matrix portion of the L-row rearranged matrix is H 2" BGsubi ,
  • the portion of the pre-Kb+M column matrix of the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is increased by x7 and/or by x7′ “1” elements compared to the matrix H 2′′ BGsubi , wherein X7 and x7' are integers, and 0 ⁇ x7 ⁇ 15, 0 ⁇ x7' ⁇ 15.
  • the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is a rearranged matrix of each row of the ith sub-matrix H 2 BGsubi before the adjustment, and further includes:
  • the matrix after rearrangement of each row of the i-th sub-matrix H 2 BGsubi is H 2"' BGsubi
  • the ith sub-matrix H 2 ' BGsubi of the adjusted second template matrix is increased by x8 than the matrix H 2"' BGsubi And/or reduced x8'"1" elements, where x8 and x8' are integers, and 0 ⁇ x8 ⁇ 15, 0 ⁇ x8' ⁇ 15.
  • third template matrix wherein the third template matrix has the same number of rows and columns as the first template matrix
  • At least one sub-matrix H 1 BGsubi in the first template matrix is the same as a sub-matrix H 3 BGsubi of the third template matrix, where i is an integer and 1 ⁇ i ⁇ 11 .
  • At least one sub-matrix H 1 BGsubi is included in the first template matrix, which is the same as the sub-matrix H 2′ BGsubi of the adjusted one of the second template matrices.
  • the second sub-matrix H template after the adjustment of matrix 2 'BGsubi than the sub-matrix H 2 Bgsubi before adjustment of "1" is the number of elements increases the ratio of a1% and / or decrease the proportion of a1'%; where a1 and a1' are positive numbers not exceeding 30;
  • the ratio of the number of “1” elements in the previous g1 row is increased by a2% and/or the ratio of reduction is a2′%
  • R 2 The ratio of the number of "1” elements in the subi-g1 line is increased by a3% and/or the ratio of reduction is a3'%; wherein a2, a3, a2', a3' are all positive numbers not exceeding 30, and A2 ⁇ a3;
  • At least one sub-matrix H 1 BGsubi is included in the first template matrix, which is the same as the sub-matrix H 3 ' BGsubi of the adjusted one of the third template matrices.
  • the ratio of the number of "1" elements in the adjusted sub-matrix H 3 ' BGsubi of the adjusted third template matrix to the number of "1" elements in the sub-matrix H 3 BGsubi before adjustment is b1% and/or the ratio of reduction is b1'%; where b1 and b1' are positive numbers not exceeding 30;
  • the ratio of the number of “1” elements in the previous g2 row is increased by b2% and/or the ratio of reduction is b2′%
  • R 3 The ratio of the number of "1” elements in the subi- g2 line is increased by b3% and/or the ratio of reduction is b3'%; wherein b2, b3, b2', b3' are positive integers not exceeding 30, and B2 ⁇ b3;
  • the second template matrix and the third template matrix are template matrices in the template matrices Hb1 to Hb10;
  • the template matrix Hb1 is
  • the template matrix Hb2 is:
  • the template matrix Hb3 is:
  • the template matrix Hb4 is:
  • the template matrix Hb5 is:
  • the template matrix Hb6 is:
  • the template matrix Hb7 is:
  • the template matrix Hb8 is:
  • the template matrix Hb9 is:
  • the template matrix Hb10 is:
  • the template matrix Hb11 is
  • the second template matrix and the third template matrix are template matrices in the template matrices Hb1 to Hb11 that are adjusted;
  • the ratio of the adjusted template matrix to the number of "1" elements in the template matrix before adjustment is c% and/or the ratio of reduction is c'%, where c and c' are non-negative real numbers, and c ⁇ 5, c' ⁇ 5;
  • Embodiment 4 of the present invention further provides a quasi-cyclic LDPC encoding processing apparatus, including:
  • the processing module 1301 is configured to determine a processing strategy of the quasi-cyclic low-density parity check LDPC encoding according to the data feature of the information bit sequence to be encoded; and, according to the processing strategy, the information bit sequence based on the base matrix and the boost value Perform quasi-cyclic LDPC coding and rate matching output;
  • the storage module 1302 is configured to store the base matrix and the boost value.
  • the data feature comprises at least one of the following:
  • the processing module is configured to determine a processing strategy for quasi-cyclic low density parity check LDPC encoding in the following manner:
  • a core matrix check block structure of the base matrix orthogonality of the base matrix; characteristics of the base matrix; a maximum number of system columns of the base matrix; a maximum number of system columns of the quasi-cyclic LDPC encoding; a number of the basic matrix; an element correction method of the basic matrix; a number of edges of the basic matrix; a minimum code rate of the basic matrix at a maximum information bit sequence length; and the base matrix is shortened under coding a minimum code rate; a method for determining the value of the lifting value; a method for taking the value of the lifting value; a maximum value of the lifting value; rate matching for quasi-cyclic LDPC encoding and bit selection of the information bit sequence a system column output number of the output sequence; a parity column puncturing method of the rate matching output sequence; an interleaving method of the rate matching output sequence; a bit selection start bit position of the rate matching output sequence;
  • the working mode includes: an in-band working mode, an out-of-band working mode, and an independent working mode;
  • the application scenario includes: enhancing a mobile broadband eMBB scenario, an ultra-reliable low-latency communication URLLC scenario, and a large-scale Internet of Things mMTC scenario;
  • the link direction includes an uplink data direction and a downlink data direction.
  • the length information of the information bit sequence includes: length information greater than a positive integer value K0 and length information less than or equal to a positive integer value K0, where K0 is an integer greater than 128.
  • the base matrix Hb is:
  • the matrix [A B] formed by the sub-matrix A and the sub-matrix B is a core matrix of the basic matrix, and the sub-matrix B is a core matrix check block;
  • the core matrix check block structure is selected from at least two types of structures: a lower triangular structure, a double diagonal structure, and a quasi-double diagonal structure;
  • the matrix of the lower triangular structure includes the following three characteristics of a)-c): a) the elements in the matrix with the row index number i and the column index number j are equal to -1, and j>i; b) in the matrix All elements on the diagonal are non-1 elements; c) at least one non-1 element exists in all elements below the diagonal in the matrix;
  • the matrix of the quasi-bidiagonal structure includes any one of the following features: a) the element whose row index number is (mb0-1) in the matrix and whose column index number is 0 is a non-1 element, and the upper right corner of the matrix (mb0) -1) The submatrix formed by the row and (mb0-1) columns is a double diagonal structure; b) the element indicated by the row index number (mb0-1) and the column index number (mb0-1) in the matrix is non- The 1 element, and the submatrix formed by the upper left corner (mb0-1) row and the (mb0-1) column in the matrix are double diagonal structures; c) the elements in the matrix whose row index number is 0 and the column index number is 0 The non--1 element, and the sub-matrix formed by the lower right corner (mb0-1) row and the (mb0-1) column in the matrix are double diagonal structures; wherein the mb0 is the number of rows of the matrix.
  • the base matrix Hb is:
  • the number of columns of the sub-matrix D is less than or equal to the number of columns of the core matrix [A B] formed by the sub-matrix A and the sub-matrix B
  • the orthogonality of the basic matrix is an orthogonal characteristic of the sub-matrix D, the basic matrix
  • the orthogonality is selected from at least two types: orthogonal characteristics, quasi-orthogonal characteristics, non-orthogonal characteristics;
  • the union of (I-1)) constitutes all the row index numbers of the sub-matrix D, and the sub-matrix Di composed of all the rows indicated by the row index number set RowSETi in the sub-matrix D is in any one of the column index numbers.
  • There is at most one non-1 element among all the elements indicated, wherein the I is a positive integer smaller than the number of rows of the submatrix D, and the RowSETi (i 0, 1, ..., (I-1)) is at least Includes 2 elements;
  • the quasi-orthogonal characteristic includes: two column index number sets ColSET0 and ColSET1, ColSET0 and ColSET1 have no intersection and the union of ColSET0 and ColSET1 constitutes all column index numbers of the sub-matrix D, and the column index number in the sub-matrix D
  • the sub-matrix formed by all the columns indicated by the set ColSET0 is D0
  • the sub-matrix formed by all the columns indicated by the column index number set ColSET1 in the sub-matrix D is D1
  • the D1 has the orthogonal characteristic
  • D0 does not have The orthogonal characteristic
  • the non-orthogonal characteristic includes that the sub-matrix D does not have orthogonal characteristics and quasi-orthogonal characteristics as described above.
  • the maximum number of system columns of the base matrix is selected from at least 2 integer values from 2 to 32.
  • the maximum number of system columns of the base matrix is selected from at least 2 integer values: 4, 6, 8, 10, 16, 24, 30, 32.
  • the number of the basic matrices is selected from at least two integer values: 1, 2, 3, and 4.
  • the element correction method of the basic matrix is selected from at least two methods:
  • Method 4 Obtain the elements P i,j of the basic matrix in the following processing manner:
  • Each non-1 element position of the base matrix has an L-bit bit sequence, and all the lifting values constitute a H-group lifting value set. If Z belongs to the k-th group lifting value set, the basic matrix corresponding to the k-th group lifting value set corresponds to The element value of the -1 position is: a k-bit from the left of the bit sequence corresponding to the non--1 element position, and a bit sequence in which the 2kth bit and the 2k-1th bit constitute (k+2) bits The value corresponding to the bit sequence of the (k+2) bit is an element value corresponding to the position of the corresponding non-1 element in the base matrix corresponding to the boost value Z;
  • Method 8 Calculate the element P i,j of the basic matrix by the following calculation formula:
  • Method 12 Calculate the element P i,j of the basic matrix by the following calculation formula:
  • V i,j is the i-th row and j-th column element value of the basic matrix corresponding to Z max
  • P i,j is the i-th row and j-th column element value corresponding to the basic matrix of Z
  • Z is a quasi-cyclic LDPC
  • Z max is an integer greater than 0, and Z is a positive integer less than or equal to Z max ;
  • the t is:
  • Said s is the largest integer such that 2 s ⁇ Z holds;
  • the w is a determined integer value corresponding to the boost value Z; the z prime is the largest prime number less than or equal to the boost value Z.
  • the minimum code of the base matrix at the length of the maximum information bit sequence The rate is selected from at least 2 real values greater than 0 and less than 1.
  • the minimum code rate of the base matrix under the maximum information bit sequence length is selected from at least two code rate types: 1/12, 1/8, 1/6, 1/5, 1/4, 1/3, 1/2, 2/3.
  • the minimum matrix rate of the base matrix under shortened coding is selected from at least 2 real values greater than 0 and less than 1.
  • the minimum matrix rate of the basic matrix under shortened coding is selected from at least two types of code rates: 1/12, 1/8, 1/6, 1/5, 1/4 1/3.
  • the method for determining the boost value is selected from at least two methods:
  • the lifting value is a product of a positive integer d power of 2 and a positive integer c; wherein c is an element in the set of positive integers C, and d is an element in the set D of non-negative integers;
  • the lifting value is a continuous integer taken from Zmin to Zmax;
  • Zmin and Zmax are integers greater than 0, and Zmax is greater than Zmin;
  • the difference between the size adjacent promotion values is equal to the integer power of 2;
  • all the lifting values constitute a set Zset
  • the set Zset includes a plurality of sub-sets, and the difference between the adjacent lifting values of any size in the sub-set is equal to the non-negative integer power of 2;
  • the lifting value is determined by a length of the information bit sequence and a number of columns of the basic matrix system
  • the boost value is determined by a length of the information bit sequence, the number of base matrix system columns, and a set of integers W;
  • the boost value is equal to a positive integer power of two.
  • the set Zset includes one of the following sets: ⁇ 1:1:8 ⁇ , ⁇ 9:1:16 ⁇ , ⁇ 18:2:32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 1:1:8 ⁇ , ⁇ 9:1:16 ⁇ , ⁇ 18:2:32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 288:32:320 ⁇ , ⁇ 1:1:8 ⁇ , ⁇ 9:1:16 ⁇ , ⁇ 18:2:32 ⁇ , ⁇ 36:4:64 ⁇ , ⁇ 72:8:128 ⁇ , ⁇ 144:16:256 ⁇ , ⁇ 288:32:512 ⁇ , ⁇ 1:1:8 ⁇ , ⁇ 10:2:16 ⁇ , ⁇ 20:4:32 ⁇ , ⁇ 40:8:64 ⁇ , ⁇ 80:16:128 ⁇ , ⁇ 160:32:256 ⁇ ,
  • a is the first element in the set
  • c is the last element in the set
  • b is the interval between two adjacent elements in the set value
  • the boost value Z is:
  • K is the length of the information bit sequence, and kb is the number of columns of the basic matrix system
  • K is the length of the information bit sequence
  • kb is the number of columns of the basic matrix system
  • W(Z orig ) is an element value of the integer set W corresponding to the Z orig ;
  • the lifting value takes one of the following sets: ⁇ 2, 4, 8, 16, 32, 64, 128, 256, 512 ⁇ , ⁇ 2, 4, 8, 16, 32, 64, 128, 256 ⁇ , ⁇ 2, 4, 8 , 16, 32, 64, 128 ⁇ , ⁇ 2, 4, 8, 16, 32, 64 ⁇ , ⁇ 2, 4, 8, 16, 32 ⁇ .
  • the granularity of the boosted value is a difference between any two of the boosted values of the boosted values, and the granularity of the boosted value is determined by at least two of the following The method type is selected: a non-negative integer power value method of 2; a fixed positive integer value method; a first positive integer set multiplied by a second positive integer value method.
  • the set of granular values of the boosted value includes one of the following: ⁇ 1, 2, 4, 8, 16 ⁇ , ⁇ 1, 2, 4, 8, 16, 32 ⁇ , ⁇ 1, 2, 4, 8, 16, 32, 64 ⁇ , ⁇ 1, 2, 4, 8, 16, 32, 64, 128 ⁇ ;
  • the fixed positive integer is a positive integer less than or equal to 128.
  • the maximum value of the boost value is selected from at least 2 integer values from 4 to 1024.
  • the maximum value of the boost value is selected from at least 2 integer values: 16, 32, 64, 128, 256, 320, 384, 512, 768, 1024.
  • the maximum information length supported by the quasi-cyclic LDPC encoding is selected from at least 2 integer values of 128 to 8192.
  • the maximum information length supported by the quasi-cyclic LDPC encoding is selected from at least 2 integer values: 256, 512, 768, 1024, 2048, 4096, 6144, 7680, 8192.
  • the information bit length granularity supported by the quasi-cyclic LDPC encoding is a difference between any two adjacent sizes of all supported information bit lengths, and the information bit length granularity is a value.
  • the method is selected from at least 2 integer values from 2 to 256.
  • the information bit length granularity value supported by the quasi-cyclic LDPC encoding is selected from at least two integer values: 2, 4, 8, 16, 32, 64, 128, 256 .
  • the maximum number of columns of the shortened code of the quasi-cyclic LDPC encoding is Where ⁇ K is the maximum number of bits filled in the quasi-cyclic LDPC encoding, Z is the boost value, and the maximum number of columns of the shortened encoding is selected from at least two integer values from 1 to 24.
  • the maximum number of columns of the shortened code of the quasi-cyclic LDPC encoding is selected from at least two integer values: 0, 1, 2, 3, 4, 5, 6, 8, 12, 16, twenty four.
  • the number of system column non-transmissions of the rate matching output sequence is selected from at least 2 integer values: 0, 1, 2, 3.
  • the HARQ combining manner of the quasi-cyclic LDPC encoding is selected from at least two types: soft combining mode, incremental redundancy combining mode, soft combining, and incremental redundancy. I merge and mix.
  • the quasi-cyclic LDPC encoded HARQ maximum transmission number is selected from the following at least two integer values: 1, 2, 3, 4, 5, 6.
  • the number of HARQ transmission versions is selected from at least 2 integer values from 1 to 64.
  • the number of HARQ transmission versions is selected from at least 2 integer values: 2, 4, 6, 8, 12, 16, 24, 32.
  • the basic matrix selects one of Y basic matrices, and Y is an integer greater than one;
  • the Y basic matrices include at least one of the following features:
  • the template matrix is a matrix obtained by assigning a non-1 element position in the base matrix to “1” and a -1 element position to “0”;
  • the quasi-identity of the template matrix means that two template matrices have different a elements, and the a is an integer greater than 0 and less than or equal to 10;
  • the quasi-identical matrix elements mean that there are b elements in the two basic matrices, and b is an integer greater than 0 and less than or equal to 10;
  • the template matrix of the small basic matrix is a sub-matrix of the template matrix of the large basic matrix
  • the equalization of the template matrix subsets means that one sub-matrix in the template matrix of the basic matrix 1 is equal to one sub-matrix in the template matrix of the basic matrix 2;
  • the basic matrix subset equalization means that there is one submatrix in the basic matrix 1 equal to the base moment A submatrix in array 2.
  • At least a preset ratio of non-1 element positions in the base matrix is the same as a position of '1' in the reference template matrix, and the reference template matrix is a sub-matrix of the following template matrix:
  • an element equal to '1' indicates that an element corresponding to the position in the basic matrix is a non-1 element value
  • an element equal to '0' indicates that an element corresponding to the position in the basic matrix is an -1 element value.
  • the predetermined ratio is a real number greater than 60% and less than or equal to 100%.
  • the template matrix H BG of the basic matrix is the same as the first template matrix H 1 BG :
  • the first template matrix includes t sub-matrices, ie Wherein, H 1 BGsub1 , H 1 BGsub2 , . . . , H 1 BGsubt are the first, second, ..., t-th sub-matrices of the first template matrix, respectively.
  • Each of the sub-matrices H BGsubi includes consecutive rows of the first template matrix, and the row corresponding to the sub-matrix with a small index value is located above the row corresponding to the sub-matrix with a large index value, wherein the row of the i-th sub-matrix
  • the index value t of the matrix is a positive integer, and 1 ⁇ t ⁇ 11;
  • the elements in the template matrix of the basic matrix have only two values of “0” or “1”.
  • the template matrix has the same number of rows and columns as the base matrix, and the "1" element and the "0” element in the template matrix respectively correspond to non-"-1" elements in the base matrix and " -1” element;
  • the second template matrix has the same number of rows and columns as the first template matrix
  • the second template matrix H 2 BG includes t sub-matrices, ie Wherein, H 2 BGsub1 , H 2 BGsub2 , . . . , H 2 BGsubt are the first, second, ..., t-th sub-matrices of the second template matrix, respectively.
  • Each of the sub-matrices H 2 BGsubi includes consecutive rows of the second template matrix, and the row corresponding to the sub-matrix with a small index value is located above the row corresponding to the sub-matrix with a large index value, wherein the row of the i-th sub-matrix
  • the index value t of the matrix is a positive integer, and 1 ⁇ t ⁇ 11;
  • the ith submatrix H 1 BGsub1 of the first template matrix is identical to the ith submatrix H 2 BGsub1 of the second template matrix.
  • the first row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x1 and/or decreased from the first row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X1'"1" elements where x1 and x' are integers, and 0 ⁇ x1 ⁇ 15, 0 ⁇ x1 ' ⁇ 15;
  • the second row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x2 and/or decreased from the second row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X2'"1" elements where x2 and x2' are integers, and 0 ⁇ x2 ⁇ 15, 0 ⁇ x2' ⁇ 15;
  • the third row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x3 and/or decreased from the third row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X3'"1" elements where x3 and x3' are integers, and 0 ⁇ x3 ⁇ 15, 0 ⁇ x3 ' ⁇ 15;
  • the fourth row of the first sub-matrix H 2 ' BGsub1 of the adjusted second template matrix is increased by x4 and/or decreased from the fourth row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X4'"1" elements where x4 and x4' are integers, and 0 ⁇ x4 ⁇ 15, 0 ⁇ x4' ⁇ 15;
  • the fifth row of the first sub-matrix H 2 ′ BGsub1 of the adjusted second template matrix is increased by x5 and/or decreased from the fifth row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X5'"1" elements where x5 and x5' are integers, and 0 ⁇ x5 ⁇ 15, 0 ⁇ x5' ⁇ 15;
  • the sixth row of the first sub-matrix H 2 ′ BGsub1 of the adjusted second template matrix is increased by x6 and/or decreased from the first row of the sub-matrix H 2 BGsub1 before the adjustment.
  • X6'"1" elements where x6 and x6' are integers, and 0 ⁇ x6 ⁇ 15, 0 ⁇ x6' ⁇ 15;
  • the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is a rearranged matrix of each row of the ith sub-matrix H 2 BGsubi before the adjustment; wherein the pair Reordering each row of the i submatrix H 2 BGsubi means changing the order of arrangement of the rows H 2 BGsubi of the submatrix ;
  • the pre-Kb+M column matrix portion of the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is the pre-Kb+M column of the ith sub-matrix H 2 BGsubi before adjustment A matrix in which the L rows of the matrix portion are rearranged; wherein Kb is the difference between the number of columns of the second template matrix and the number of rows, Kb is an integer greater than 0, and L and M are single digits.
  • the pre-Kb+M column matrix portion of the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is the pre-Kb+M column of the ith sub-matrix H 2 BGsubi before adjustment
  • the matrix after the L rows of the matrix portion is rearranged further includes: the matrix of the pre-adjusted i-th sub-matrix H 2 BGsubi , the matrix of the front Kb+M column matrix, and the rearranged matrix is H 2” BGsubi , after the adjustment
  • the i-th sub-matrix of the second template matrix H 2 ' BGsubi 's pre-Kb+M column matrix portion is increased by x7 and/or reduced by x7'"1" elements compared to the matrix H 2" BGsubi , where x7 and x7 'is an integer, and 0 ⁇ x7 ⁇ 15, 0 ⁇ x7' ⁇ 15.
  • the ith sub-matrix H 2 ′ BGsubi of the adjusted second template matrix is a rearranged matrix of each row of the ith sub-matrix H 2 BGsubi before the adjustment, and further includes:
  • the matrix after rearrangement of each row of the i-th sub-matrix H 2 BGsubi is H 2"' BGsubi
  • the ith sub-matrix H 2 ' BGsubi of the adjusted second template matrix is increased by x8 than the matrix H 2"' BGsubi And/or reduced x8'"1" elements, where x8 and x8' are integers, and 0 ⁇ x8 ⁇ 15, 0 ⁇ x8' ⁇ 15.
  • third template matrix wherein the third template matrix has the same number of rows and columns as the first template matrix
  • the third template matrix H 3 BG includes t sub-matrices, ie Wherein, H 3 BGsub1 , H 3 BGsub2 , . . . , H 3 BGsubt are the first, second, ..., t-th sub-matrices of the third template matrix, respectively.
  • At least one sub-matrix H 1 BGsubi in the first template matrix is the same as a sub-matrix H 3 BGsubi of the third template matrix, where i is an integer and 1 ⁇ i ⁇ 11 .
  • At least one sub-matrix H 1 BGsubi is included in the first template matrix, which is the same as the sub-matrix H 2′ BGsubi of the adjusted one of the second template matrices.
  • the second sub-matrix H template after the adjustment of matrix 2 'BGsubi than the sub-matrix H 2 Bgsubi before adjustment of "1" is the number of elements increases the ratio of a1% and / or decrease the proportion of a1'%; where a1 and a1' are positive numbers not exceeding 30;
  • the ratio of the number of “1” elements in the previous g1 row is increased by a2% and/or the ratio of reduction is a2′%
  • R 2 The ratio of the number of "1” elements in the subi-g1 line is increased by a3% and/or the ratio of reduction is a3'%; wherein a2, a3, a2', a3' are all positive numbers not exceeding 30, and A2 ⁇ a3;
  • At least one sub-matrix H 1 BGsubi is included in the first template matrix, which is the same as the sub-matrix H 3 ' BGsubi of the adjusted one of the third template matrices.
  • the ratio of the number of "1" elements in the adjusted sub-matrix H 3 ' BGsubi of the adjusted third template matrix to the number of "1" elements in the sub-matrix H 3 BGsubi before adjustment is b1% and/or the ratio of reduction is b1'%; where b1 and b1' are positive numbers not exceeding 30;
  • the ratio of the number of “1” elements in the previous g2 row is increased by b2% and/or the ratio of reduction is b2′%
  • R 3 The ratio of the number of "1” elements in the subi- g2 line is increased by b3% and/or the ratio of reduction is b3'%; wherein b2, b3, b2', b3' are positive integers not exceeding 30, and B2 ⁇ b3;
  • the second template matrix and the third template matrix are template matrices in the template matrices Hb1 to Hb10;
  • the template matrix Hb1 is
  • the template matrix Hb2 is:
  • the template matrix Hb3 is:
  • the template matrix Hb4 is:
  • the template matrix Hb5 is:
  • the template matrix Hb6 is:
  • the template matrix Hb7 is:
  • the template matrix Hb8 is:
  • the template matrix Hb9 is:
  • the template matrix Hb10 is:
  • the template matrix Hb11 is
  • the second template matrix and the third template matrix are template matrices in the template matrices Hb1 to Hb11 that are adjusted;
  • the ratio of the adjusted template matrix to the number of "1" elements in the template matrix before adjustment is c% and/or the ratio of reduction is c'%, where c and c' are non-negative real numbers, and c ⁇ 5,c' ⁇ 5;
  • Embodiment 5 of the present invention provides an electronic device for quasi-cyclic LDPC encoding processing, including: a memory and a processor;
  • the memory is arranged to save a program for quasi-cyclic LDPC encoding processing, the program for quasi-cyclic LDPC encoding processing, when being read and executed by the processor, performs the following operations:
  • the information bit sequence is subjected to quasi-cyclic LDPC coding and rate matching output based on the base matrix and the boost value.
  • FIG. 14 is a block diagram showing the hardware configuration of an electronic device for quasi-cyclic LDPC encoding processing according to Embodiment 3 of the present invention.
  • electronic device 10 may include one or more (only one shown) processor 102 (processor 102 may include, but is not limited to, a processing device such as a microprocessor MCU or a programmable logic device FPGA)
  • processor 102 may include, but is not limited to, a processing device such as a microprocessor MCU or a programmable logic device FPGA)
  • a memory 104 for storing data.
  • FIG. 14 is merely illustrative and does not limit the structure of the above electronic device.
  • the electronic device may also include more or less components than those shown in FIG. 14, or have a different configuration than that shown in FIG.
  • the memory 104 can be used to store software programs and modules of application software, such as program instructions/modules corresponding to the quasi-cyclic LDPC encoding processing method in the embodiment of the present invention, and the processor 102 runs the software programs and modules stored in the memory 104, thereby The above methods are implemented by performing various functional applications and data processing.
  • Memory 104 may include high speed random access memory, and may also include non-volatile memory such as one or more magnetic storage devices, flash memory, or other non-volatile solid state memory.
  • memory 104 can further include memory remotely located relative to processor 1402, which can be connected to the electronic device over a network. Examples of such networks include, but are not limited to, the Internet, intranets, local area networks, mobile communication networks, and combinations thereof.
  • Embodiment 6 of the present invention provides a computer readable storage medium storing computer executable instructions that are implemented when executed by a processor.
  • computer storage medium includes volatile and nonvolatile, implemented in any method or technology for storing information, such as computer readable instructions, data structures, program modules or other data. Sex, removable and non-removable media.
  • Computer storage media includes, but is not limited to, RAM, ROM, EEPROM, flash memory or other memory technology, CD-ROM, digital versatile disc (DVD) or other optical disc storage, magnetic cartridge, magnetic tape, magnetic disk storage or other magnetic storage device, or may Any other medium used to store the desired information and that can be accessed by the computer.
  • communication media typically includes computer readable instructions, data structures, program modules, or other data in a modulated data signal, such as a carrier wave or other transport mechanism, and can include any information delivery media. .
  • the processing strategy of the quasi-cyclic low-density parity check LDPC encoding is determined according to the data characteristics of the information bit sequence to be encoded; according to the processing strategy, the information bit sequence is quasi-based based on the basic matrix and the lifting value.
  • the cyclic LDPC coding and the rate matching output can improve the adaptability and flexibility of the quasi-cyclic LDPC coding.

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

一种准循环LDPC编码处理方法和装置。所述准循环LDPC编码处理方法包括：根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略（S210）；依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出（S220）。该方法和装置能够提高准循环LDPC编码的适应性和灵活性。

Description

一种准循环低密度奇偶校验编码处理方法及装置 技术领域
本发明实施例涉及通信技术领域，尤其涉及的是一种准循环低密度奇偶校验(Low Density Parity Check，简称LDPC)编码处理方法及装置。
背景技术
图1是根据相关技术的数字通信系统的结构框图，如图1所示，数字通信系统中，一般包括三个部分：发送端、信道和接收端。发送端可对信息比特序列进行信道编码从而获取编码码字，对编码码字进行交织，并将交织后的比特映射成调制符号，然后可以根据通信信道信息来处理和发送调制符号。在信道中，由于多径、移动等因素导致特定的信道响应，这些都会使数据传输失真，同时由于噪声和干扰也会进一步恶化数据传输。接收端接收通过信道后的调制符号数据，此时的调制符号数据已经失真，需要进行特定处理才能恢复原始信息序列。
根据发送端对信息序列的编码方法，接收端可以对接收数据进行相应处理从而可靠地恢复原始信息比特序列。所述的编码方法必须是收发两端都是可见的。一般地，所述编码处理方法是基于前向纠错(Forward Error Correction，简称FEC)编码，其中，前向纠错编码在信息序列中添加一些冗余信息。接收端可以利用该冗余信息来可靠地恢复原始信息序列。
在发送端，需要对待传输的传输块进行码块分割获得多份小传输块，然后对多份小传输块分别进行FEC编码，所述待传输的传输块具有一定传输块长度(Transport Block Size，简称TBS)和编码码率，FEC编码码率一般定义为进入编码器的原始信息比特序列的比特数目与实际传输比特序列(或速率匹配输出序列)的比特数目的比值。在长期演进(Long Term Evolution,简称LTE)通信系统中，传输块大小比较灵活，从而可以满足LTE通信系统的各种传输数据包大小需求；以及LTE通信系统采用调制编码方案(Modulation and Coding Scheme，简称MCS)索引来指示调制阶数和编码 码率R的不同组合；通过一些控制信息，如下行控制信息(Downlink Control Information，DCI)或者信道质量指示(Channel Quality Indication，CQI)等确定TBS索引，以及根据资源块(Resource Block，RB)数目和TBS索引来共同确定实际信息比特序列的大小。信道类型中可以包括数据信道和控制信道，数据信道一般承载的是用户设备(User Equipment，简称UE)的数据，控制信道承载控制信息，包括MCS索引号、信道信息、DCI、CQI等控制信息。带宽大小一般是指系统分配给数据传输所占用的频谱宽度，LTE系统中分为20M、10M、5M等带宽。数据传输方向包括上行数据和下行数据，所述上行数据一般是指用户设备向基站传输数据，下行数据是指基站向用户设备传输数据。
一些常见的FEC编码包括：卷积码、Turbo码和低密度奇偶校验(Low Density Parity Check，简称LDPC)码。FEC编码过程中，对比特数目为k的信息序列进行FEC编码获得n比特的FEC编码码字(冗余比特为n-k)。LDPC码是一种可以用非常稀疏的奇偶校验矩阵或者二分图定义的线性分组码，正是利用它的校验矩阵的稀疏性，才能实现低复杂度的编码和译码，从而使得LDPC走向实用化。经过各种实践和理论证明，LDPC码是在加性高斯白噪声(Additive White Gaussian Noise，简称AWGN)信道下性能最为优良的信道编码，性能非常靠近香农极限。
在IEEE802.11ac、IEEE802.11ad、IEEE802.11aj、IEEE802.16e、IEEE802.11n、微波通信以及光纤通信等中，LDPC码都获得大量应用。LDPC码的奇偶校验矩阵中，每一行都是一个奇偶校验码，每一行中如果某一索引位置元素值等于1则说明该比特参与到该奇偶校验码，如果等于0，则说明该位置比特不参与该奇偶校验码。由于准循环LDPC编码(quasi-cyclic LDPC)描述非常简单，以及译码器结构简单，所以其在多种通信标准中获得应用。准循环LDPC编码也可以称为结构化LDPC编码，其奇偶校验矩阵H为mb×Z行和nb×Z列的矩阵，它是由mb×nb个子矩阵构成，每个子矩阵都是大小为Z×Z的基本置换矩阵的不同幂次，所述基本置换矩阵是单位的右循环移位(或左循环移位1)1位获得矩阵；也可以认为每个子矩阵是大小为Z×Z单位阵的右循环移位(或左循环移位)若干位所获得的子矩阵。此时，只要知 道循环移位值以及子矩阵大小就可以确定一个准循环LDPC码，对应每个子矩阵的所有移位值构成一个mb×nb矩阵，所述mb×nb矩阵可以称为基础矩阵或者基础校验矩阵或者原模图(base protograph，或base graph)，所述子矩阵大小可以称为扩展因子或者提升值(lift size)或者子矩阵大小，在此描述为提升值。由于所述准循环LDPC码的构造非常紧凑和结构简单，而且非常有利于译码器实现，所以所述准循环LDPC码也称为结构化LDPC码。依照准循环LDPC码定义，准循环LDPC码的奇偶校验矩阵有如下的形式：
Figure PCTCN2017085786-appb-000001
如果hbij＝＝-1，则
Figure PCTCN2017085786-appb-000002
是大小为Z×Z的全零方阵，如果hbij≠-1，则
Figure PCTCN2017085786-appb-000003
等于基本置换矩阵P的hbij次幂；为了从数学上更容易描述单位阵的循环移位，以上所述的准循环LDPC码基础矩阵中，在这里定义一个大小Z×Z的基本置换矩阵P，对单位阵的循环移位即对基本置换矩阵P进行相应大小的幂次，所述的基本置换矩阵P如下所示：
Figure PCTCN2017085786-appb-000004
通过这样的幂次hbij就可以唯一标识每一个分块矩阵，如果某一分块矩阵为全零方阵，基础矩阵中一般用-1来表示或者空值表示；而如果是单位阵的循环移位s获得，则等于s，所以所有hbij可以构成一个基础矩阵Hb，进而LDPC码的基础矩阵(或者基础校验矩阵)Hb可以表示如下：
Figure PCTCN2017085786-appb-000005
所以，准循环LDPC码完全可以由基础矩阵Hb和提升值Z唯一确定，因 而准循环LDPC码的基础矩阵Hb中包括2种元素：指示全零方阵的元素和用于指示单位阵循环移位的移位大小的元素，所述用于指示全零方阵的元素是一般用-1来表示或者空值表示，所述用于指示单位阵循环移位的移位大小的元素采用0至(Z-1)的一个整数表示。基础矩阵Hb中，任意行中如果存在q个非-1元素(用于指示单位阵循环移位的移位大小的元素)，则认为所述行的行重为q，同理，也可以定义列重为基础矩阵Hb中任意列中的所有非-1元素(用于指示单位阵循环移位的移位大小的元素)的数目。基础矩阵包括多个参数：mb、nb和kb，其中，mb是基础矩阵行数(等于基础矩阵的校验列数)，nb基础矩阵总列数，而kb＝nb-mb是基础矩阵的系统列数。
例如，基础矩阵Hb(2行4列)如下而且提升值z等于4：
Figure PCTCN2017085786-appb-000006
则奇偶校验矩阵为：
Figure PCTCN2017085786-appb-000007
由于准循环LDPC码字是系统码，即码字中的系统比特与编码前的信息比特相等，所以在准循环LDPC编码中只要计算出校验比特即可。依据以上的奇偶校验矩阵即可进行准循环LDPC编码。例如奇偶校验矩阵H可以描述为2部分：H＝[Hs；Hp]，其中Hs对应系统比特矩阵，Hp对应校验比特矩阵，根据LDPC编码原理，对于准循环LDPC码字C(包括系统比特Cs，校验比特Cp)，满足条件H×C＝0，即[Hs；Hp]×[Cs；Cp]＝0；从而可以推导出Hs×Cs＝Hp×Cp，于是Cp＝(Hp)-1×Hs×Cs，其中，公式中的‘×’是二进制矩阵乘法计算，(x)-1是二进制矩阵求逆计算；于是就可以计算出准循环LDPC码字的校验比特Cp，从而获得准循环LDPC码字C＝[Cs；Cp]。
以上所述的准循环LDPC码中，基础矩阵中每个元素位置只有1个移位值 或者-1值，可以将其称为准循环LDPC编码的边数等于1，即基础矩阵中对应非-1元素位置只有1个移位值；而对于准循环LDPC编码中还有对应边数大于1的基础矩阵，即基础矩阵中的非-1元素位置包含多个移位值，即对应于奇偶校验矩阵来说，子矩阵由多个单位阵的循环移位叠加在一起构成，此时可以称为准循环LDPC编码的边数大于1，例如，基础矩阵Hb(2行4列)如下而且提升值z等于4，由于基础矩阵中非-1元素位置最多包含2个移位值，所以所述示例基础矩阵的边数等于2，基础矩阵的边数等于基础矩阵中非-1元素位置中移位值的最大数目：
Figure PCTCN2017085786-appb-000008
则奇偶校验矩阵为：
Figure PCTCN2017085786-appb-000009
在进行LDPC编码过程中，对待传输的原始信息数据(即信息比特序列)经过编码处理，其中处理过程可以包括：首先，需要对信息比特序列进行填充(padding)哑元比特(所述哑元比特收发端已知，不需要传输)，使得填充后的比特序列长度达到LDPC编码的系统比特长度，如果信息比特序列的长度等于系统比特长度则无需填充；其次，对填充后的信息比特序列进行准循环LDPC编码，获得LDPC编码输出序列；然后，对所述LDPC编码输出序列进行比特选择，获得速率匹配输出序列，所述信息比特序列的长度与所述速率匹配输出序列的长度的比值就是所述速率匹配输出序列的码率；最后，发送所述速率匹配输出序列。对于接收端来说，则需要执行的译码过程如下：首先，接收完发送端发送的数据，一般是对数似然比(Log Likelihood Ratio，LLR)序列(或者，可以描述为软序列或者软比特信息序列)；其次，对接收 到的对数似然比序列进行解比特选择(或者解速率匹配)，并将对应发送端所填充的哑元比特位置的数据赋值为较大数值(如无穷大)，从而获得和发送端的LDPC编码输出序列一样长的待译码对数似然比序列；然后，对所述待译码对数似然比序列进行LDPC译码，获得LDPC译码输出序列；最后，从LDPC译码输出序列中去除填充的哑元比特，即可获得所要接收的原始数据(或者发送端发送的信息比特序列)。
在LDPC编码和译码中，为了保证得到性能优异、吞吐量高、灵活性高和复杂度低等特性，与设计的LDPC码奇偶校验矩阵是息息相关的。反之，如果设计LDPC奇偶校验矩阵不好，将使得其性能下降，同时也可能会使得复杂度和灵活性受到影响。
虽然准循环LDPC码已经在多种通信标准中获得应用，但是经过分析可以发现，各种标准的码率和码长都是比较有限的，即灵活性比较差，以及比较难兼容各种应用场景，以及译码设计在不同条件下的译码算法不同带来的复杂度不一定较优。例如，在IEEE802.11ad标准中，只有1种码长(672)和4种码率(1/2、5/8、3/4、13/16)；在IEEE802.11n标准中，只有3种码长(648、1296、1944)和4种码率(1/2、2/3、3/4、5/6)。可以发现，由于准循环LDPC是由部分基础矩阵来定义的，所以，这些使用中的准循环LDPC码的缺点都是灵活性不足，所述的灵活性是指编码码率和编码码长灵活变化。在新无线接入技术(new Radio Access Technology，简称new RAT)系统中，需要信道编码方案支持灵活码率码长，即支持信息长度起码达到和LTE系统一样甚至更低的颗粒度，以及码率可以灵活变化。例如，new RAT系统中包括如下应用场景：增强移动宽带(enhanced Mobile Broadband，简称eMBB)场景、超可靠低时延通信(Ultra-Reliable and Low Latency Communications，简称URLLC)场景或者大规模物联网(massive Machine Type Communications，简称mMTC)场景中。其中eMBB场景中下行最大吞吐量可以达到20Gbps，上行数据最大吞吐量可以达到10Gbps；以及在URLLC中，可以支持可靠性最低达到10e-5的BLER(Block Error Rate)以及上下行达到最短时延达到0.5毫秒；以及mMTC能使设备电池可以使用多年不断电。
但是，LDPC码对于各个应用场景的适应性存在问题，例如高吞吐量场景 和低吞吐量场景，大覆盖要求和小覆盖要求，以及不同工作模式的要求。针对相关技术中LDPC码适应性问题，目前还没有有效的解决方案。
发明概述
本发明实施例所要解决的技术问题是提供一种准循环LDPC编码处理方法及装置，能够提高准循环LDPC编码的适应性和灵活性。
本发明实施例提供一种准循环LDPC编码处理方法，包括：
根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；
依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出。
本发明实施例还提供一种准循环LDPC编码处理装置，包括：
处理模块，用于根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；以及，依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出；
存储模块，用于存储所述基础矩阵和所述提升值。
与现有技术相比，本发明实施例提供的一种准循环LDPC编码处理方法及装置，根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出，本发明实施例的技术方案能够提高准循环LDPC编码的适应性和灵活性。
附图概述
图1是根据相关技术的数字通信系统的结构框图；
图2是根据本发明实施例1的一种准循环LDPC编码处理方法的流程图；
图3是本发明实施例1中基础矩阵示例1示意图；
图4是本发明实施例1中基础矩阵中的核心矩阵校验块B示例1示意图；
图5是本发明实施例1中基础矩阵示例2示意图；
图6是本发明实施例1中基础矩阵示例3示意图；
图7是本发明实施2中基础矩阵示例4示意图；
图8是本发明实施2中基础矩阵示例5示意图；
图9是本发明实施2中基础矩阵示例6示意图；
图10是本发明实施2中基础矩阵示例7示意图；
图11是本发明实施2中基础矩阵示例8示意图；
图12是本发明实施2中基础矩阵示例9示意图；
图13是根据本发明实施例3的一种准循环LDPC编码处理装置示意图；
图14是根据本发明实施例4的一种用于准循环LDPC编码处理的电子设备示意图；
详述
下文中将结合附图对本发明的实施例进行详细说明,需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本发明实施例中提供的准循环LDPC编码处理方法，可以用于新无线接入技术(New Radio Access Technology，简称为new RAT)通信系统，也可以用于LTE移动通信系统或者未来第五代移动通信系统或者其他无线有线通信系统。
数据传输方向为基站向移动用户(用户设备UE)发送数据(下行传输业务数据)，或者数据传输方向为移动用户(用户设备UE)向基站发送数据(上行传输业务数据)。
移动用户包括：移动设备、接入终端、用户终端、用户站、用户单元、移动站、远程站、远程终端、用户代理、用户装置、用户设备、或一些其它 类似术语的设备。基站包括：接入点(Access Point，简称AP)、节点B(node B)、无线电网络控制器(Radio Network Controller，简称RNC)、演进型Node B(Evolved Node B，简称eNB)、基站控制器(Base Station Controller，简称BSC)、基站收发台(Base Transceiver Station，简称BTS)、基站(Base Station，BS)、收发机功能体、无线电路由器、无线电收发机、基本服务单元(Basic Service Set，简称BSS)、扩展服务单元(Extend Service Set，简称ESS)、无线电基站(Radio Base Station，RBS)，或一些其它相似术语的设备。
实施例1
如图2所示，本发明实施例1提供一种准循环LDPC编码处理方法示例，包括以下步骤：
步骤S210，根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；
步骤S220，依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出。
在本实施例中，信息比特序列是指进入准循环LDPC编码的原始信息比特序列，依据所述信息比特序列的使用情况(例如，应用场景、工作模式、传输方向、用户设备类型等)不同，所述信息比特序列具有不同的数据特征。
在本实施例中，所述信息比特序列的数据特征包括以下至少之一：
所述信息比特序列对应的工作模式、所述信息比特序列对应的应用场景、所述信息比特序列对应的链路方向、用户设备类型、所述信息比特序列的长度信息、所述信息比特序列的调制编码方案(Modulation and Coding Scheme，简称MCS)等级、所述信息比特序列的控制信道单元(Control Channel Element，简称CCE)的聚合等级、所述信息比特序列对应的搜索空间、所述信息比特序列的加扰方式、所述信息比特序列的循环冗余校验(Cyclic Redundancy Check，简称CRC)格式、所述信息比特序列的信道类型、所述信息比特序列对应的控制信息格式、所述信息比特序列对应的信道状态信息(Channel  State Information，简称CSI)进程、所述信息比特序列的子帧索引号、所述信息比特序列对应的载波频率、所述信息比特序列的发行(release)版本、所述信息比特序列的覆盖范围、对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的长度、所述速率匹配输出序列的码率、所述速率匹配输出序列的码率和所述速率匹配输出序列的长度的组合、所述速率匹配输出序列的码率和所述信息比特序列的长度的组合、所述信息比特序列的混合自动重传请求(Hybrid Automatic Repeat Request，简称HARQ)数据传输版本号。
其中，速率匹配输出序列是对准循环LDPC编码得到的LDPC编码序列进行比特选择获得的序列；
在本实施例中，所述处理策略包括确定以下参数的至少一种：
所述确定准循环低密度奇偶校验LDPC编码的处理策略，包括确定以下至少之一：
所述基础矩阵的核心矩阵校验块结构；所述基础矩阵的正交性；所述基础矩阵的特性；所述基础矩阵的最大系统列数；所述准循环LDPC编码的最大系统列数；所述基础矩阵的个数；所述基础矩阵的元素修正方法；所述基础矩阵的边数；所述基础矩阵在最大信息比特序列长度下的最小码率；所述基础矩阵在缩短编码下的最小码率；所述提升值的取值方法；所述提升值的颗粒度取值方法；所述提升值的最大值；对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的系统列不传数目；所述速率匹配输出序列的校验列打孔方法；所述速率匹配输出序列的交织方法；所述速率匹配输出序列的比特选择起始比特位置；所述准循环LDPC编码所支持的最大信息长度；所述准循环LDPC编码所支持的信息比特长度取值方法；所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法；所述准循环LDPC编码的缩短编码最大列数；所述准循环LDPC编码的混合自动重传请求HARQ合并方式；所述速率匹配输出序列的比特选择起始位置；所述准循环LDPC编码的HARQ最大传输次数；所述准循环LDPC编码的HARQ传输版本数目。
在一种实施方式中，所述工作模式包括：带内工作模式、带外工作模式、 独立工作模式。
在一种实施方式中，所述信息比特序列的应用场景包括：增强移动宽带eMBB场景、超可靠低时延通信URLLC场景、大规模物联网mMTC场景。
在一种实施方式中，所述信息比特序列的链路方向包括：上行数据、下行数据。
在一种实施方式中，所述信息比特序列的长度信息包括：大于正整数值K0的长度信息和小于或等于正整数值K0的长度信息，其中K0是大于128的一个整数。
在一种实施方式中，所述基础矩阵Hb为：
Figure PCTCN2017085786-appb-000010
其中，子矩阵A和子矩阵B构成的矩阵[A B]是所述基础矩阵的核心矩阵，所述子矩阵B是核心矩阵校验块；
所述核心矩阵校验块结构从以下至少2种结构类型中进行选择：下三角结构、双对角结构、准双对角结构；
其中，所述下三角结构的矩阵包括以下a)-c)三个特征：a)矩阵中行索引号为i和列索引号为j的元素都等于-1，且j>i；b)矩阵中对角线上的所有元素都是非-1元素；c)矩阵中对角线以下的所有元素中至少存在1个非-1元素；
所述双对角结构的矩阵包括以下a)-b)两个特征：a)矩阵中的首列中包括3个非-1元素，其中首列的首元素和尾元素都是非-1元素；b)矩阵中列索引号为i且行索引号为(i-1)的元素以及列索引号为i且行索引号为i的元素均是非-1元素，i＝1,2,…,(I0-1)，其中I0是所述矩阵的行数；
所述准双对角结构的矩阵包括以下任意一种特征：a)矩阵中行索引号为(mb0-1)和列索引号为0所指示的元素是非-1元素，以及矩阵中右上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；b)矩阵中行索引号为(mb0-1)和列索引号为(mb0-1)所指示的元素是非-1元素，以及矩阵中左上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；c)矩阵中行索引号为0和列索引号为0所指示的元素是非-1元素，以及矩阵中右下角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；其中所述mb0是所述矩阵的行数。
在一种实施方式中，所述基础矩阵Hb为：
Figure PCTCN2017085786-appb-000011
其中，子矩阵D的列数小于或等于子矩阵A和子矩阵B构成的核心矩阵[A B]的列数，基础矩阵的正交性是所述子矩阵D的正交特性，所述基础矩阵的正交性从以下至少2种类型中进行选择：正交特性、准正交特性、非正交特性；
其中，所述正交特性包括：行索引号集合RowSETi(i＝0,1,…,(I-1))之间无交集，所有所述行索引号集合RowSETi(i＝0,1,…,(I-1))的并集构成所述子矩阵D的所有行索引号，子矩阵D中由行索引号集合RowSETi所指示的所有行构成的子矩阵Di中在任意一个列索引号所指示的所有元素中至多有1个非-1元素，其中所述I是小于所述子矩阵D行数的正整数，所述RowSETi(i＝0,1,…,(I-1))至少包括2个元素；
所述准正交特性包括：2个列索引号集合ColSET0和ColSET1，ColSET0和ColSET1无交集且ColSET0和ColSET1的并集构成所述子矩阵D的所有列索引号，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩阵为D0，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1，所述D1具有所述正交特性，而D0不具有所述正交特性；
所述非正交特性包括：所述子矩阵D不具有如上所述的正交特性和准正交特性。
在一种实施方式中，所述基础矩阵的最大系统列数为从2至32中的至少2个整数值中选择。
在一种实施方式中，所述基础矩阵的最大系统列数为从以下至少2个整数值中进行选择：4、6、8、10、16、24、30、32。
在一种实施方式中，所述基础矩阵的个数为从以下至少2个整数值中进行选择：1、2、3、4。
在一种实施方式中，所述基础矩阵的元素修正方法从以下至少2种方法中进行选择：按比例向下取整方法、混合求余方法、调整并按比例向下取整方法、二进制比特序列取数方法、对2的正整数次幂求余方法、修正并对2的正整数次幂求余方法、求余方法、对确定整数值求余方法、元素修正并求余方法、对素数求余方法、元素修正并向下取整方法、与行列索引号相关对素数求余方法；具体地：
方法1(按比例向下取整方法)：
存在一个或多个最大提升值Zmax的基础矩阵，所有小于Zmax的提升值Z所对应的基础矩阵非-1元素值根据最大提升值Zmax的基础矩阵采用按比例向下取整操作获得，比如，按以下计算公式(1-1)计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000012
方法2(混合求余方法)：
按以下计算公式(1-2)计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000013
方法3(调整并按比例向下取整方法)：
按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000014
方法4(二进制比特序列取数方法)：
按以下处理方式获得所述基础矩阵的元素Pi,j：
基础矩阵的每个非-1元素位置有L比特的比特序列，所有提升值构成H组提升值集合，如果Z属于第k组提升值集合，则对于第k组提升值集合的基础矩阵对应非-1位置的元素值为：从对应所述非-1元素位置的L比特的比特序列中选取左起的k比特以及第2k比特和第2k-1比特构成(k+2)比特的比特序列，所述(k+2)比特的比特序列对应的数值即为对应提升值Z的基础矩阵中相应非-1元素位置的元素值；
方法5(对2的正整数次幂求余方法)：
比如，按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000015
方法6(修正并对2的正整数次幂求余方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000016
方法7(求余方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000017
方法8(对确定整数值求余方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000018
方法9(元素修正并求余方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000019
方法10(对素数求余方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Pi,j＝Vi,j mod zprime
方法11(元素修正并向下取整方法)：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000020
方法12(与行列索引号相关对素数求余方法)：
依据基础矩阵的行索引号i、列索引号j和提升值Z计算获得修正后的基础矩阵的元素值，比如，按以下计算公式(1-12)计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000021
其中，所述zprime是小于或等于提升值Z的最大素数。
其中，Vi,j是对应于Zmax的基础矩阵的第i行第j列元素值，Pi,j是对应于Z的基础矩阵的第i行第j列元素值，Z是准循环LDPC编码的提升值，Zmax是大于0的整数，Z是小于或等于Zmax的正整数；
所述的t是：
Figure PCTCN2017085786-appb-000022
所述的s是使得2s≤Z成立的最大整数；
所述的w是对应于提升值Z的确定整数值；所述zprime是小于或等于提升值Z的最大素数。
在一种实施方式中，所述基础矩阵在最大信息比特序列长度下的最小码率为从大于0且小于1的至少2个实数值中选择。
在一种实施方式中，所述基础矩阵在最大信息比特序列长度下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3、1/2、2/3。
在一种实施方式中，所述基础矩阵在缩短编码下的最小码率为从大于0 且小于1的至少2个实数值中选择。
在一种实施方式中，所述基础矩阵在缩短编码下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3。
在一种实施方式中，所述提升值的取值方法从以下至少2种类型的方法中进行选择：2的正整数次幂与正整数相乘取值方法、连续取值方法、间隔连续增加取值方法、分段取值方法、由信息比特序列长度和基础矩阵系统列数计算并微调整取值方法、2的正整数次幂取值方法。具体地，
方法1：
所述提升值是2的正整数d次幂与正整数c相乘的积；其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素；
方法2：
所述提升值是取自Zmin至Zmax的连续整数；
其中，Zmin和Zmax是大于0的整数，Zmax大于Zmin；
方法3：
大小相邻提升值的差值等于2的整数次幂；
其中，所有的提升值构成集合Zset，所述集合Zset包括多个子集合，子集合内任意大小相邻提升值的差值都等于2的非负整数次幂；
方法4：
所述提升值由所述信息比特序列的长度和所述基础矩阵系统列数确定；
方法5：
所述提升值由所述信息比特序列的长度、所述基础矩阵系统列数和整数集合W确定；
方法6：
所述提升值等于2的正整数次幂。
在一种实施方式中，所述提升值的取值方法1中，所述集合C和集合D为包括以下集合对之一：C＝{4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{3,4,5,6,7,8}和D＝{0,1,2,3,4,5,6}；C＝{4,5,6,7}和 D＝{0,1,2,3,4,5,6,7}；C＝{16,20,24,28}和D＝{0,1,2,3,4,5}；C＝{16,20,24,28}和D＝{0,1,2,3,4}；C＝{1,2,3,4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{1,2,3,4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；
在一种实施方式中，所述提升值的取值方法3中，所述集合Zset包括以下集合之一：{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:320}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:512}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}；
其中，集合{a:b:c}中，a是所述集合中的第一个元素，c是所述集合中的最后一个元素，b是所述集合中相邻两个元素之间的间隔值；
在一种实施方式中，所述提升值的取值方法4中，提升值Z是：
Figure PCTCN2017085786-appb-000023
其中，K是所述信息比特序列的长度，kb是所述基础矩阵系统列数；
在一种实施方式中，所述提升值的取值方法5中，提升值Z是：Z＝Zorig+W(Zorig)；
其中，
Figure PCTCN2017085786-appb-000024
K是所述信息比特序列的长度，kb是所述基础矩阵系统列数，W(Zorig)是整数集合W中对应于所述Zorig的一个元素值；
在一种实施方式中，所述提升值的取值方法6中，提升值取值为以下集合之一：{2,4,8,16,32,64,128,256,512}、{2,4,8,16,32,64,128,256}、{2,4,8,16,32,64,128}、{2,4,8,16,32,64}、{2,4,8,16,32}。
在一种实施方式中，所述提升值的颗粒度为所有提升值中任意2个大小相邻提升值之间的差值，所述提升值的颗粒度的取值方法为从以下至少2种方法类型中进行选择：2的非负整数次幂的取值方法；固定正整数的取值方法；第一正整数集合乘以第二正整数的取值方法。
在一种实施方式中，当所述提升值的颗粒度的取值方法采用所述2的非负整数次幂的取值方法时，所述提升值的颗粒度取值的集合包括以下之一：{1,2,4,8,16}、{1,2,4,8,16,32}、{1,2,4,8,16,32,64}、{1,2,4,8,16,32,64,128}；
当所述提升值的颗粒度的取值方法采用所述固定正整数的取值方法时，所述固定正整数是小于或等于128的正整数。
在一种实施方式中，所述提升值的最大值为从4至1024中的至少2个整数值中选择。
在一种实施方式中，所述提升值的最大值为从以下至少2个整数值中选择：16、32、64、128、256、320、384、512、768、1024。
在一种实施方式中，所述准循环LDPC编码所支持的最大信息长度为从128至8192中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码所支持的最大信息长度为从以下至少2个整数值中选择：256、512、768、1024、2048、4096、6144、7680、8192。
在一种实施方式中，所述准循环LDPC编码所支持的信息比特长度颗粒度为所有支持信息比特长度中任意2个大小相邻长度之间的差值，所述信息比特长度颗粒度取值方法为从2至256中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法为从以下至少2个整数值中选择：2、4、8、16、32、64、128、256。
在一种实施方式中，所述准循环LDPC编码的缩短编码的最大列数为
Figure PCTCN2017085786-appb-000025
其中，ΔK是准循环LDPC编码中所填充的最大比特数目，Z是提升值，所述缩短编码的最大列数为从1至24中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码的缩短编码的最大列数从以下至少2个整数值中选择：0、1、2、3、4、5、6、8、12、16、24。
在一种实施方式中，所述速率匹配输出序列的系统列不传数目为从以下至少2个整数值中选择：0、1、2、3。
在一种实施方式中，所述准循环LDPC编码的HARQ合并方式从以下至少2种类型中进行选择：软合并方式、增量冗余合并方式、软合并与增量冗余合并混合方式。
在一种实施方式中，所述准循环LDPC编码的HARQ最大传输次数为从以下至少2个整数值中选择：1、2、3、4、5、6。
在一种实施方式中，所述HARQ传输版本数目为从1至64中的至少2个整数值中选择。
在一种实施方式中，所述HARQ传输版本数目为从以下至少2个整数值中选择：2、4、6、8、12、16、24、32。
在一种实施方式中，所述基础矩阵从Y个基础矩阵中选择一个，Y是大于1的整数；
其中，所述Y个基础矩阵至少包括以下特征之一：
所述Y个基础矩阵中存在模板矩阵相同的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵准相同的至少2个基础矩阵；
所述Y个基础矩阵中存在矩阵元素准相同的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵嵌套的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵子集相等的至少2个基础矩阵；
所述Y个基础矩阵中存在基础矩阵子集相等的至少2个基础矩阵；
其中，所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵；
所述模板矩阵准相同是指：2个模板矩阵有a个元素不同，所述a是大于0且小于或等于10的整数；
所述矩阵元素准相同是指：2个基础矩阵中有b个元素不同，所述b是大于0且小于或等于10的整数；
所述模板矩阵嵌套的2个基础矩阵中，小基础矩阵的模板矩阵是大基础矩阵的模板矩阵的一个子矩阵；
所述模板矩阵子集相等是指：基础矩阵1的模板矩阵中存在一个子矩阵 等于基础矩阵2的模板矩阵中的一个子矩阵；
所述基础矩阵子集相等是指：基础矩阵1中存在一个子矩阵等于基础矩阵2中的一个子矩阵。
下面对基础矩阵和提升值进行一些说明：
准循环LDPC编码的基础矩阵，所述基础矩阵中的元素包括2种类型：1)指示全零方阵的元素，一般采用-1表示或者空值表示，在此采用-1表示；2)用于指示单位阵循环移位的移位大小的元素，其值为0到Z-1的整数值，其中Z是所述准循环LDPC编码的提升值。所述准循环LDPC编码的基础矩阵为如下形式：
Figure PCTCN2017085786-appb-000026
其中，子矩阵A和子矩阵B构成的矩阵[A B]是准循环LDPC编码基础矩阵的核心矩阵(core矩阵或者kernel矩阵)，而子矩阵A是核心矩阵系统块，子矩阵B是核心矩阵校验块；子矩阵C、子矩阵D和子矩阵E是为了获得更低码率对核心矩阵进行扩展的3个子矩阵。子矩阵A、子矩阵B和子矩阵C具有相同的行数，子矩阵D和子矩阵E有相同的行数，子矩阵A、子矩阵B和子矩阵C的总列数等于子矩阵D和子矩阵E的总列数。
在如图3所示的基础矩阵示例中，子矩阵A如401，子矩阵B如402，子矩阵C如403，子矩阵D如404，子矩阵E如405。所述的基础矩阵的核心矩阵校验块结构(B)可以从以下至少2种结构中进行选择：下三角结构、双对角结构、准双对角结构。
所述下三角结构是指：矩阵中包括3个特性：1)矩阵中行索引号为i和列索引号为j的元素都等于-1(指示全零方阵的元素)，且列索引号j大于行索引号i；2)矩阵中对角线上的所有元素都是非-1元素；3)矩阵中对角线以下的所有元素中至少存在1个非-1元素。如图4(a)所示的矩阵示例为下三角结构。
所述双对角结构是指：矩阵中包括2个特性：1)矩阵中的首列中包括3个非-1元素，其中首列的首元素和尾元素都是非-1元素；2)矩阵中列索引号为i以及行索引号为(i-1)和行索引号为i所指示的2个元素都是非-1元素， i＝0,1,2,…,(I0-1)，其中I0是所述矩阵的行数。如图4(b)所示的矩阵示例为双对角结构。
所述准双对角结构包括以下之一：1)矩阵中行索引号为(mb0-1)和列索引号为0所指示的元素是非-1元素，以及矩阵中右上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；在如图4(c)所示的mb0×mb0＝5×5的矩阵结构示例中，右上角的4×4子矩阵是双对角结构，第4行第0列元素为非-1元素；2)矩阵中行索引号为(mb0-1)和列索引号为(mb0-1)所指示的元素是非-1元素，以及矩阵中左上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；在如图4(d)所示的mb0×mb0＝5×5的矩阵结构示例，左上角的4×4子矩阵是双对角结构，第4行第4列元素为非-1元素；3)矩阵中行索引号为0和列索引号为0所指示的元素是非-1元素，以及矩阵中右下角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；在如图4(e)所示的mb0×mb0＝5×5的矩阵结构示例，右下角的4×4子矩阵是双对角结构，第0行第0列元素为非-1元素；其中所述mb0是所述矩阵的行数。
所述基础矩阵的正交性是指，以上所述的准循环LDPC编码的基础矩阵中子矩阵D的正交性。所述基础矩阵的正交性可以从以下至少2种中进行选择：正交特性、准正交特性、非正交特性、准非正交特性等。
其中，所述正交特性是指：行索引号集合RowSETi(i＝0,1,…,(I-1))之间无交集，所有行索引号集合RowSETi(i＝0,1,…,(I-1))的并集构成子矩阵D的所有行索引号，子矩阵D中由行索引号集合RowSETi所指示的所有行构成的子矩阵Di中在任意一个列索引号所指示的所有元素中至多有1个非-1元素(用于指示单位阵循环移位的移位大小的元素)，其中所述I是小于所述子矩阵D行数的正整数。所述行索引号集合RowSETi中的所有元素是连续的正整数，i＝0,1,…,(I-1)。
在如图5所示的基础矩阵示例中，子矩阵D如图5中的601，子矩阵D中有4个行索引号集合：RowSET0＝{0,1,2}，RowSET1＝{3,4}，RowSET2＝{5,6,7,8}，RowSET3＝{9,10,11,12}，可以看出子矩阵D(601)中由行索引号集合RowSET0所指示的所有行构成的子矩阵602(3行20列)中在任意一个列索引号所指示的所有元素(3个元素)中至多有1个非-1元素(用于指 示单位阵循环移位的移位大小的元素)；同理，可以看出子矩阵D(601)中由行索引号集合RowSET1所指示的所有行构成的子矩阵603(2行20列)中在任意一个列索引号所指示的所有元素(2个元素)中至多有1个非-1元素(用于指示单位阵循环移位的移位大小的元素)，以及子矩阵604和605也具有相同的特性，所述子矩阵D具有正交特性，同时可以认为图5所示图例的基础矩阵具有正交特性，以及其他具有所述相同正交特性的基础矩阵也是属于所述正交特性范畴。
其中，所述准正交特性是指：2个列索引号集合ColSET0和ColSET1，ColSET0和ColSET1无交集且ColSET0和ColSET1的并集构成所述子矩阵D的所有列索引号，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩阵为D0，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1，所述D1具有如上所述的正交特性，而D0不具有所述的正交特性。
在如图6所示的基础矩阵示例中，子矩阵D(13行20列)如图中的701，ColSET0＝{0,1}，ColSET1＝{2,3,4,…,19}，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩阵为D0如图6中的702，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1如图6中的703，可以发现子矩阵D1具有如上所述的正交特性，而子矩阵D0不具有正交特性。以及其他具有所述相同准正交特性的基础矩阵也是属于所述准正交特性范畴。在进行速率匹配过程中，比特选择所获得的速率匹配输出序列不包含F×Z比特的系统比特，所述F×Z比特的系统比特对应于基础矩阵的列索引号为ColSET2，所述ColSET2是所述ColSET0的子集。在图6所示的基础矩阵示例中，所述ColSET2＝{0,1}，即F＝2，在速率匹配输出序列中不包含准循环LDPC母码码字的最前F×Z＝2×Z比特的系统比特。
其中，所述非正交特性是指：子矩阵D不具有如上所述的正交特性和准正交特性，比如，图7所示的基础矩阵示例的子矩阵D(801)。
其中，所述准非正交特性是指：子矩阵D不具有如上所述的正交特性和准正交特性，并且所述子矩阵D满足：矩阵中任意列上的2个相邻非-1元素值分别除以正整数P获得的余数相等，正整数P是大于1的整数。如图8所 示的基础矩阵示例，子矩阵D为901，子矩阵D任意列上2个相邻非-1元素值分别除以正整数P＝2获得的余数相等，即相邻的2个相邻非-1元素值都等于偶数或者都等于奇数，如图8中圈起来的2个或多个相邻非-1元素。有益效果在于：使得准循环LDPC译码器设计更为简单，消除在行并行译码或者块并行译码中的行和行之间的地址冲突问题，可以较大幅度的提高译码吞吐量。
其中，所述基础矩阵的特性可以描述为：所述准循环LDPC编码的基础矩阵也可以描述为如下形式：[Hb0 Hb1]，其中子矩阵Hb0的列数等于基础矩阵的核心矩阵的列数，而且子矩阵Hb0的行数等于所述基础矩阵的行数。所述基础矩阵特性是指所述子矩阵Hb0的特性，所述子矩阵Hb0包括：2个行索引号集合RowX和RowY，RowX和RowY没有交集且RowX和RowY的并集构成所述子矩阵Hb0的所有行索引号所构成的集合；2个列索引号集合ColX和ColY，ColX和ColY没有交集且ColX和ColY的并集构成所述子矩阵Hb0的所有列索引号所构成的集合。
所述基础矩阵特性包括以下至少2种：1)列分块准同余特性：所述子矩阵Hb0中由行索引号集合RowX所指示的所有行构成的子矩阵中任意列上的相邻2个非-1元素除以正整数P0所获得的余数相等，所述子矩阵Hb0中由行索引号集合RowY所指示的所有行构成的子矩阵中任意列上的相邻2个非-1元素除以正整数P0所获得的余数不相等，正整数P0是大于1的整数；2)行分块准同余特性：所述子矩阵Hb0中由列索引号集合ColX所指示的所有列构成的子矩阵中任意列上的相邻2个非-1元素除以正整数P1所获得的余数相等，所述子矩阵Hb0中由列索引号集合ColY所指示的所有列构成的子矩阵中任意列上的相邻2个非-1元素除以正整数P1所获得的余数相等，正整数P0是大于1的整数。
所述基础矩阵的个数是指：在准循环LDPC编码过程中所使用的基础矩阵个数，在此认为如果基础矩阵的模板矩阵不同则认为是不同的基础矩阵，所述的模板矩阵是指准循环LDPC编码的基础矩阵中非-1元素位置赋值为“1”而-1元素位置赋值为“0”所获得的矩阵；以及，准循环LDPC编码所使用的母基础矩阵的行数或列数不同则也认为是不同的基础矩阵。所述基础矩阵 的个数可以从以下至少2种中进行选择：2个、3个、4个、5个、6个。
所述的提升值的取值方法(pattern)是指：不同的提升值取值范围。所述提升值的取值pattern包括以下至少2种：
提升值的取值pattern方式1为：2的正整数次幂与正整数相乘取值方法，如提升值Z＝c×2d，其中，c是集合C中的一个元素，d取自集合D中的一个元素。如，集合C为{4,5,6,7}，集合D为{0,1,2,3,4,5,6,7}，则提升值集合为：{4,5,6,7,8,10,12,14,16,20,24,28,32,40,48,56,64,80,96,112,128,160,192,224,256,320,384,448,512,640,768,896}；集合C为{4,5,6,7}，集合D为{1,2,3,4,5,6,7}；集合C为{4,5,6,7}，集合D为{1,2,3,4,5,6,7}；集合C为{3,4,5,6,7,8}，集合D为{0,1,2,3,4,5,6}；
提升值的取值pattern方式2为：连续取值方法，{1,2,3,4,5,…,Zmax}或{2,3,4,5,…,Zmax}，其中Zmax是大于或等于128的整数；
提升值的取值pattern方式3为：间隔连续增加取值方法，所述连续增加值的取值为2的正整数次幂，例如，{1:1:8,9:1:16,18:2:32,36:4:64,72:8:128,144:16:256,288:32:Zmax}，其中Zmax是大于或等于128的整数，其中，表达式x0:g:x1是指从整数x0开始以间隔为正整数g取出不大于整数x1的整数，如果x0大于x1则该表达式为空；以及，{2:1:8,10:2:16,20:4:32,40:8:64,80:16:128,160:32:256,320:64:Zmax}，其中Zmax是大于或等于128的整数；以及，{2:2:8,12:4:32,40:8:64,80:16:128,160:32:256}。
提升值的取值pattern方式4为：分段取值方法，包括以下提升值集合的至少1个：{8,16,24}；{32,48,64,96}；{128,192,256}；{8,16,24}；{32,48,64,96}；
提升值的取值pattern方式5为：由信息比特序列长度和基础矩阵系统列数计算并微调整取值方法，如通过信息比特序列长度K和基础矩阵系统列数kb确定，其中，kb是准循环LDPC编码的基础矩阵的系统列数(等于基础矩阵的总列数nb减去总行数mb)；提升值获取包括以下方式之一：1)
Figure PCTCN2017085786-appb-000027
实际编码提升值为Z＝Zorig+ΔZ，ΔZ值依据不同Zorig值获得；2)实际编码提升值为
Figure PCTCN2017085786-appb-000028
提升值的取值pattern方式6为：2的正整数次幂取值方法，{2 4 8 16 32  64 128 256 512}。
提升值的取值pattern方式7为：{256,192,144,108,81,61,46,35,27,21}或者{256,156,96,64,40,25,16,10,6}。
提升值的取值pattern方式8为：满足a×2j，a＝{16,20,24,28}，j＝0,1,2,...,J,如果a＝＝16则J＝5，否则J＝4，即提升值为集合{16,20,24,28,32,40,48,56,64,80,96,112,128,160,192,224,256,320,384,448,512}。
所述提升值的颗粒度pattern是指所述准循环LDPC编码预设保存的提升值集合中所有的任意2个大小相邻提升值之间的间隔。所述提升值的颗粒度pattern可以从以下至少2种中进行选择：1)间隔为2的非负整数次幂的取值方法，如提升值集合为{2:2:8,12:4:32,40:8:64,80:16:128,160:32:256}，即提升值的颗粒度pattern集合为{2,4,8,16,32}；2)间隔为一个正整数的取值方法，如提升值集合为{2:2:256}，即提升值的颗粒度pattern为{2}；3)间隔为第一正整数集合的第二正整数倍取值方法，所述第一正整数集合为G0，所有所述第二正整数构成集合G1；例如，集合G0为2的非负整数次幂，G0例子为{1,2,4}，集合G0为{1,4}，则提升值的颗粒度pattern集合为{1,2,4,8,16}，提升值集合例子为{1:1:16,18:2:32,36:4:64,72:8:128,144:16:256}；另外的例子，G0例子为{1,2,3}，集合G1为{1,4}，则提升值的颗粒度pattern集合为{1,2,3,4,8,16}。
所述提升值的最大值可以从以下至少2种中进行选择：16、32、64、128、256、384、512、768和1024。
所述基础矩阵的最大系统列数等于准循环LDPC编码的基础矩阵的总列数与总行数的差值，即kb＝nb-mb，kb是基础矩阵的最大系统列数，nb是基础矩阵的总列数，mb是基础矩阵的总行数。所述基础矩阵的最大系统列数kb可以从以下至少2种中进行选择：1)kb＝8；2)kb＝10；3)kb＝16；4)kb＝24；5)kb＝30；6)kb＝32。
所述准循环LDPC编码的最大系统列数等于实际用于准循环LDPC编码的最大基础矩阵系统列数，例如，原有基础矩阵的最大系统列数为kb，而实际用于准循环LDPC编码的基础矩阵的系统列数小于或等于kb，即实际用于准循环LDPC编码的基础矩阵由原有基础矩阵的部分或全部系统列以及部分 或全部校验列构成。所述准循环LDPC编码的最大系统列数为从2至32中的至少2个整数值中选择；优选地，所述准循环LDPC编码的最大系统列数可以从以下至少2种中进行选择：1)3；2)4；3)5；4)6；5)7；6)8。
所述准循环LDPC编码所支持的信息比特长度pattern是指准循环LDPC编码在进行一定填充哑元比特情况下所能支持的信息比特序列长度，所述准循环LDPC编码所支持的信息比特长度pattern可以从以下至少2种中进行选择：1)以固定比特数目为间隔，如所述信息比特长度pattern为集合{TBS’,TBS’+ΔTBS,TBS’+2×ΔTBS,…,TBSmax}，其中，TBS’等于8、16、24、32或40，TBSmax等于2048、4096、6144或8192，ΔTBS是一个固定正整数；2)以间隔为集合{8,16,32,64}，如所述信息比特长度pattern为集合{{TBS0,TBS0+8,TBS0+2×8,…,TBS0+L1×8},{TBS0+L1×8+16,TBS0+2×16,…,TBS0+L1×8+L2×16},{TBS0+L1×8+L2×16+32,TBS0+L1×8+L2×16+2×32,…,TBS0+L1×8+L2×16+L3×32},{TBS0+L1×8+L2×16+L3×32+64,TBS0+L1×8+L2×16+L3×32+2×64,…,TBS0+L1×8+L2×16+L3×32+L4×64}}，其中，TBS0等于8、16、24、32或40；3.等于2的正整数次幂，所述信息比特长度pattern为集合{2,4,8,16,32,64,128,256,512,1024,2048,4096,8192,16384}。
所述的基础矩阵个数是指准循环LDPC编码过程中需要使用到的基础矩阵个数，所述的基础矩阵个数可以从以下至少2种中进行选择：1)1个基础矩阵；2)2个基础矩阵；3)3个基础矩阵；4)4个基础矩阵。
所述准循环LDPC编码所支持的最大信息长度是指准循环LDPC编码基础矩阵所支持的最大信息比特序列长度，一般等于所述准循环LDPC编码的基础矩阵的最大系统列数乘以最大提升值所获得的整数值，所述准循环LDPC编码所支持的最大信息长度可以从以下至少2种中进行选择：最大信息比特序列长度1：Kmax＝1024；最大信息比特序列长度2：Kmax＝2048；最大信息比特序列长度3：Kmax＝4096；最大信息比特序列长度4：Kmax＝6144；最大信息比特序列长度5：Kmax＝8192；最大信息比特序列长度6：Kmax＝512；最大信息比特序列长度7：Kmax＝12288；最大信息比特序列长度8：Kmax＝768。
所述的基础矩阵在最大信息比特序列长度下的最小码率是指准循环 LDPC编码基础矩阵在最大信息比特序列长度下所支持的最小码率，所述基础矩阵在最大信息比特序列长度下的最小码率可以从以下至少2种中进行选择：最小码率1:1/12；最小码率2:1/8；最小码率3:1/6；最小码率4:1/5；最小码率5:1/4；最小码率6:1/3；最小码率7:1/2；最小码率8:2/3。
所述提升值的取值方法为：所述提升值是2的正整数d次幂与正整数c相乘的积，其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素。优选地，所述正整数集合C从以下至少2种方法中进行选择：正整数cmin到正整数cmax的所有整数；正整数cmin到正整数cmax的所有奇数；正整数cmin到正整数cmax的所有偶数；正整数cmin到正整数cmax的所有素数；起始为正整数cmin且终止于正整数cmax的间隔为g的所有正整数；其中，cmax大于cmin，g是大于1的整数。优选地，所述非负整数集合D从以下至少2种方法中进行选择：正整数dmin到正整数dmax的所有整数；正整数dmin到正整数dmax的所有奇数；正整数dmin到正整数dmax的所有偶数；正整数dmin到正整数dmax的所有素数；起始为正整数dmin且终止于正整数dmax的间隔为g的所有正整数；其中，dmax大于dmin，g是大于1的整数。
所述的速率匹配输出序列的系统列不传pattern是指准循环LDPC编码在速率匹配过程中系统比特不传输所对应的系统列数目，所述系统列不传pattern可以从以下至少2种中进行选择：系统列不传pattern 1：0；系统列不传pattern 2：1；系统列不传pattern 3：2；系统列不传pattern 4：3。
所述的准循环LDPC编码的缩短编码pattern是指在准循环LDPC编码过程中填充的哑元比特所占用的至多系统列数目，所述缩短编码pattern可以从以下至少2种中进行选择：缩短编码pattern 1:0；缩短编码pattern 2:1；缩短编码pattern 3:2；缩短编码pattern 4:3；缩短编码pattern 5:4；缩短编码pattern 6:5；缩短编码pattern 7:6；缩短编码pattern 8:8；缩短编码pattern 9:12；缩短编码pattern 9:16。在缩短编码时，所述准循环LDPC编码可以获得更低码率，如基础矩阵大小为mb行nb列，系统列数为kb＝nb–mb，码率为R＝kb/nb，如果进行缩短编码Δkb列，则码率变为R’＝(kb-Δkb)/(nb-Δkb)，即可以获得更低码率实现。
所述的速率匹配输出序列的校验列打孔pattern是指：准循环LDPC编码在速率匹配过程中对核心矩阵生成的校验比特进行按Z(编码提升值)比特为单位进行重新排列，所述重新排列的索引序列就是所述的校验列打孔pattern，所述校验列打孔pattern可以从以下至少2种中进行选择：校验列打孔pattern 1：0到mb’-1的偶数在前和0到mb’-1的奇数在后构成的集合；校验列打孔pattern 2：0到mb’-1的奇数在前和0到mb’-1的偶数在后构成的集合；校验列打孔pattern 3：[0,1,2,…,mb’-1]；校验列打孔pattern 4：[mb’-1,mb’-2,…2,1,0]；其中，mb’是核心矩阵的校验列数目，mb’是大于或等于3的整数。
所述准循环LDPC编码所支持的信息比特长度颗粒度pattern是指：系统确定的任意2个数值相邻的信息传输块大小的间隔大小，所述信息比特序列长度颗粒度pattern可以从以下至少2种中进行选择：信息比特序列长度颗粒度pattern 1:2比特；信息比特序列长度颗粒度pattern 2:4比特；信息比特序列长度颗粒度pattern 3:8比特；信息比特序列长度颗粒度pattern 4:16比特；信息比特序列长度颗粒度pattern 5:32比特；信息比特序列长度颗粒度pattern 6:64比特；信息比特序列长度颗粒度pattern 7:128比特；信息比特序列长度颗粒度pattern 8:256比特。所有所述准循环LDPC编码所支持的信息比特长度构成的集合，可以由一个公式描述或者一张数据表格描述。
所述的基础矩阵的边数是指准循环LDPC编码的基础矩阵中所有元素位置的移位值个数的最大值，所述基础矩阵的边数可以从以下至少2种中进行选择：基础矩阵的边数1:1条边；基础矩阵的边数2:2条边；基础矩阵的边数3:3条边。
所述的准循环LDPC编码的HARQ合并方式是指准循环LDPC编码在出现重传数据时采用的数据合并方式，所述HARQ合并方式可以从以下至少2种中进行选择：HARQ合并方式1：chase合并(Chase Combine，简称CC)方式；HARQ合并方式2：增量冗余(Incremental Redundancy，简称IR)合并方式；HARQ合并方式3：chase合并与增量冗余合并混合方式。
所述的速率匹配输出序列的比特选择起始比特位置是指准循环LDPC编码在出现重传数据时重传数据进行比特选择的起始比特位置，所述速率匹配 输出序列的比特选择起始比特位置可以从以下至少2种中进行选择：所述速率匹配输出序列的比特选择起始比特位置1：是上一次传输数据尾比特的下一循环比特位置；所述速率匹配输出序列的比特选择起始比特位置2：与准循环LDPC编码母码码长L、HARQ最大传输次数TXmax、系统列不传数目P和提升值Z有关，如第RV次传输的所述速率匹配输出序列的比特选择起始比特位置为
Figure PCTCN2017085786-appb-000029
所述速率匹配输出序列的比特选择起始比特位置3：与准循环LDPC编码母码码长L、HARQ传输版本数目RVnum、系统列不传数目P和提升值Z有关，如第RV次传输的所述速率匹配输出序列的比特选择起始比特位置为
Figure PCTCN2017085786-appb-000030
所述的准循环LDPC编码的HARQ最大传输次数是指准循环LDPC编码在数据传输过程中如果出现传输错误时的最大传输次数(包括首传和重传)，所述HARQ最大传输次数可以从以下至少2种中进行选择：HARQ最大传输次数方式1:2次；HARQ最大传输次数方式2:3次；HARQ最大传输次数方式3:4次；HARQ最大传输次数方式4:5次；HARQ最大传输次数方式5:1次。
所述准循环LDPC编码的HARQ传输版本数目是指准循环LDPC编码在数据传输过程中如果数据传输错误提供的传输版本数目，每个传输版本号对应一个传输数据的比特选择起始位置，所述传输版本数目是大于或等于准循环LDPC编码的HARQ最大传输次数的整数，当数据传输错误需要重传时，从所述多个传输版本中选择一个传输版本号以及对应的传输数据的比特选择起始位置进行速率匹配并传输。所述HARQ传输版本数目可以从以下至少2种中进行选择：HARQ传输版本数目1:2；HARQ传输版本数目2:4；HARQ传输版本数目3:6；HARQ传输版本数目4:8；HARQ传输版本数目5:12；HARQ传输版本数目6:16；HARQ传输版本数目7:24；HARQ传输版本数目8:32；HARQ传输版本数目9:48；HARQ传输版本数目10:64。
所述的速率匹配输出序列的交织pattern是指：对准循环LDPC编码之后进行速率匹配获得的速率匹配输出序列进行的交织操作，所述交织pattern可以从以下至少2种中进行选择：1.比特重排，即将速率匹配输出序列的校验比特与系统比特相互进行分散交织，将校验比特分散于系统比特中，如采用 一个行进列出的块交织方法，所述块交织方法的深度与以下参数的至少一个有关：提升值Z、基础矩阵总列数、系统列数kb、基础矩阵行数mb、信息长度K、码率R和码长；2.在重传数据的星座调制过程中，对重传数据和上次传输数据的重合部分进行比特重排，以使得重合部分数据在上次传输处于星座调制符号的低可靠性比特在本次重传中处于星座调制符号的高可靠性比特，以弥补由于高阶星座调制带来的软信息幅度起伏；3.循环交织，对速率匹配输出序列进行循环交织W×Z比特，Z是所述准循环LDPC编码所使用的提升值，W是大于0的整数。
实施例2
本发明实施例2提供一种准循环LDPC编码处理方法，包括：
步骤S310：依据所述准循环LDPC编码所支持的最大信息长度，对编码前传输块进行码块分割，获得多个所述信息比特序列，所述信息比特序列的长度不大于所示最大信息长度；
步骤S320：依据所述准循环LDPC编码所支持的所述准循环LDPC编码所支持的信息比特长度pattern，在所述多个所述信息比特序列的尾部添加填充比特，使得所述多个所述信息比特序列的长度达到所述准循环LDPC编码所支持的信息比特长度pattern中的长度，并且所述添加的填充比特最少；
步骤S330：依据所述添加后的信息比特序列的长度，从所述提升值的取值pattern中选择出所述准循环LDPC编码所使用的提升值，以及获取所述准循环LDPC编码所使用的基础矩阵；依据所述提升值对所述基础矩阵中的元素进行修正获得修正后的基础矩阵；
步骤S340：依据所述提升值和所述修正后的基础矩阵，对所述添加后的信息比特序列进行准循环LDPC编码，获得LDPC编码输出序列；
步骤S350：对所述的LDPC编码输出序列进行速率匹配交织，获得交织后输出序列，依据传输版本号所确定的比特选择起始比特位置对所述交织后输出序列进行比特选择，获得速率匹配输出序列；所述的速率匹配交织的目的在于使得比特选择的顺序是连续的；
步骤S360：依据速率匹配输出序列的交织pattern中选择一种交织方法，对所述的速率匹配输出序列进行交织，获得交织后比特序列；
步骤S370：对所述交织后比特序列进行星座符号调制获得星座调制符号序列，并发送所述星座调制符号序列。
在一种实施方式中，可以根据信息比特序列的发行(release)版本确定准循环LDPC编码的处理策略；
其中，所述的release版本示例包括3GPP标准协议中的不同发布版本号，例如release12、release13、release14、release15、release16、release17、release18、release19等，在未来存在更多版本号时也同样适用。
在一种实施方式中，可以根据所述信息比特序列的工作模式确定准循环LDPC编码的处理策略。
其中，所述的工作模式至少包括：带内工作模式、带外工作模式、独立工作模式以及混合工作模式等，其他工作模式定义也同样适用；
在一种实施方式中，可以根据所述信息比特序列的用户设备类型(UE category)确定准循环LDPC编码的处理策略。
其中，所述的用户设备类型至少包括：LTE系统中定义的各种用户设备类型，根据不同的传输峰值速率分为多种用户类型，其他用户设备类型也同样适用。
在一种实施方式中，可以根据覆盖范围确定准循环LDPC编码的处理策略。
其中，所述的覆盖范围至少包括：大覆盖范围、小覆盖范围等，所述大覆盖范围可以是信号容易传输场景，如室外等，小覆盖范围如室内等场景，其他覆盖范围定义也同样适用；
在一种实施方式中，可以根据所述速率匹配输出序列的码率确定准循环LDPC编码的处理策略。
其中，所述的码率至少包括：存在G个码率阈值，在所述G个码率阈值之间的码率选择。例如，若G等于1，即存在G＝1个码率阈值R0，则码率分为小于或等于R0的码率、大于R0的码率；若G等于2，即存在G＝2个 码率阈值R0和R1(R0小于R1)，则码率分为小于或等于R0的码率、大于R0且小于或等于R1的码率和大于R1的码率；其他码率范围定义也同样适用。
在一种实施方式中，可以根据所述信息比特序列的长度(信息长度)确定准循环LDPC编码的处理策略。
其中，所述信息比特序列的长度至少包括：存在G1个信息长度阈值，在所述G1个信息长度阈值之间的信息长度集合选择。例如，若G1等于1，即存在G1＝1个信息长度阈值K0，则信息长度分为小于或等于K0的信息长度集合、大于K0的信息长度集合；若G1等于2，即存在G1＝2个信息长度阈值K0和K1(K0小于K1)，则信息长度分为小于或等于K0的信息长度集合、大于K0且小于或等于K1的信息长度集合和大于K1的信息长度集合；其他信息长度范围定义也同样适用；
在一种实施方式中，可以根据所述速率匹配输出序列的码率和所述速率匹配输出序列的长度(码长)的组合确定准循环LDPC编码的处理策略。
其中，所述码率至少包括：存在G个码率阈值，在所述G个码率阈值之间的码率选择。例如，若G等于1，即存在G＝1个码率阈值R0，则码率分为小于或等于R0的码率、大于R0的码率；若G等于2，即存在G＝2个码率阈值R0和R1(R0小于R1)，则码率分为小于或等于R0的码率、大于R0且小于或等于R1的码率和大于R1的码率；其他码率范围定义也同样适用；
其中，所述码长至少包括：存在G1个长度阈值，在所述G1个长度阈值之间的长度集合选择。例如，若G1等于1，即存在G1＝1个长度阈值K0，则码长长度分为小于或等于K0的长度集合、大于K0的长度集合；若G1等于2，即存在G1＝2个长度阈值K0和K1(K0小于K1)，则码长长度分为小于或等于K0的长度集合、大于K0且小于或等于K1的长度集合和大于K1的长度集合；其他码长长度范围定义也同样适用；
在一种实施方式中，可以根据所述速率匹配输出序列的码率和所述信息比特序列的长度(信息长度)的组合确定准循环LDPC编码的处理策略。
在一种实施方式中，可以根据所述信息比特序列的控制信息格式确定准 循环LDPC编码的处理策略。
其中，所述控制信息格式是由系统确定，包括下行控制信息(Downlink Control Information，DCI)格式，如包括：编码调制方案(MCS)、HARQ重传、资源调度信息等控制信息。
在一种实施方式中，可以根据所述信息比特序列的循环冗余校验(Cyclic Redundancy Check，简称CRC)格式确定准循环LDPC编码的处理策略。
其中，所述CRC加扰格式是由系统确定，对下行数据或者控制信息进行加扰以提高系统鲁棒性，如可以携带一些控制信息等；
在一种实施方式中，可以根据所述信息比特序列对应的搜索空间确定准循环LDPC编码的处理策略。
其中，所述搜索空间是指LTE系统定义的公共搜索空间(Common Search Space)和用户设备特定搜索空间(UE-Specific Search Space)，以及还可以包括其他搜索空间定义。
在一种实施方式中，可以根据所述信息比特序列对应的CSI(Channel State Information)进程确定准循环LDPC编码的处理策略。
其中，所述CSI进程是指LTE系统定义的信道状态信息，以及还可以包括其他信道状态信息定义，比如，5G或NR系统中的定义；
在一种实施方式中，可以根据所述信息比特序列的子帧集合索引号确定准循环LDPC编码的处理策略。
其中，所述子帧集合索引号是指：在一个无线帧数据中分为多个子帧(如LTE系统中包括10个子帧，每个子帧包括2个时隙)，每个子帧都会赋予一个子帧索引号，所述的子帧索引号即为所述子帧集合索引。以及所述子帧集合索引号还可以包括其他系统定义的子帧集合索引号定义，比如，5G或NR系统中的定义；
在一种实施方式中，可以根据所述信息比特序列的调制编码MCS等级确定准循环LDPC编码的处理策略。
其中，所述信息比特序列的调制编码MCS等级是通信系统用于指示调制阶数和码率的等级索引号，如16个等级、32等级或64等级等。以及所述 调制编码MCS等级还可以包括其他系统定义的调制编码MCS等级定义，比如，5G或NR系统中的定义；
在一种实施方式中，可以根据以下至少之一确定准循环LDPC编码的处理策略：所述信息比特序列的链路方向、所述信息比特序列的控制信道单元CCE的聚合等级、所述信息比特序列的加扰方式；所述信息比特序列的信道类型、所述信息比特序列的载波频率、所述信息比特序列的HARQ数据传输版本号。
其中，所述信息比特序列的链路方向包括：上行数据或下行数据；上行数据是由用户设备向基站传输数据，下行数据是由基站向用户设备传输数据。
所述信息比特序列的控制信道单元CCE(Control Channel Element)的聚合等级是指分配给控制信令的资源单元数目，如LTE系统中为{1,2,4,8}，其他通信系统，比如5G系统或者NR系统中的相应定义也同样适用。
所述信息比特序列的加扰方式是指对信息比特序列进行加扰，以打乱或随机化信息比特序列，加扰方式可以有很多种，如可以和等长的随机序列进行异或操作，所述随机序列可以有多种形式。
所述信息比特序列的信道类型可以包括：数据信道、控制信道、广播信道等；或者，更为具体的可以包括为：物理下行共享信道(PDSCH，用于承载下行用户信息和高层信令)、物理广播信道(PBCH，用于承载主系统信息块信息，传输用于初始接入)、物理多播信道(PMCH，用于承载多媒体/多播信息)、物理控制格式指示信道(PCFICH，用于承载该子帧上控制区域大小的信息)、物理下行控制信道(PDCCH，用于承载下行控制的信息，如上行调度指令、下行数据传输是指、公共控制信息等)和物理HARO指示信道(PHICH，用于承载对于终端上行数据的ACK/NACK反馈信息)。
所述信息比特序列的载波频率是指承载所述信息比特序列的频率带宽内的中心频率，一般来说高载波频率可以使用的带宽大，低载波频率可以使用的带宽小。
所述信息比特序列的HARQ数据传输版本号是在控制信息中获取的当前数据传输的HARQ版本号。
在一种实施方式中，可以根据所述信息比特序列的应用场景确定准循环LDPC编码的处理策略。
其中，所述应用场景包括：eMBB(enhanced Mobile Broadband，增强移动宽带)、URLLC(Ultra-Reliable and Low Latency Communications，超可靠低时延通信)场景和mMTC(massive Machine Type Communications，大规模物联网)场景，其他应用场景定义也同样适用。
在一种实施方式中，所述准循环LDPC编码包括Y个基础矩阵，依据所述表征信息比特序列的数据特征从所述Y个基础矩阵中选择出1个基础矩阵进行准循环LDPC编码，获得LDPC编码序列，Y是大于1的整数。
所述Y个基础矩阵至少包括以下特性之一：
1)所述Y个基础矩阵中存在模板矩阵相同的至少2个基础矩阵，所述模板矩阵相同是指：2个基础矩阵为M1和M2，所述M1的模板矩阵等于所述M2的模板矩阵，且所述2个基础矩阵中至少存在1个非-1元素值不相等；所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵。所述模板矩阵相同特征的有益效果是：基础矩阵之间存在嵌套特性，使得准循环LDPC译码器的结构更为统一，软信息存储和读取路由统一，译码器更为紧凑简单。
2)所述Y个基础矩阵中存在模板矩阵准相同的至少2个基础矩阵，所述模板矩阵准相同是指：2个模板矩阵有a个元素不同，所述a是大于0且小于或等于10的整数，例如，2个基础矩阵为M3和M4，所述M3的行数等于所述M4的行数，所述M3的列数等于所述M4的列数，所述M3中的所有非-1元素所对应的行列索引号对所构成的集合为SET3，所述M4中的所有非-1元素所对应的行列索引号对所构成的集合为SET4，其中，所述集合SET3与集合SET4的差集为DS3，所述DS3的元素个数小于或等于TH3，所述集合SET4与集合SET3的差集为DS4，所述DS4的元素个数小于或等于TH4，其中所述TH3和TH4是小于10的正整数。
在如图9所示的基础矩阵示例中，基础矩阵(a)(如图9(a)所示)的所有非-1元素所对应的行列索引号对所构成的集合SET3为{[0,0],[2,0],[0,1],[1,1],[2,1],[0,2],[1,2],[2,2],[0,3],[1,3],[2,3],[0,4],[1,4],[1,5],[2,5],[2,6]}， 基础矩阵(b)(如图9(b)所示)的所有非-1元素所对应的行列索引号对所构成的集合SET4为{[0,0],[1,0],[2,0],[0,1],[1,1],[0,2],[2,2],[0,3],[1,3],[2,3],[0,4],[1,4],[1,5],[2,5],[2,6]}，可以发现所述集合SET3与集合SET4的差集DS3为{[2,1],[1,2]}，所述集合SET4与集合SET3的差集为DS4为{[1,0]}，即基础矩阵(a)的模板矩阵和基础矩阵(b)的模板矩阵存在3个元素不同，可以认为是所述2个基础矩阵是模板矩阵准相同。
所述模板矩阵准相同特征的有益效果是：不仅使得准循环LDPC译码器的结构更为统一，软信息存储和读取路由统一，译码器更为紧凑简单；而且让各个基础矩阵存在部分特殊性，在几乎不改变译码器结构或者改变非常小情况下可以使得准循环LDPC编码的性能良好。
3)所述Y个基础矩阵中存在矩阵元素准相同的至少2个基础矩阵，所述矩阵元素准相同是指：2个基础矩阵中有b个元素不同，所述b是大于0且小于或等于10的整数；例如，2个基础矩阵为M5和M6，至多TH5个行列索引号对，所述M5中由所述行列索引号对所索引的元素不等于所述M6中由相同所述行列索引号对所索引的元素；所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵，TH5是小于10的正整数。所述矩阵元素准相同特征的有益效果是：可以使得准循环LDPC译码器中的交织网络依然很统一，虽有部分元素不同但是对增加的复杂度影响不大，译码器简单容易设计。在如图10(a)和图10(b)所示的基础矩阵示例中，TH5＝2，其中TH5＝2个行列索引号对为[1,0]和[0,1]。当然模板矩阵也可以在不同情况下的2个基础矩阵也可以存在矩阵元素准相同的特性。
4)所述Y个基础矩阵中存在模板矩阵嵌套的至少2个基础矩阵，所述模板矩阵嵌套是指：所述模板矩阵嵌套的2个基础矩阵中，小基础矩阵的模板矩阵是大基础矩阵的模板矩阵的一个子矩阵，例如，2个基础矩阵为M7和M8，所述M7的行数小于所述M8的行数，所述M7的列数小于所述M8的列数，所述M7的模板矩阵是所述M8的模板矩阵中的一个子矩阵。所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵。所述模板矩阵子集相等特征的有益效果是：在不同基 础矩阵大小情况下，小基础矩阵是大基础矩阵的子集，即小基础矩阵嵌套在大基础矩阵中，可以使得准循环LDPC码译码器的具有兼容性，采用同一个译码器就可以实现不同基础矩阵大小的译码，译码简单方便设计。如图11所示，基础矩阵(a)(如图11(a)所示)是基础矩阵(b)(如图11(b)所示)的一个子矩阵。
5)所述Y个基础矩阵中存在模板矩阵子集相等的至少2个基础矩阵，所述模板矩阵子集相等是指：基础矩阵1的模板矩阵中存在一个子矩阵等于基础矩阵2的模板矩阵中的一个子矩阵，例如，2个基础矩阵为M9和M10，所述M9的行数小于所述M10的行数，所述M9的列数小于所述M10的列数，所述基础矩阵M9和M10都存在以下结构：
Figure PCTCN2017085786-appb-000031
其中，所述子矩阵A和子矩阵B构成基础矩阵的核心矩阵，子矩阵C、子矩阵D1、子矩阵D2、子矩阵E都是在核心矩阵的基础上扩展出来且支持较低码率，模板矩阵子集相等包括以下特征之一：1)所述M9模板矩阵的核心矩阵是所述M10模板矩阵的核心矩阵的一个子矩阵；2)所述M9模板矩阵的子矩阵D1是所述M10模板矩阵的子矩阵D1的一个子矩阵；3)所述M9模板矩阵的子矩阵D2是所述M10模板矩阵的子矩阵D2的一个子矩阵。所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵。所述模板矩阵子集相等特征的有益效果是：基础矩阵设计比较方便，在统一模板上进行优化，译码器设计也统一，需要的路由网络一致。
6)所述Y个基础矩阵中存在基础矩阵子集相等的至少2个基础矩阵，即所述基础矩阵子集相等是指：基础矩阵1中存在一个子矩阵等于基础矩阵2中的一个子矩阵，例如，所述2个基础矩阵具有如上所述的矩阵结构(包含子矩阵A、子矩阵B、子矩阵C、子矩阵D1、子矩阵D2、子矩阵E)，所述基础矩阵子集相等是指：2个基础矩阵为M11和M12，所述M11的行数小于所述M12的行数，所述M11的列数小于所述M12的列数，基础矩阵子集相等包括以下特征之一：1)所述M11的核心矩阵是所述M12的核心矩阵 的一个子矩阵；2)所述M11的子矩阵D1是所述M12的子矩阵D1的一个子矩阵；3)所述M11的子矩阵D2是所述M12的子矩阵D2的一个子矩阵。所述基础矩阵子集相等特征的有益效果是：基础矩阵中部分子矩阵相等，不仅译码器路由网络和移位网络统一，而且使得基础矩阵的基础矩阵元素特性基本一致，有利于保证准循环LDPC编码的性能保持良好。所述的子矩阵D1可以对应于速率匹配过程中不传输的系统列构成的子矩阵；
在一种实施方式中，所述基础矩阵中至少有预设比例的非-1元素位置与参考模板矩阵中‘1’的位置相同，所述参考模板矩阵为以下模板矩阵的一个子矩阵：
Figure PCTCN2017085786-appb-000032
其中，所述模板矩阵中，元素等于‘1’说明基础矩阵中对应所述位置的元素为非-1元素值，元素等于‘0’说明基础矩阵中对应所述位置的元素为-1元素值。优选地，所述预设比例是大于60％且小于或等于100％的实数。
优选地，所述基础矩阵如图12所示的基础矩阵示例，所述预设比例等于100％。
实施例3
本发明实施例3提供一种准循环LDPC编码处理方法，包括：
所述基础矩阵的模板矩阵HBG与第一模板矩阵H1 BG相同：
所述第一模板矩阵包括t个子矩阵,即
Figure PCTCN2017085786-appb-000033
其中，H1 BGsub1，H1 BGsub2,…,H1 BGsubt分别为所述第一模板矩阵的第1，第2，…,第t子矩阵。所述每个子矩阵HBGsubi都包含所述第一模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行的数目为R1 subi，并且，0<R1 subi≤R1 BG,i＝1,2，…,t，其中R1 BG是所述第一模板矩阵H1 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
其中，所述基础矩阵的模板矩阵中的元素仅具有“0”或“1”两种取值。所述模板矩阵与所述基础矩阵具有相同的行数和列数，所述模板矩阵中的“1”元素和“0”元素分别对应于所述基础矩阵中的非“-1”元素和“-1”元素；
存在1个第二模板矩阵，其中，所述第二模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
所述第二模板矩阵H2 BG包含t个子矩阵，即
Figure PCTCN2017085786-appb-000034
其中，H2 BGsub1，H2 BGsub2,…,H2 BGsubt分别为所述第二模板矩阵的第1，第2，…,第t子矩阵。所述每个子矩阵H2 BGsubi都包含所述第二模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R2 subi,并且，0≤R2 subi≤R2 BG,i＝1,2，…,t，其中R2 BG是所述第二模板矩阵H2 BGi的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
在一种实施方式中，所述第一模板矩阵与第二模板矩阵之间存在如下关系：
所述第一模板矩阵的第i子矩阵H1 BGsubi与所述第二模板矩阵的第i子矩阵H2 BGsubi相同。其中，i为正整数，并且i＝0,或1,或2….,或t；
在一种实施方式中，所述第一模板矩阵的第i子矩阵H1 BGsubi与调整后的所述第二模板矩阵的第i子矩阵H2’ BGsubi相同；其中，i为正整数，并且i＝0,或1,或2….,或t；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第1行，比调整前的子矩阵H2 BGsub1的第1行增加x1个和/或减少了x1’个 “1”元素，其中x1和x’是整数，并且0≤x1≤15，0≤x1’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第2行，比调整前的子矩阵H2 BGsub1的第2行增加x2个和/或减少了x2’个“1”元素，其中x2和x2’是整数，并且0≤x2≤15，0≤x2’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第3行，比调整前的子矩阵H2 BGsub1的第3行增加x3个和/或减少了x3’个“1”元素，其中x3和x3’是整数，并且0≤x3≤15，0≤x3’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第4行，比调整前的子矩阵H2 BGsub1的第4行增加x4个和/或减少了x4’个“1”元素，其中x4和x4’是整数，并且0≤x4≤15，0≤x4’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第5行，比调整前的子矩阵H2 BGsub1的第5行增加x5个和/或减少了x5’个“1”元素，其中x5和x5’是整数，并且0≤x5≤15，0≤x5’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第6行，比调整前的子矩阵H2 BGsub1的第1行增加x6个和/或减少了x6’个“1”元素，其中x6和x6’是整数，并且0≤x6≤15，0≤x6’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵；其中，所述对第i子矩阵H2 BGsubi的各行重新排列是指改变所述子矩阵各行H2 BGsubi的排列顺序；
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵；其中，Kb是所述第二模板矩阵的列数与行数的差值，Kb是大于0的整数，L和M是个位数。一种较为具体的示例为，所述第二模板矩阵为
Figure PCTCN2017085786-appb-000035
Figure PCTCN2017085786-appb-000036
可以看出，所述第二模板矩阵为46行68列的矩阵，Kb为列数与行数的差值，即Kb＝68-46＝22。第二模板矩阵包括t＝3个子矩阵H2 BGsub1，H2 BGsub2,H2 BGsub3，其中，第1行至第17行构成第1个子矩阵H2 BGsub1，第18行至第20行构成第2个子矩阵H2 BGsub2，第21行至第46行构成第1个子矩阵H2 BGsub3。所述调整前的第i＝2子矩阵H2 BGsubi为以上所述第二模板矩阵的第18行到第20行构成的3行68列的子矩阵，如下
Figure PCTCN2017085786-appb-000037
其中，所述调整后的第二模板矩阵的第i＝2子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新 排列后的矩阵，其中，M＝为2，L＝2，M＝4，其中一种优选的方案为，对所述调整前的第i＝2子矩阵H2 BGsubi(3行68列的子矩阵)的前Kb+M＝26列矩阵部分进行行重新排列，对L＝2行进行重新排列获得，即对前Kb+M＝26列矩阵部分的第1行和第3行交换(重新排列)可以获得如下的所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi：
Figure PCTCN2017085786-appb-000038
其中，第1个子矩阵和第3个子矩阵没有调整，可以得到所述调整后的第二模板矩阵为：
Figure PCTCN2017085786-appb-000039
Figure PCTCN2017085786-appb-000040
第一模板矩阵也包括t＝3个子矩阵H1 BGsub1，H1 BGsub2,H1 BGsub3，其中，第1行至第17行构成第1个子矩阵H1 BGsub1，第18行至第20行构成第2个子矩阵H1 BGsub2，第21行至第46行构成第1个子矩阵H1 BGsub3。所述第一模板矩阵的第i＝2子矩阵H1 BGsubi与所述调整后的第二模板矩阵的第i＝2子矩阵H2’ BGsubi相同，以及所述第一模板矩阵的第1子矩阵和第3子矩阵和所述调整后的第二模板矩阵的第1子矩阵和第3子矩阵相同。可以知道，所述第一模板矩阵等于如上所述示例的所述调整后的第二模板矩阵。以及所述基础矩阵的模板矩阵HBG与第一模板矩阵H1 BG相同，即实际进行编码所使用的基础矩阵的模板矩阵与所述第一模板矩阵相同，根据仿真，误码块率等于0.01下信噪比需求如下表所示(表中的第1列中第2至第4元素分别为3个码率值，第1行中第2至第15元素分别为不同的信息长度，其余为对应码率Rate和信息长度K所指示的信噪比数值，所述信噪比数值越低说明性能越好)：调整第i＝2子矩阵后的性能：
Figure PCTCN2017085786-appb-000041
没有调整的性能
Figure PCTCN2017085786-appb-000042
可以发现调整后的性能几乎都好于没有调整的性能。
优选地，在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵为H2” BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分比所述矩阵H2” BGsubi增加x7个和/或减少了x7’个“1”元素，其中x7和x7’是整数，并且0≤x7≤15，0≤x7’≤15。
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵为H2”’ BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi比所述矩阵H2”’ BGsubi增加x8个和/或减少了x8’个“1”元素，其中x8和x8’是整数，并且0≤x8≤15，0≤x8’≤15。
存在1个第三模板矩阵，其中，所述第三模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
所述第三模板矩阵H3 BG包含t个子矩阵，即
Figure PCTCN2017085786-appb-000043
其中，H3 BGsub1，H3 BGsub2,…,H3 BGsubt分别为所述第三模板矩阵的第1，第2，…,第t子矩阵，所述每个子矩阵H3 BGsubi包含所述第三模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R3 subi，并且，0<R3 subi≤R3 BG,i＝1,2，…,t，其中R3 BG是所述第三模板矩阵H3 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
在一种实施方式中，所述第一模板矩阵中至少有1个子矩阵H1 BGsubi，与所述第三模板矩阵的一个子矩阵H3 BGsubi相同，其中i为整数，并且1≤i≤11。
在一种实施方式中，所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第二模板矩阵的子矩阵H2’ BGsubi相同。
其中，所述调整后的第二模板矩阵的子矩阵H2’ BGsubi比调整之前的子矩阵H2 Bgsubi中“1”元素的个数增加的比例为a1％和/或减少的比例为a1’％；其中，a1和a1’为不超过30的正数；
在一种实施方式中，所述调整后的子矩阵H2’ BGsubi中，前g1行中“1”元素的个数增加的比例为a2％和/或减少的比例为a2’％，R2 subi-g1行中“1” 元素的个数增加的比例为a3％和/或减少的比例为a3’％；其中，a2，a3，a2’，a3’都是不超过30的正数，并且a2≥a3；
在一种实施方式中，所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第三模板矩阵的子矩阵H3’ BGsubi相同。
其中，所述调整后的第三模板矩阵的子矩阵H3’ BGsubi比调整之前的子矩阵H3 BGsubi中“1”元素的个数增加的比例为b1％和/或减少的比例为b1’％；其中，b1和b1’为不超过30的正数；
在一种实施方式中，所述调整后的子矩阵H3’ BGsubi中，前g2行中“1”元素的个数增加的比例为b2％和/或减少的比例为b2’％，R3 subi-g2行中“1”元素的个数增加的比例为b3％和/或减少的比例为b3’％；其中，b2，b3，b2’，b3’都是不超过30的正整数，并且b2≥b3；
在一种实施方式中，所述第二模板矩阵和第三模板矩阵为如下模板矩阵Hb1至Hb10中的模板矩阵；
其中，
所述的模板矩阵Hb1为
Figure PCTCN2017085786-appb-000044
Figure PCTCN2017085786-appb-000045
所述的模板矩阵Hb2为：
Figure PCTCN2017085786-appb-000046
Figure PCTCN2017085786-appb-000047
所述的模板矩阵Hb3为：
Figure PCTCN2017085786-appb-000048
Figure PCTCN2017085786-appb-000049
所述的模板矩阵Hb4为：
Figure PCTCN2017085786-appb-000050
Figure PCTCN2017085786-appb-000051
所述的模板矩阵Hb5为：
Figure PCTCN2017085786-appb-000052
Figure PCTCN2017085786-appb-000053
所述的模板矩阵Hb6为：
Figure PCTCN2017085786-appb-000054
Figure PCTCN2017085786-appb-000055
所述的模板矩阵Hb7为：
Figure PCTCN2017085786-appb-000056
Figure PCTCN2017085786-appb-000057
所述的模板矩阵Hb8为：
Figure PCTCN2017085786-appb-000058
Figure PCTCN2017085786-appb-000059
所述的模板矩阵Hb9为：
Figure PCTCN2017085786-appb-000060
Figure PCTCN2017085786-appb-000061
所述的模板矩阵Hb10为：
Figure PCTCN2017085786-appb-000062
Figure PCTCN2017085786-appb-000063
所述的模板矩阵Hb11为
Figure PCTCN2017085786-appb-000064
Figure PCTCN2017085786-appb-000065
在一种实施方式中，所述第二模板矩阵和第三模板矩阵为经过调整的所述模板矩阵Hb1至Hb11中的模板矩阵；
其中，经过调整的模板矩阵比调整前的模板矩阵中“1”元素的个数增加的比例为c％和/或减少的比例为c’％，其中c和c’为非负实数，并且c≤5，c’≤5；
实施例4
如图13所示，本发明实施例4还提供一种准循环LDPC编码处理装置，包括：
处理模块1301，设置为根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；以及，依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出；
存储模块1302，设置为存储所述基础矩阵和所述提升值。
在一种实施方式中，所述数据特征包括以下至少之一：
所述信息比特序列对应的工作模式、所述信息比特序列对应的应用场景、所述信息比特序列对应的链路方向、用户设备类型、所述信息比特序列的长 度信息、所述信息比特序列的调制编码方案MCS等级、所述信息比特序列的控制信道单元CCE的聚合等级、所述信息比特序列对应的搜索空间、所述信息比特序列的加扰方式、所述信息比特序列的循环冗余校验CRC格式、所述信息比特序列的信道类型、所述信息比特序列对应的控制信息格式、所述信息比特序列对应的信道状态信息CSI进程、所述信息比特序列的子帧索引号、所述信息比特序列对应的载波频率、所述信息比特序列的发行版本、所述信息比特序列的覆盖范围、对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的长度、所述速率匹配输出序列的码率、所述速率匹配输出序列的码率和所述速率匹配输出序列的长度的组合、所述速率匹配输出序列的码率和所述信息比特序列的长度的组合、所述信息比特序列的混合自动重传请求HARQ数据传输版本号。
在一种实施方式中，处理模块，设置为采用以下方式确定准循环低密度奇偶校验LDPC编码的处理策略：
确定以下至少之一：
所述基础矩阵的核心矩阵校验块结构；所述基础矩阵的正交性；所述基础矩阵的特性；所述基础矩阵的最大系统列数；所述准循环LDPC编码的最大系统列数；所述基础矩阵的个数；所述基础矩阵的元素修正方法；所述基础矩阵的边数；所述基础矩阵在最大信息比特序列长度下的最小码率；所述基础矩阵在缩短编码下的最小码率；所述提升值的取值方法；所述提升值的颗粒度取值方法；所述提升值的最大值；对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的系统列不传数目；所述速率匹配输出序列的校验列打孔方法；所述速率匹配输出序列的交织方法；所述速率匹配输出序列的比特选择起始比特位置；所述准循环LDPC编码所支持的最大信息长度；所述准循环LDPC编码所支持的信息比特长度取值方法；所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法；所述准循环LDPC编码的缩短编码最大列数；所述准循环LDPC编码的混合自动重传请求HARQ合并方式；所述速率匹配输出序列的比特选择起始位置；所述准循环LDPC编码的HARQ最大传输次数；所述准循环LDPC编码的HARQ传输版本数目。
在一种实施方式中，所述工作模式包括：带内工作模式、带外工作模式、独立工作模式；
所述应用场景包括：增强移动宽带eMBB场景、超可靠低时延通信URLLC场景、大规模物联网mMTC场景；
所述链路方向包括：上行数据方向、下行数据方向。
在一种实施方式中，所述信息比特序列的长度信息包括：大于正整数值K0的长度信息和小于或等于正整数值K0的长度信息，其中K0是大于128的一个整数。
在一种实施方式中，所述基础矩阵Hb为：
Figure PCTCN2017085786-appb-000066
其中，子矩阵A和子矩阵B构成的矩阵[A B]是所述基础矩阵的核心矩阵，所述子矩阵B是核心矩阵校验块；
所述核心矩阵校验块结构从以下至少2种结构类型中进行选择：下三角结构、双对角结构、准双对角结构；
其中，所述下三角结构的矩阵包括以下a)-c)三个特征：a)矩阵中行索引号为i和列索引号为j的元素都等于-1，且j>i；b)矩阵中对角线上的所有元素都是非-1元素；c)矩阵中对角线以下的所有元素中至少存在1个非-1元素；
所述双对角结构的矩阵包括以下a)-b)两个特征：a)矩阵中的首列中包括3个非-1元素，其中首列的首元素和尾元素都是非-1元素；b)矩阵中列索引号为i且行索引号为(i-1)的元素以及列索引号为i且行索引号为i的元素均是非-1元素，i＝1,2,…,(I0-1)，其中I0是所述矩阵的行数；
所述准双对角结构的矩阵包括以下任意一种特征：a)矩阵中行索引号为(mb0-1)和列索引号为0所指示的元素是非-1元素，以及矩阵中右上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；b)矩阵中行索引号为(mb0-1)和列索引号为(mb0-1)所指示的元素是非-1元素，以及矩阵中左上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；c)矩阵中行索引号为0和列索引号为0所指示的元素是非-1元素，以及矩阵中右下角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；其中所述mb0是所述矩阵的行数。
在一种实施方式中，所述基础矩阵Hb为：
Figure PCTCN2017085786-appb-000067
其中，子矩阵D的列数小于或等于子矩阵A和子矩阵B构成的核心矩阵[A B]的列数，基础矩阵的正交性是所述子矩阵D的正交特性，所述基础矩阵的正交性从以下至少2种类型中进行选择：正交特性、准正交特性、非正交特性；
其中，所述正交特性包括：行索引号集合RowSETi(i＝0,1,…,(I-1))之间无交集，所有所述行索引号集合RowSETi(i＝0,1,…,(I-1))的并集构成所述子矩阵D的所有行索引号，子矩阵D中由行索引号集合RowSETi所指示的所有行构成的子矩阵Di中在任意一个列索引号所指示的所有元素中至多有1个非-1元素，其中所述I是小于所述子矩阵D行数的正整数，所述RowSETi(i＝0,1,…,(I-1))至少包括2个元素；
所述准正交特性包括：2个列索引号集合ColSET0和ColSET1，ColSET0和ColSET1无交集且ColSET0和ColSET1的并集构成所述子矩阵D的所有列索引号，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩阵为D0，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1，所述D1具有所述正交特性，而D0不具有所述正交特性；
所述非正交特性包括：所述子矩阵D不具有如上所述的正交特性和准正交特性。
在一种实施方式中，所述基础矩阵的最大系统列数为从2至32中的至少2个整数值中选择。
在一种实施方式中，所述基础矩阵的最大系统列数为从以下至少2个整数值中进行选择：4、6、8、10、16、24、30、32。
在一种实施方式中，所述基础矩阵的个数为从以下至少2个整数值中进行选择：1、2、3、4。
在一种实施方式中，所述基础矩阵的元素修正方法从以下至少2种方法中进行选择：
方法1：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000068
方法2：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000069
方法3：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000070
方法4：按以下处理方式获得所述基础矩阵的元素Pi,j：
基础矩阵的每个非-1元素位置有L比特的比特序列，所有提升值构成H组提升值集合，如果Z属于第k组提升值集合，则对于第k组提升值集合的基础矩阵对应非-1位置的元素值为：从对应所述非-1元素位置的L比特的比特序列中选取左起的k比特以及第2k比特和第2k-1比特构成(k+2)比特的比特序列，所述(k+2)比特的比特序列对应的数值即为对应提升值Z的基础矩阵中相应非-1元素位置的元素值；
方法5：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000071
方法6：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000072
方法7：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000073
方法8：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000074
方法9：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000075
方法10：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Pi,j＝Vi,j mod zprime
方法11：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000076
方法12：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
Figure PCTCN2017085786-appb-000077
其中，Vi,j是对应于Zmax的基础矩阵的第i行第j列元素值，Pi,j是对应于Z的基础矩阵的第i行第j列元素值，Z是准循环LDPC编码的提升值，Zmax是大于0的整数，Z是小于或等于Zmax的正整数；
所述的t是：
Figure PCTCN2017085786-appb-000078
所述的s是使得2s≤Z成立的最大整数；
所述的w是对应于提升值Z的确定整数值；所述zprime是小于或等于提升值Z的最大素数。
在一种实施方式中，所述基础矩阵在最大信息比特序列长度下的最小码 率为从大于0且小于1的至少2个实数值中选择。
在一种实施方式中，所述基础矩阵在最大信息比特序列长度下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3、1/2、2/3。
在一种实施方式中，所述基础矩阵在缩短编码下的最小码率为从大于0且小于1的至少2个实数值中选择。
在一种实施方式中，所述基础矩阵在缩短编码下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3。
在一种实施方式中，所述提升值的取值方法从以下至少2种方法中进行选择：
方法1：
所述提升值是2的正整数d次幂与正整数c相乘的积；其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素；
方法2：
所述提升值是取自Zmin至Zmax的连续整数；
其中，Zmin和Zmax是大于0的整数，Zmax大于Zmin；
方法3：
大小相邻提升值的差值等于2的整数次幂；
其中，所有的提升值构成集合Zset，所述集合Zset包括多个子集合，子集合内任意大小相邻提升值的差值都等于2的非负整数次幂；
方法4：
所述提升值由所述信息比特序列的长度和所述基础矩阵系统列数确定；
方法5：
所述提升值由所述信息比特序列的长度、所述基础矩阵系统列数和整数集合W确定；
方法6：
所述提升值等于2的正整数次幂。
在一种实施方式中，所述方法1中，所述集合C和集合D为包括以下集合对之一：C＝{4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{3,4,5,6,7,8}和D＝{0,1,2,3,4,5,6}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{16,20,24,28}和D＝{0,1,2,3,4,5}；C＝{16,20,24,28}和D＝{0,1,2,3,4}；C＝{1,2,3,4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{1,2,3,4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；
所述方法3中，所述集合Zset包括以下集合之一：{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:320}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:512}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}；
其中，集合{a:b:c}中，a是所述集合中的第一个元素，c是所述集合中的最后一个元素，b是所述集合中相邻两个元素之间的间隔值；
所述方法4中，提升值Z是：
Figure PCTCN2017085786-appb-000079
其中，K是所述信息比特序列的长度，kb是所述基础矩阵系统列数；
所述方法5中，提升值Z是：Z＝Zorig+W(Zorig)；
其中，
Figure PCTCN2017085786-appb-000080
K是所述信息比特序列的长度，kb是所述基础矩阵系统列数，W(Zorig)是整数集合W中对应于所述Zorig的一个元素值；
所述方法6中，提升值取值为以下集合之一：{2,4,8,16,32,64,128,256,512}、{2,4,8,16,32,64,128,256}、{2,4,8,16,32,64,128}、{2,4,8,16,32,64}、{2,4,8,16,32}。
在一种实施方式中，所述提升值的颗粒度为所有提升值中任意2个大小相邻提升值之间的差值，所述提升值的颗粒度的取值方法为从以下至少2种方法类型中进行选择：2的非负整数次幂的取值方法；固定正整数的取值方法；第一正整数集合乘以第二正整数的取值方法。
在一种实施方式中，当所述提升值的颗粒度的取值方法采用所述2的非 负整数次幂的取值方法时，所述提升值的颗粒度取值的集合包括以下之一：{1,2,4,8,16}、{1,2,4,8,16,32}、{1,2,4,8,16,32,64}、{1,2,4,8,16,32,64,128}；
当所述提升值的颗粒度的取值方法采用所述固定正整数的取值方法时，所述固定正整数是小于或等于128的正整数。
在一种实施方式中，所述提升值的最大值为从4至1024中的至少2个整数值中选择。
在一种实施方式中，所述提升值的最大值为从以下至少2个整数值中选择：16、32、64、128、256、320、384、512、768、1024。
在一种实施方式中，所述准循环LDPC编码所支持的最大信息长度为从128至8192中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码所支持的最大信息长度为从以下至少2个整数值中选择：256、512、768、1024、2048、4096、6144、7680、8192。
在一种实施方式中，所述准循环LDPC编码所支持的信息比特长度颗粒度为所有支持信息比特长度中任意2个大小相邻长度之间的差值，所述信息比特长度颗粒度取值方法为从2至256中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法为从以下至少2个整数值中选择：2、4、8、16、32、64、128、256。
在一种实施方式中，所述准循环LDPC编码的缩短编码的最大列数为
Figure PCTCN2017085786-appb-000081
其中，ΔK是准循环LDPC编码中所填充的最大比特数目，Z是提升值，所述缩短编码的最大列数为从1至24中的至少2个整数值中选择。
在一种实施方式中，所述准循环LDPC编码的缩短编码的最大列数从以下至少2个整数值中选择：0、1、2、3、4、5、6、8、12、16、24。
在一种实施方式中，所述速率匹配输出序列的系统列不传数目为从以下至少2个整数值中选择：0、1、2、3。
在一种实施方式中，所述准循环LDPC编码的HARQ合并方式从以下至少2种类型中进行选择：软合并方式、增量冗余合并方式、软合并与增量冗 余合并混合方式。
在一种实施方式中，所述准循环LDPC编码的HARQ最大传输次数为从以下至少2个整数值中选择：1、2、3、4、5、6。
在一种实施方式中，所述HARQ传输版本数目为从1至64中的至少2个整数值中选择。
在一种实施方式中，所述HARQ传输版本数目为从以下至少2个整数值中选择：2、4、6、8、12、16、24、32。
在一种实施方式中，所述基础矩阵从Y个基础矩阵中选择一个，Y是大于1的整数；
其中，所述Y个基础矩阵至少包括以下特征之一：
所述Y个基础矩阵中存在模板矩阵相同的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵准相同的至少2个基础矩阵；
所述Y个基础矩阵中存在矩阵元素准相同的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵嵌套的至少2个基础矩阵；
所述Y个基础矩阵中存在模板矩阵子集相等的至少2个基础矩阵；
所述Y个基础矩阵中存在基础矩阵子集相等的至少2个基础矩阵；
其中，所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵；
所述模板矩阵准相同是指：2个模板矩阵有a个元素不同，所述a是大于0且小于或等于10的整数；
所述矩阵元素准相同是指：2个基础矩阵中有b个元素不同，所述b是大于0且小于或等于10的整数；
所述模板矩阵嵌套的2个基础矩阵中，小基础矩阵的模板矩阵是大基础矩阵的模板矩阵的一个子矩阵；
所述模板矩阵子集相等是指：基础矩阵1的模板矩阵中存在一个子矩阵等于基础矩阵2的模板矩阵中的一个子矩阵；
所述基础矩阵子集相等是指：基础矩阵1中存在一个子矩阵等于基础矩 阵2中的一个子矩阵。
在一种实施方式中，所述基础矩阵中至少有预设比例的非-1元素位置与参考模板矩阵中‘1’的位置相同，所述参考模板矩阵为以下模板矩阵的一个子矩阵：
Figure PCTCN2017085786-appb-000082
其中，所述模板矩阵中，元素等于‘1’说明基础矩阵中对应所述位置的元素为非-1元素值，元素等于‘0’说明基础矩阵中对应所述位置的元素为-1元素值。优选地，所述预设比例是大于60％且小于或等于100％的实数。
所述基础矩阵的模板矩阵HBG与第一模板矩阵H1 BG相同：
所述第一模板矩阵包括t个子矩阵,即
Figure PCTCN2017085786-appb-000083
其中，H1 BGsub1，H1 BGsub2,…,H1 BGsubt分别为所述第一模板矩阵的第1，第2，…,第t子矩阵。所述每个子矩阵HBGsubi都包含所述第一模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行的数目为R1 subi，并且，0<R1 subi≤R1 BG,i＝1,2，…,t，其中R1 BG是所述第一模板矩阵H1 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
其中，所述基础矩阵的模板矩阵中的元素仅具有“0”或“1”两种取值。所述模板矩阵与所述基础矩阵具有相同的行数和列数，所述模板矩阵中的“1”元素和“0”元素分别对应于所述基础矩阵中的非“-1”元素和“-1”元素；
存在1个第二模板矩阵，其中，所述第二模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
所述第二模板矩阵H2 BG包含t个子矩阵，即
Figure PCTCN2017085786-appb-000084
其中，H2 BGsub1，H2 BGsub2,…,H2 BGsubt分别为所述第二模板矩阵的第1，第2，…,第t子矩阵。所述每个子矩阵H2 BGsubi都包含所述第二模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R2 subi,并且，0≤R2 subi≤R2 BG,i＝1,2，…,t，其中R2 BG是所述第二模板矩阵H2 BGi的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
在一种实施方式中，所述第一模板矩阵与第二模板矩阵之间存在如下关系：
所述第一模板矩阵的第i子矩阵H1 BGsub1与所述第二模板矩阵的第i子矩阵H2 BGsub1相同。其中，i为正整数，并且i＝0,或1,或2….,或t；
在一种实施方式中，所述第一模板矩阵的第i子矩阵H1 BGsub1与调整后的所述第二模板矩阵的第i子矩阵H2’ BGsub1相同；其中，i为正整数，并且i＝0,或1,或2….,或t；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第1行，比调整前的子矩阵H2 BGsub1的第1行增加x1个和/或减少了x1’个“1”元素，其中x1和x’是整数，并且0≤x1≤15，0≤x1’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第2行，比调整前的子矩阵H2 BGsub1的第2行增加x2个和/或减少了x2’个 “1”元素，其中x2和x2’是整数，并且0≤x2≤15，0≤x2’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第3行，比调整前的子矩阵H2 BGsub1的第3行增加x3个和/或减少了x3’个“1”元素，其中x3和x3’是整数，并且0≤x3≤15，0≤x3’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第4行，比调整前的子矩阵H2 BGsub1的第4行增加x4个和/或减少了x4’个“1”元素，其中x4和x4’是整数，并且0≤x4≤15，0≤x4’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第5行，比调整前的子矩阵H2 BGsub1的第5行增加x5个和/或减少了x5’个“1”元素，其中x5和x5’是整数，并且0≤x5≤15，0≤x5’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第6行，比调整前的子矩阵H2 BGsub1的第1行增加x6个和/或减少了x6’个“1”元素，其中x6和x6’是整数，并且0≤x6≤15，0≤x6’≤15；
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵；其中，所述对第i子矩阵H2 BGsubi的各行重新排列是指改变所述子矩阵各行H2 BGsubi的排列顺序；
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵；其中，Kb是所述第二模板矩阵的列数与行数的差值，Kb是大于0的整数，L和M是个位数。
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵为H2” BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分比所述矩阵H2” BGsubi增加x7个和/或减少了x7’个“1”元素，其中x7和x7’是整数，并且0≤x7≤15，0≤x7’≤15。
在一种实施方式中，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵为H2”’ BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi比所述矩阵H2”’ BGsubi增加x8个和/或减少了x8’个“1”元素，其中x8和x8’是整数，并且0≤x8≤15，0≤x8’≤15。
存在1个第三模板矩阵，其中，所述第三模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
所述第三模板矩阵H3 BG包含t个子矩阵，即
Figure PCTCN2017085786-appb-000085
其中，H3 BGsub1，H3 BGsub2,…,H3 BGsubt分别为所述第三模板矩阵的第1，第2，…,第t子矩阵。所述每个子矩阵H3 BGsubi包含所述第三模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R3 subi，并且，0<R3 subi≤R3 BG,i＝1,2，…,t，其中R3 BG是所述第三模板矩阵H3 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤11；
在一种实施方式中，所述第一模板矩阵中至少有1个子矩阵H1 BGsubi，与所述第三模板矩阵的一个子矩阵H3 BGsubi相同，其中i为整数，并且1≤i≤11。
在一种实施方式中，所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第二模板矩阵的子矩阵H2’ BGsubi相同。
其中，所述调整后的第二模板矩阵的子矩阵H2’ BGsubi比调整之前的子矩阵H2 Bgsubi中“1”元素的个数增加的比例为a1％和/或减少的比例为a1’％；其中，a1和a1’为不超过30的正数；
在一种实施方式中，所述调整后的子矩阵H2’ BGsubi中，前g1行中“1”元素的个数增加的比例为a2％和/或减少的比例为a2’％，R2 subi-g1行中“1”元素的个数增加的比例为a3％和/或减少的比例为a3’％；其中，a2，a3，a2’，a3’都是不超过30的正数，并且a2≥a3；
在一种实施方式中，所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第三模板矩阵的子矩阵H3’ BGsubi相同。
其中，所述调整后的第三模板矩阵的子矩阵H3’ BGsubi比调整之前的子矩阵H3 BGsubi中“1”元素的个数增加的比例为b1％和/或减少的比例为b1’％；其中，b1和b1’为不超过30的正数；
在一种实施方式中，所述调整后的子矩阵H3’ BGsubi中，前g2行中“1”元素的个数增加的比例为b2％和/或减少的比例为b2’％，R3 subi-g2行中“1”元素的个数增加的比例为b3％和/或减少的比例为b3’％；其中，b2，b3，b2’，b3’都是不超过30的正整数，并且b2≥b3；
在一种实施方式中，所述第二模板矩阵和第三模板矩阵为如下模板矩阵Hb1至Hb10中的模板矩阵；
其中，
所述的模板矩阵Hb1为
Figure PCTCN2017085786-appb-000086
Figure PCTCN2017085786-appb-000087
所述的模板矩阵Hb2为：
Figure PCTCN2017085786-appb-000088
Figure PCTCN2017085786-appb-000089
所述的模板矩阵Hb3为：
Figure PCTCN2017085786-appb-000090
Figure PCTCN2017085786-appb-000091
所述的模板矩阵Hb4为：
Figure PCTCN2017085786-appb-000092
Figure PCTCN2017085786-appb-000093
所述的模板矩阵Hb5为：
Figure PCTCN2017085786-appb-000094
Figure PCTCN2017085786-appb-000095
所述的模板矩阵Hb6为：
Figure PCTCN2017085786-appb-000096
Figure PCTCN2017085786-appb-000097
所述的模板矩阵Hb7为：
Figure PCTCN2017085786-appb-000098
Figure PCTCN2017085786-appb-000099
所述的模板矩阵Hb8为：
Figure PCTCN2017085786-appb-000100
Figure PCTCN2017085786-appb-000101
所述的模板矩阵Hb9为：
Figure PCTCN2017085786-appb-000102
所述的模板矩阵Hb10为：
Figure PCTCN2017085786-appb-000103
Figure PCTCN2017085786-appb-000104
所述的模板矩阵Hb11为
Figure PCTCN2017085786-appb-000105
Figure PCTCN2017085786-appb-000106
在一种实施方式中，所述第二模板矩阵和第三模板矩阵为经过调整的所述模板矩阵Hb1至Hb11中的模板矩阵；
其中，经过调整的模板矩阵比调整前的模板矩阵中“1”元素的个数增加的比例为c％和/或减少的比例为c’％，其中c和c’为非负实数，并且c≤5，c’ ≤5；
实施例5
本发明实施例5提供一种用于准循环LDPC编码处理的电子设备，包括：存储器和处理器；
所述存储器设置为保存用于准循环LDPC编码处理的程序，所述用于准循环LDPC编码处理的程序在被所述处理器读取执行时，执行以下操作：
根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；
依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出。
本申请实施例1所提供的方法实施例可以在实施例3提供的电子设备中执行。图14是本发明实施例3的一种用于准循环LDPC编码处理的电子设备的硬件结构框图。如图14所示，电子设备10可以包括一个或多个(图中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)、用于存储数据的存储器104。本领域普通技术人员可以理解，图14所示的结构仅为示意，其并不对上述电子设备的结构造成限定。例如，电子设备还可包括比图14中所示更多或者更少的组件，或者具有与图14所示不同的配置。
存储器104可用于存储应用软件的软件程序以及模块，如本发明实施例中的准循环LDPC编码处理方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器1402远程设置的存储器，这些远程存储器可以通过网络连接至所述电子设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
实施例6
本发明实施例6提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令被处理器执行时实现上述方法。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理单元的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
需要说明的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
工业实用性
通过本发明实施例，根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出，本发明实施例的技术方案能够提高准循环LDPC编码的适应性和灵活性。

Claims (84)

  1. 一种准循环LDPC编码处理方法，包括：
    根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；
    依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出。
  2. 如权利要求1所述的方法，其中：
    所述数据特征包括以下至少之一：
    所述信息比特序列对应的工作模式、所述信息比特序列对应的应用场景、所述信息比特序列对应的链路方向、用户设备类型、所述信息比特序列的长度信息、所述信息比特序列的调制编码方案MCS等级、所述信息比特序列的控制信道单元CCE的聚合等级、所述信息比特序列对应的搜索空间、所述信息比特序列的加扰方式、所述信息比特序列的循环冗余校验CRC格式、所述信息比特序列的信道类型、所述信息比特序列对应的控制信息格式、所述信息比特序列对应的信道状态信息CSI进程、所述信息比特序列的子帧索引号、所述信息比特序列对应的载波频率、所述信息比特序列的发行版本、所述信息比特序列的覆盖范围、对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的长度、所述速率匹配输出序列的码率、所述速率匹配输出序列的码率和所述速率匹配输出序列的长度的组合、所述速率匹配输出序列的码率和所述信息比特序列的长度的组合、所述信息比特序列的混合自动重传请求HARQ数据传输版本号。
  3. 如权利要求1或2所述的方法，其中：
    所述确定准循环低密度奇偶校验LDPC编码的处理策略，包括确定以下至少之一：
    所述基础矩阵的核心矩阵校验块结构；所述基础矩阵的正交性；所述基础矩阵的特性；所述基础矩阵的最大系统列数；所述准循环LDPC编码的最大系统列数；所述基础矩阵的个数；所述基础矩阵的元素修正方法；所述基础矩阵的边数；所述基础矩阵在最大信息比特序列长度下的最小码率；所述 基础矩阵在缩短编码下的最小码率；所述提升值的取值方法；所述提升值的颗粒度取值方法；所述提升值的最大值；对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的系统列不传数目；所述速率匹配输出序列的校验列打孔方法；所述速率匹配输出序列的交织方法；所述速率匹配输出序列的比特选择起始比特位置；所述准循环LDPC编码所支持的最大信息长度；所述准循环LDPC编码所支持的信息比特长度取值方法；所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法；所述准循环LDPC编码的缩短编码最大列数；所述准循环LDPC编码的混合自动重传请求HARQ合并方式；所述速率匹配输出序列的比特选择起始位置；所述准循环LDPC编码的HARQ最大传输次数；所述准循环LDPC编码的HARQ传输版本数目。
  4. 如权利要求2所述的方法，其中：
    所述工作模式包括：带内工作模式、带外工作模式、独立工作模式；
    所述应用场景包括：增强移动宽带eMBB场景、超可靠低时延通信URLLC场景、大规模物联网mMTC场景；
    所述链路方向包括：上行数据方向、下行数据方向。
  5. 如权利要求2所述的方法，其中：
    所述信息比特序列的长度信息包括：大于正整数值K0的长度信息和小于或等于正整数值K0的长度信息，其中K0是大于128的一个整数。
  6. 如权利要求3所述的方法，其中：
    所述基础矩阵Hb为：
    Figure PCTCN2017085786-appb-100001
    其中，子矩阵A和子矩阵B构成的矩阵[A B]是所述基础矩阵的核心矩阵，所述子矩阵B是核心矩阵校验块；
    所述核心矩阵校验块结构从以下至少2种结构类型中进行选择：下三角结构、双对角结构、准双对角结构；
    其中，所述下三角结构的矩阵包括以下a)-c)三个特征：a)矩阵中行索引号为i和列索引号为j的元素都等于-1，且j>i；b)矩阵中对角线上的所有元素都是非-1元素；c)矩阵中对角线以下的所有元素中至少存在1个非-1元素；
    所述双对角结构的矩阵包括以下a)-b)两个特征：a)矩阵中的首列中包括3个非-1元素，其中首列的首元素和尾元素都是非-1元素；b)矩阵中列索引号为i且行索引号为(i-1)的元素以及列索引号为i且行索引号为i的元素均是非-1元素，i＝1,2,…,(I0-1)，其中I0是所述矩阵的行数；
    所述准双对角结构的矩阵包括以下任意一种特征：a)矩阵中行索引号为(mb0-1)和列索引号为0所指示的元素是非-1元素，以及矩阵中右上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；b)矩阵中行索引号为(mb0-1)和列索引号为(mb0-1)所指示的元素是非-1元素，以及矩阵中左上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；c)矩阵中行索引号为0和列索引号为0所指示的元素是非-1元素，以及矩阵中右下角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；其中所述mb0是所述矩阵的行数。
  7. 如权利要求3所述的方法，其中：
    所述基础矩阵Hb为：
    Figure PCTCN2017085786-appb-100002
    其中，子矩阵D的列数小于或等于子矩阵A和子矩阵B构成的核心矩阵[A B]的列数，基础矩阵的正交性是所述子矩阵D的正交特性，所述基础矩阵的正交性从以下至少2种类型中进行选择：正交特性、准正交特性、非正交特性；
    其中，所述正交特性包括：行索引号集合RowSETi(i＝0,1,…,(I-1))之间无交集，所有所述行索引号集合RowSETi(i＝0,1,…,(I-1))的并集构成所述子矩阵D的所有行索引号，子矩阵D中由行索引号集合RowSETi所指示的所有行构成的子矩阵Di中在任意一个列索引号所指示的所有元素中至多有1个非-1元素，其中所述I是小于所述子矩阵D行数的正整数，所述RowSETi(i＝0,1,…,(I-1))至少包括2个元素；
    所述准正交特性包括：2个列索引号集合ColSET0和ColSET1，ColSET0和ColSET1无交集且ColSET0和ColSET1的并集构成所述子矩阵D的所有列索引号，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩阵为D0，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1，所述D1具有所述正交特性，而D0不具有所述正交特性；
    所述非正交特性包括：所述子矩阵D不具有如上所述的正交特性和准正 交特性。
  8. 如权利要求3所述的方法，其中：
    所述基础矩阵的最大系统列数为从2至32中的至少2个整数值中选择。
  9. 如权利要求8所述的方法，其中：
    所述基础矩阵的最大系统列数为从以下至少2个整数值中进行选择：4、6、8、10、16、24、30、32。
  10. 如权利要求3所述的方法，其中：
    所述基础矩阵的个数为从以下至少2个整数值中进行选择：1、2、3、4。
  11. 如权利要求3所述的方法，其中：
    所述基础矩阵的元素修正方法从以下至少2种方法中进行选择：
    方法1：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100003
    方法2：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100004
    方法3：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100005
    方法4：按以下处理方式获得所述基础矩阵的元素Pi,j：
    基础矩阵的每个非-1元素位置有L比特的比特序列，所有提升值构成H组提升值集合，如果Z属于第k组提升值集合，则对于第k组提升值集合的基础矩阵对应非-1位置的元素值为：从对应所述非-1元素位置的L比特的比特序列中选取左起的k比特以及第2k比特和第2k-1比特构成(k+2)比特的比 特序列，所述(k+2)比特的比特序列对应的数值即为对应提升值Z的基础矩阵中相应非-1元素位置的元素值；
    方法5：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100006
    方法6：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100007
    方法7：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100008
    方法8：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100009
    方法9：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100010
    方法10：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Pi,j＝Vi,j mod zprime
    方法11：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100011
    方法12：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100012
    其中，Vi,j是对应于Zmax的基础矩阵的第i行第j列元素值，Pi,j是对应于Z的基础矩阵的第i行第j列元素值，Z是准循环LDPC编码的提升值，Zmax是大于0的整数，Z是小于或等于Zmax的正整数；
    所述的t是：
    Figure PCTCN2017085786-appb-100013
    所述的s是使得2s≤Z成立的最大整数；
    所述的w是对应于提升值Z的确定整数值；所述zprime是小于或等于提升值Z的最大素数。
  12. 如权利要求3所述的方法，其中：
    所述基础矩阵在最大信息比特序列长度下的最小码率为从大于0且小于1的至少2个实数值中选择。
  13. 如权利要求12所述的方法，其中，所述基础矩阵在最大信息比特序列长度下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3、1/2、2/3。
  14. 如权利要求3所述的方法，其中：
    所述基础矩阵在缩短编码下的最小码率为从大于0且小于1的至少2个实数值中选择。
  15. 如权利要求14所述的方法，其中，所述基础矩阵在缩短编码下的最小码率从以下至少2种码率类型中进行选择：1/12、1/8、1/6、1/5、1/4、1/3。
  16. 如权利要求3所述的方法，其中，所述提升值的取值方法为：所述提升值是2的正整数d次幂与正整数c相乘的积，其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素。
  17. 如权利要求16所述的方法，其中，所述正整数集合C从以下至少2 种方法中进行选择：正整数cmin到正整数cmax的所有整数；正整数cmin到正整数cmax的所有奇数；正整数cmin到正整数cmax的所有偶数；正整数cmin到正整数cmax的所有素数；起始为正整数cmin且终止于正整数cmax的间隔为g的所有正整数；其中，cmax大于cmin，g是大于1的整数。
  18. 如权利要求16所述的方法，其中，所述非负整数集合D从以下至少2种方法中进行选择：正整数dmin到正整数dmax的所有整数；正整数dmin到正整数dmax的所有奇数；正整数dmin到正整数dmax的所有偶数；正整数dmin到正整数dmax的所有素数；起始为正整数dmin且终止于正整数dmax的间隔为g的所有正整数；其中，dmax大于dmin，g是大于1的整数。
  19. 如权利要求3所述的方法，其中：
    所述提升值的取值方法从以下至少2种方法中进行选择：
    方法1：
    所述提升值是2的正整数d次幂与正整数c相乘的积；其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素；
    方法2：
    所述提升值是取自Zmin至Zmax的连续整数；
    其中，Zmin和Zmax是大于0的整数，Zmax大于Zmin；
    方法3：
    大小相邻提升值的差值等于2的整数次幂；
    其中，所有的提升值构成集合Zset，所述集合Zset包括多个子集合，子集合内任意大小相邻提升值的差值都等于2的非负整数次幂；
    方法4：
    所述提升值由所述信息比特序列的长度和所述基础矩阵系统列数确定；
    方法5：
    所述提升值由所述信息比特序列的长度、所述基础矩阵系统列数和整数集合W确定；
    方法6：
    所述提升值等于2的正整数次幂。
  20. 如权利要求19所述的方法，其中：
    所述方法1中，所述集合C和集合D为包括以下集合对之一：C＝{4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{3,4,5,6,7,8}和D＝{0,1,2,3,4,5,6}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{16,20,24,28}和D＝{0,1,2,3,4,5}；C＝{16,20,24,28}和D＝{0,1,2,3,4}；C＝{1,2,3,4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{1,2,3,4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；
    所述方法3中，所述集合Zset包括以下集合之一：{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:320}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:512}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}；
    其中，集合{a:b:c}中，a是所述集合中的第一个元素，c是所述集合中的最后一个元素，b是所述集合中相邻两个元素之间的间隔值；
    所述方法4中，提升值Z是：
    Figure PCTCN2017085786-appb-100014
    其中，K是所述信息比特序列的长度，kb是所述基础矩阵系统列数；
    所述方法5中，提升值Z是：Z＝Zorig+W(Zorig)；
    其中，
    Figure PCTCN2017085786-appb-100015
    K是所述信息比特序列的长度，kb是所述基础矩阵系统列数，W(Zorig)是整数集合W中对应于所述Zorig的一个元素值；
    所述方法6中，提升值取值为以下集合之一：{2,4,8,16,32,64,128,256,512}、{2,4,8,16,32,64,128,256}、{2,4,8,16,32,64,128}、{2,4,8,16,32,64}、{2,4,8,16,32}。
  21. 如权利要求3所述的方法，其中：
    所述提升值的颗粒度为所有提升值中任意2个大小相邻提升值之间的差 值，所述提升值的颗粒度的取值方法为从以下至少2种方法类型中进行选择：2的非负整数次幂的取值方法；固定正整数的取值方法；第一正整数集合乘以第二正整数的取值方法。
  22. 如权利要求21所述的方法，其中：
    当所述提升值的颗粒度的取值方法采用所述2的非负整数次幂的取值方法时，所述提升值的颗粒度取值的集合包括以下之一：{1,2,4,8,16}、{1,2,4,8,16,32}、{1,2,4,8,16,32,64}、{1,2,4,8,16,32,64,128}；
    当所述提升值的颗粒度的取值方法采用所述固定正整数的取值方法时，所述固定正整数是小于或等于128的正整数。
  23. 如权利要求3所述的方法，其中：
    所述提升值的最大值为从4至1024中的至少2个整数值中选择。
  24. 如权利要求23所述的方法，其中：
    所述提升值的最大值为从以下至少2个整数值中选择：16、32、64、128、256、320、384、512、768、1024。
  25. 如权利要求3所述的方法，其中：
    所述准循环LDPC编码所支持的最大信息长度为从128至8192中的至少2个整数值中选择。
  26. 如权利要求25所述的方法，其中：
    所述准循环LDPC编码所支持的最大信息长度为从以下至少2个整数值中选择：256、512、768、1024、2048、4096、6144、7680、8192。
  27. 如权利要求3所述的方法，其中：
    所述准循环LDPC编码所支持的信息比特长度颗粒度为所有支持信息比特长度中任意2个大小相邻长度之间的差值，所述信息比特长度颗粒度取值方法为从2至256中的至少2个整数值中选择。
  28. 如权利要求27所述的方法，其中：
    所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法为从以下至少2个整数值中选择：2、4、8、16、32、64、128、256。
  29. 如权利要求3所述的方法，其中：
    所述准循环LDPC编码的缩短编码的最大列数为
    Figure PCTCN2017085786-appb-100016
    其中，ΔK是准循环LDPC编码中所填充的最大比特数目，Z是提升值，所述缩短编码的最大列数为从1至24中的至少2个整数值中选择。
  30. 如权利要求29所述的方法，其中：
    所述准循环LDPC编码的缩短编码的最大列数从以下至少2个整数值中选择：0、1、2、3、4、5、6、8、12、16、24。
  31. 如权利要求3所述的方法，其中：
    所述速率匹配输出序列的系统列不传数目为从以下至少2个整数值中选择：0、1、2、3。
  32. 如权利要求3所述的方法，其中：
    所述准循环LDPC编码的HARQ合并方式从以下至少2种类型中进行选择：软合并方式、增量冗余合并方式、软合并与增量冗余合并混合方式。
  33. 如权利要求3所述的方法，其中：
    所述准循环LDPC编码的HARQ最大传输次数为从以下至少2个整数值中选择：1、2、3、4、5、6。
  34. 如权利要求3所述的方法，其中：
    所述HARQ传输版本数目为从1至64中的至少2个整数值中选择。
  35. 如权利要求3所述的方法，其中：
    所述HARQ传输版本数目为从以下至少2个整数值中选择：2、4、6、8、12、16、24、32。
  36. 如权利要求1所述的方法，其中：
    所述基础矩阵从Y个基础矩阵中选择一个，Y是大于1的整数；
    其中，所述Y个基础矩阵至少包括以下特征之一：
    所述Y个基础矩阵中存在模板矩阵相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在模板矩阵准相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在矩阵元素准相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在模板矩阵嵌套的至少2个基础矩阵；所述Y个基础矩阵中存在模板矩阵子集相等的至少2个基础矩阵；
    所述Y个基础矩阵中存在基础矩阵子集相等的至少2个基础矩阵；
    其中，所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵；
    所述模板矩阵准相同是指：2个模板矩阵有a个元素不同，所述a是大于0且小于或等于10的整数；
    所述矩阵元素准相同是指：2个基础矩阵中有b个元素不同，所述b是大于0且小于或等于10的整数；
    所述模板矩阵嵌套的2个基础矩阵中，小基础矩阵的模板矩阵是大基础矩阵的模板矩阵的一个子矩阵；所述模板矩阵子集相等是指：基础矩阵1的模板矩阵中存在一个子矩阵等于基础矩阵2的模板矩阵中的一个子矩阵；
    所述基础矩阵子集相等是指：基础矩阵1中存在一个子矩阵等于基础矩阵2中的一个子矩阵。
  37. 如权利要求1所述的方法，其中：
    所述基础矩阵中至少有预设比例的非-1元素位置与参考模板矩阵中‘1’的位置相同，所述参考模板矩阵为以下模板矩阵的一个子矩阵：
    Figure PCTCN2017085786-appb-100017
    其中，所述模板矩阵中，元素等于‘1’说明基础矩阵中对应所述位置的元素为非-1元素值，元素等于‘0’说明基础矩阵中对应所述位置的元素为-1元素值。
  38. 如权利要求1所述的方法，其中：
    所述基础矩阵的模板矩阵HBG与第一模板矩阵H1 BG相同：
    所述第一模板矩阵包括t个子矩阵,即
    Figure PCTCN2017085786-appb-100018
    其中，H1 BGsub1，H1 BGsub2,…,H1 BGsubt分别为所述第一模板矩阵的第1，第2，…,第t子矩阵；所述每个子矩阵HBGsubi都包含所述第一模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行的数目为R1 subi，并且，0<R1 subi≤R1 BG,i＝1,2，…,t，其中R1 BG是所述第一模板矩阵H1 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤8；
    其中，所述基础矩阵的模板矩阵中的元素仅具有“0”或“1”两种取值，所述模板矩阵与所述基础矩阵具有相同的行数和列数，所述模板矩阵中的“1”元素和“0”元素分别对应于所述基础矩阵中的非-1元素和-1元素。
  39. 如权利要求38所述的方法，其中：
    存在1个第二模板矩阵，其中，所述第二模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
    所述第二模板矩阵H2 BG包含t个子矩阵，即
    Figure PCTCN2017085786-appb-100019
    其中，H2 BGsub1，H2 BGsub2,…,H2 BGsubt分别为所述第二模板矩阵的第1，第2，…,第t子矩阵，所述每个子矩阵H2 BGsubi都包含所述第二模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R2 subi,并且，0≤R2 subi≤R2 BG,i＝1,2，…,t，其中R2 BG是所述第二模板矩阵H2 BGi的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤8。
  40. 如权利要求38和39所述的方法，其中：
    所述第一模板矩阵与第二模板矩阵之间存在如下关系：
    所述第一模板矩阵的第i子矩阵H1 BGsubi与所述第二模板矩阵的第i子矩阵H2 BGsubi相同，其中，i为正整数，并且i＝0,或1,或2….,或t。
  41. 如权利要求38和39所述的方法，其中：
    所述第一模板矩阵的第i子矩阵H1 BGsubi与调整后的所述第二模板矩阵的第i子矩阵H2’ BGsubi相同；其中，i为正整数，并且i＝0,或1,或2....,或t。
  42. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第1行，比调整前的子矩阵H2 BGsub1的第1行增加x1个和/或减少了x1’个“1”元素，其中x1和x’是整数，并且0≤x1≤15，0≤x1’≤15。
  43. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第2行，比调整前的子矩阵H2 BGsub1的第2行增加x2个和/或减少了x2’个“1”元素，其中x2和x2’是整数，并且0≤x2≤15，0≤x2’≤15。
  44. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第3行，比调整前的子矩阵H2 BGsub1的第3行增加x3个和/或减少了x3’个“1”元素，其中x3和x3’是整数，并且0≤x3≤15，0≤x3’≤15。
  45. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第4行，比调整前的子矩阵H2 BGsub1的第4行增加x4个和/或减少了x4’个“1”元素，其中x4和x4’是整数，并且0≤x4≤15，0≤x4’≤15。
  46. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第5行，比调整前的子矩阵H2 BGsub1的第5行增加x5个和/或减少了x5’个“1”元素，其中x5和x5’是整数，并且0≤x5≤15，0≤x5’≤15。
  47. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第1子矩阵H2’ BGsub1的第6行，比调整前的子矩阵H2 BGsub1的第1行增加x6个和/或减少了x6’个“1”元素，其中x6和x6’是整数，并且0≤x6≤15，0≤x6’≤15。
  48. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵；其中，所述对第i子矩阵H2 BGsubi的各行重新排列是指改变所述子矩阵H2 BGsubi各行的排列顺序。
  49. 如权利要求41所述的方法，其中：
    所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵；其中，Kb是所述第二模板矩阵的列数与行数的差值，Kb是大于0的整数，L和M是个位数。
  50. 如权利要求49所述的方法，其中：
    所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分是调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的前Kb+M列矩阵部分的L行重新排列后的矩阵为H2” BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi的前Kb+M列矩阵部分比所述矩阵H2” BGsubi增加x7个和/或减少了x7’个“1”元素，其中x7和x7’是整数，并且0≤x7≤15，0≤x7’≤15。
  51. 如权利要求48所述的方法，其中：
    所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi是调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵，还包括：调整前的第i子矩阵H2 BGsubi的各行重新排列后的矩阵为H2”’ BGsubi，所述调整后的第二模板矩阵的第i子矩阵H2’ BGsubi比所述矩阵H2”’ BGsubi增加x8个和/或减少了x8’个“1”元素，其中x8和x8’是整数，并且0≤x8≤15，0≤x8’≤15。
  52. 如权利要求38所述的方法，其中：
    存在1个第三模板矩阵，其中，所述第三模板矩阵与所述第一模板矩阵具有相同的行数和列数；并且，
    所述第三模板矩阵H3 BG包含t个子矩阵，即
    Figure PCTCN2017085786-appb-100020
    其中，H3 BGsub1，H3 BGsub2,…,H3 BGsubt分别为所述第三模板矩阵的第1，第2，…,第t子矩阵，所述每个子矩阵H3 BGsubi包含所述第三模板矩阵的连续多行，索引值小的子矩阵对应的行位于索引值大的子矩阵对应的行之上，其中第i个子矩阵的行数为R3 subi，并且，0<R3 subi≤R3 BG,i＝1,2，…,t，其中R3 BG是所述第三模板矩阵H3 BG的行数；其中，各子矩阵的索引值t是正整数，并且1≤t≤8。
  53. 如权利要求52所述的方法，其中：
    所述第一模板矩阵与所述第三模板矩阵之间还存在如下关系：
    所述第一模板矩阵中至少有1个子矩阵H1 BGsubi，与所述第三模板矩阵的一个子矩阵H3 BGsubi相同，其中i为整数，并且1≤i≤8。
  54. 如权利要求40或41所述的方法，其中：
    所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第二模板矩阵的子矩阵H2’ BGsubi相同；
    其中，所述调整后的第二模板矩阵的子矩阵H2’ BGsubi比调整之前的子矩阵H2 Bgsubi中“1”元素的个数增加的比例为a1％和/或减少的比例为a1’％；其中，a1和a1’为不超过30的正数。
  55. 如权利要求54所述的方法，所述调整后的子矩阵H2’ BGsubi具有如下特征：
    所述调整后的子矩阵H2’ BGsubi中，前g1行中“1”元素的个数增加的比例为a2％和/或减少的比例为a2’％，R2 subi-g1行中“1”元素的个数增加的比例为a3％和/或减少的比例为a3’％；其中，a2，a3，a2’，a3’都是不超过30的正数，并且a2≥a3。
  56. 如权利要求55所述的方法，其中：
    所述第一模板矩阵中至少还有1个子矩阵H1 BGsubi，与调整后的一个所述第三模板矩阵的子矩阵H3’ BGsubi相同；
    其中，所述调整后的第三模板矩阵的子矩阵H3’ BGsubi比调整之前的子矩阵H3 BGsubi中“1”元素的个数增加的比例为b1％和/或减少的比例为b1’％；其中，b1和b1’为不超过30的正数。
  57. 如权利要求56所述的方法，所述调整后的子矩阵H3’ BGsubi具有如下特征：
    所述调整后的子矩阵H3’ BGsubi中，前g2行中“1”元素的个数增加的比例为b2％和/或减少的比例为b2’％，R3 subi-g2行中“1”元素的个数增加的比例为b3％和/或减少的比例为b3’％；其中，b2，b3，b2’，b3’都是不超过30的正整数，并且b2≥b3。
  58. 如权利要求38至57任一项所述的方法，其中：
    所述第二模板矩阵和第三模板矩阵为如下模板矩阵Hb1至Hb8中的模板 矩阵；
    其中，
    所述的模板矩阵Hb1为
    Figure PCTCN2017085786-appb-100021
    Figure PCTCN2017085786-appb-100022
    所述的模板矩阵Hb2为：
    Figure PCTCN2017085786-appb-100023
    Figure PCTCN2017085786-appb-100024
    所述的模板矩阵Hb3为：
    Figure PCTCN2017085786-appb-100025
    Figure PCTCN2017085786-appb-100026
    所述的模板矩阵Hb4为：
    Figure PCTCN2017085786-appb-100027
    Figure PCTCN2017085786-appb-100028
    所述的模板矩阵Hb5为：
    Figure PCTCN2017085786-appb-100029
    Figure PCTCN2017085786-appb-100030
    所述的模板矩阵Hb6为：
    Figure PCTCN2017085786-appb-100031
    所述的模板矩阵Hb7为：
    Figure PCTCN2017085786-appb-100032
    所述的模板矩阵Hb8为
    Figure PCTCN2017085786-appb-100033
    Figure PCTCN2017085786-appb-100034
  59. 如权利要求58所述的方法，其中：
    所述第二模板矩阵和第三模板矩阵为经过调整的所述模板矩阵Hb1至Hb8中的模板矩阵；
    其中，经过调整的模板矩阵比调整前的模板矩阵中“1”元素的个数增加的比例为c％和/或减少的比例为c’％，其中c和c’为非负实数，并且c≤5，c’≤5。
  60. 一种准循环LDPC编码处理装置，包括：
    处理模块，设置为根据待编码的信息比特序列的数据特征确定准循环低密度奇偶校验LDPC编码的处理策略；以及，依据所述处理策略，基于基础矩阵和提升值对所述信息比特序列进行准循环LDPC编码及速率匹配输出；
    存储模块，设置为存储所述基础矩阵和所述提升值。
  61. 如权利要求60所述的准循环LDPC编码处理装置，其中：
    所述数据特征包括以下至少之一：
    所述信息比特序列对应的工作模式、所述信息比特序列对应的应用场景、所述信息比特序列对应的链路方向、用户设备类型、所述信息比特序列的长度信息、所述信息比特序列的调制编码方案MCS等级、所述信息比特序列的控制信道单元CCE的聚合等级、所述信息比特序列对应的搜索空间、所述信息比特序列的加扰方式、所述信息比特序列的循环冗余校验CRC格式、所述信息比特序列的信道类型、所述信息比特序列对应的控制信息格式、所述信息比特序列对应的信道状态信息CSI进程、所述信息比特序列的子帧索引号、所述信息比特序列对应的载波频率、所述信息比特序列的发行版本、所述信息比特序列的覆盖范围、对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的长度、所述速率匹配输出序列的码率、所述速率匹配输出序列的码率和所述速率匹配输出序列的长度的组合、所述速率匹配输出序列的码率和所述信息比特序列的长度的组合、所述信息比特序列的混合自动重传请求HARQ数据传输版本号。
  62. 如权利要求60或61所述的准循环LDPC编码处理装置，其中：
    处理模块，设置为采用以下方式确定准循环低密度奇偶校验LDPC编码 的处理策略：
    确定以下至少之一：
    所述基础矩阵的核心矩阵校验块结构；所述基础矩阵的正交性；所述基础矩阵的特性；所述基础矩阵的最大系统列数；所述准循环LDPC编码的最大系统列数；所述基础矩阵的个数；所述基础矩阵的元素修正方法；所述基础矩阵的边数；所述基础矩阵在最大信息比特序列长度下的最小码率；所述基础矩阵在缩短编码下的最小码率；所述提升值的取值方法；所述提升值的颗粒度取值方法；所述提升值的最大值；对所述信息比特序列进行准循环LDPC编码和比特选择获得的速率匹配输出序列的系统列不传数目；所述速率匹配输出序列的校验列打孔方法；所述速率匹配输出序列的交织方法；所述速率匹配输出序列的比特选择起始比特位置；所述准循环LDPC编码所支持的最大信息长度；所述准循环LDPC编码所支持的信息比特长度取值方法；所述准循环LDPC编码所支持的信息比特长度颗粒度取值方法；所述准循环LDPC编码的缩短编码最大列数；所述准循环LDPC编码的混合自动重传请求HARQ合并方式；所述速率匹配输出序列的比特选择起始位置；所述准循环LDPC编码的HARQ最大传输次数；所述准循环LDPC编码的HARQ传输版本数目。
  63. 如权利要求61所述的准循环LDPC编码处理装置，其中：
    所述工作模式包括：带内工作模式、带外工作模式、独立工作模式；
    所述应用场景包括：增强移动宽带eMBB场景、超可靠低时延通信URLLC场景、大规模物联网mMTC场景；
    所述链路方向包括：上行数据方向、下行数据方向。
  64. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵Hb为：
    Figure PCTCN2017085786-appb-100035
    其中，子矩阵A和子矩阵B构成的矩阵[A B]是所述基础矩阵的核心矩阵，所述子矩阵B是核心矩阵校验块；
    所述核心矩阵校验块结构从以下至少2种结构类型中进行选择：下三角结构、双对角结构、准双对角结构；
    其中，所述下三角结构的矩阵包括以下a)-c)三个特征：a)矩阵中行索引号为i和列索引号为j的元素都等于-1，且j>i；b)矩阵中对角线上的所有元素都是非-1元素；c)矩阵中对角线以下的所有元素中至少存在1个非-1元素；
    所述双对角结构的矩阵包括以下a)-b)两个特征：a)矩阵中的首列中包括3个非-1元素，其中首列的首元素和尾元素都是非-1元素；b)矩阵中列索引号为i且行索引号为(i-1)的元素以及列索引号为i且行索引号为i的元素均是非-1元素，i＝1,2,…,(I0-1)，其中I0是所述矩阵的行数；
    所述准双对角结构的矩阵包括以下任意一种特征：a)矩阵中行索引号为(mb0-1)和列索引号为0所指示的元素是非-1元素，以及矩阵中右上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；b)矩阵中行索引号为(mb0-1)和列索引号为(mb0-1)所指示的元素是非-1元素，以及矩阵中左上角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；c)矩阵中行索引号为0和列索引号为0所指示的元素是非-1元素，以及矩阵中右下角(mb0-1)行和(mb0-1)列所构成的子矩阵是双对角结构；其中所述mb0是所述矩阵的行数。
  65. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵Hb为：
    Figure PCTCN2017085786-appb-100036
    其中，子矩阵D的列数小于或等于子矩阵A和子矩阵B构成的核心矩阵[A B]的列数，基础矩阵的正交性是所述子矩阵D的正交特性，所述基础矩阵的正交性从以下至少2种类型中进行选择：正交特性、准正交特性、非正交特性；
    其中，所述正交特性包括：行索引号集合RowSETi(i＝0,1,…,(I-1))之间无交集，所有所述行索引号集合RowSETi(i＝0,1,…,(I-1))的并集构成所述子矩阵D的所有行索引号，子矩阵D中由行索引号集合RowSETi所指示的所有行构成的子矩阵Di中在任意一个列索引号所指示的所有元素中至多有1个非-1元素，其中所述I是小于所述子矩阵D行数的正整数，所述RowSETi(i＝0,1,…,(I-1))至少包括2个元素；
    所述准正交特性包括：2个列索引号集合ColSET0和ColSET1，ColSET0和ColSET1无交集且ColSET0和ColSET1的并集构成所述子矩阵D的所有列索引号，子矩阵D中由列索引号集合ColSET0所指示的所有列构成的子矩 阵为D0，子矩阵D中由列索引号集合ColSET1所指示的所有列构成的子矩阵为D1，所述D1具有所述正交特性，而D0不具有所述正交特性；
    所述非正交特性包括：所述子矩阵D不具有如上所述的正交特性和准正交特性。
  66. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵的最大系统列数为从2至32中的至少2个整数值中选择。
  67. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵的元素修正方法从以下至少2种方法中进行选择：
    方法1：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100037
    方法2：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100038
    方法3：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100039
    方法4：按以下处理方式获得所述基础矩阵的元素Pi,j：
    基础矩阵的每个非-1元素位置有L比特的比特序列，所有提升值构成H组提升值集合，如果Z属于第k组提升值集合，则对于第k组提升值集合的基础矩阵对应非-1位置的元素值为：从对应所述非-1元素位置的L比特的比特序列中选取左起的k比特以及第2k比特和第2k-1比特构成(k+2)比特的比特序列，所述(k+2)比特的比特序列对应的数值即为对应提升值Z的基础矩阵中相应非-1元素位置的元素值；
    方法5：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100040
    方法6：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100041
    方法7：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100042
    方法8：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100043
    方法9：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100044
    方法10：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Pi,j＝Vi,j mod zprime
    方法11：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100045
    方法12：按以下计算公式计算获得所述基础矩阵的元素Pi,j：
    Figure PCTCN2017085786-appb-100046
    其中，Vi,j是对应于Zmax的基础矩阵的第i行第j列元素值，Pi,j是对应于Z的基础矩阵的第i行第j列元素值，Z是准循环LDPC编码的提升值，Zmax 是大于0的整数，Z是小于或等于Zmax的正整数；
    所述的t是：
    Figure PCTCN2017085786-appb-100047
    所述的s是使得2s≤Z成立的最大整数；
    所述的w是对应于提升值Z的确定整数值；所述zprime是小于或等于提升值Z的最大素数。
  68. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵在最大信息比特序列长度下的最小码率为从大于0且小于1的至少2个实数值中选择。
  69. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵在缩短编码下的最小码率为从大于0且小于1的至少2个实数值中选择。
  70. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述提升值的取值方法从以下至少2种方法中进行选择：
    方法1：
    所述提升值是2的正整数d次幂与正整数c相乘的积；其中，c是正整数集合C中的一个元素，d是非负整数集合D中的一个元素；
    方法2：
    所述提升值是取自Zmin至Zmax的连续整数；
    其中，Zmin和Zmax是大于0的整数，Zmax大于Zmin；
    方法3：
    大小相邻提升值的差值等于2的整数次幂；
    其中，所有的提升值构成集合Zset，所述集合Zset包括多个子集合，子集合内任意大小相邻提升值的差值都等于2的非负整数次幂；
    方法4：
    所述提升值由所述信息比特序列的长度和所述基础矩阵系统列数确定；
    方法5：
    所述提升值由所述信息比特序列的长度、所述基础矩阵系统列数和整数集合W确定；
    方法6：
    所述提升值等于2的正整数次幂。
  71. 如权利要求70所述的装置，其中：
    所述方法1中，所述集合C和集合D为包括以下集合对之一：C＝{4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{3,4,5,6,7,8}和D＝{0,1,2,3,4,5,6}；C＝{4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；C＝{16,20,24,28}和D＝{0,1,2,3,4,5}；C＝{16,20,24,28}和D＝{0,1,2,3,4}；C＝{1,2,3,4,5,6,7}和D＝{1,2,3,4,5,6,7}；C＝{1,2,3,4,5,6,7}和D＝{0,1,2,3,4,5,6,7}；
    所述方法3中，所述集合Zset包括以下集合之一：{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:320}}、{{1:1:8},{9:1:16},{18:2:32},{36:4:64},{72:8:128},{144:16:256},{288:32:512}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{1:1:8},{10:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256}}、{{2:2:16},{20:4:32},{40:8:64},{80:16:128},{160:32:256},{320:64:512}}；
    其中，集合{a:b:c}中，a是所述集合中的第一个元素，c是所述集合中的最后一个元素，b是所述集合中相邻两个元素之间的间隔值；
    所述方法4中，提升值Z是：
    Figure PCTCN2017085786-appb-100048
    其中，K是所述信息比特序列的长度，kb是所述基础矩阵系统列数；
    所述方法5中，提升值Z是：Z＝Zorig+W(Zorig)；
    其中，
    Figure PCTCN2017085786-appb-100049
    K是所述信息比特序列的长度，kb是所述基础矩阵系统列数，W(Zorig)是整数集合W中对应于所述Zorig的一个元素值；
    所述方法6中，提升值取值为以下集合之一：{2,4,8,16,32,64,128,256,512}、{2,4,8,16,32,64,128,256}、{2,4,8,16,32,64,128}、{2,4,8,16,32,64}、{2,4,8,16,32}。
  72. 如权利要求62所述的装置，其中：
    所述提升值的颗粒度为所有提升值中任意2个大小相邻提升值之间的差值，所述提升值的颗粒度的取值方法为从以下至少2种方法类型中进行选择：2的非负整数次幂的取值方法；固定正整数的取值方法；第一正整数集合乘以第二正整数的取值方法。
  73. 如权利要求72所述的准循环LDPC编码处理装置，其中：
    当所述提升值的颗粒度的取值方法采用所述2的非负整数次幂的取值方法时，所述提升值的颗粒度取值的集合包括以下之一：{1,2,4,8,16}、{1,2,4,8,16,32}、{1,2,4,8,16,32,64}、{1,2,4,8,16,32,64,128}；
    当所述提升值的颗粒度的取值方法采用所述固定正整数的取值方法时，所述固定正整数是小于或等于128的正整数。
  74. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述提升值的最大值为从4至1024中的至少2个整数值中选择。
  75. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述准循环LDPC编码所支持的最大信息长度为从128至8192中的至少2个整数值中选择。
  76. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述准循环LDPC编码所支持的信息比特长度颗粒度为所有支持信息比特长度中任意2个大小相邻长度之间的差值，所述信息比特长度颗粒度取值方法为从2至256中的至少2个整数值中选择。
  77. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述准循环LDPC编码的缩短编码的最大列数为
    Figure PCTCN2017085786-appb-100050
    其中，ΔK是准循环LDPC编码中所填充的最大比特数目，Z是提升值，所述缩短编码的最大列数为从1至24中的至少2个整数值中选择。
  78. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述速率匹配输出序列的系统列不传数目为从以下至少2个整数值中选择：0、1、2、3。
  79. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述准循环LDPC编码的HARQ最大传输次数为从以下至少2个整数值中选择：1、2、3、4、5、6。
  80. 如权利要求62所述的准循环LDPC编码处理装置，其中：
    所述HARQ传输版本数目为从1至64中的至少2个整数值中选择。
  81. 如权利要求78所述的准循环LDPC编码处理装置，其中：
    所述HARQ传输版本数目为从以下至少2个整数值中选择：2、4、6、8、12、16、24、32。
  82. 如权利要求60所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵从Y个基础矩阵中选择一个，Y是大于1的整数；
    其中，所述Y个基础矩阵至少包括以下特征之一：
    所述Y个基础矩阵中存在模板矩阵相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在模板矩阵准相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在矩阵元素准相同的至少2个基础矩阵；
    所述Y个基础矩阵中存在模板矩阵嵌套的至少2个基础矩阵；
    所述Y个基础矩阵中存在模板矩阵子集相等的至少2个基础矩阵；
    所述Y个基础矩阵中存在基础矩阵子集相等的至少2个基础矩阵；
    其中，所述模板矩阵是将基础矩阵中的非-1元素位置赋值为“1”以及-1元素位置赋值为“0”所获得的矩阵；
    所述模板矩阵准相同是指：2个模板矩阵有a个元素不同，所述a是大于0且小于或等于10的整数；
    所述矩阵元素准相同是指：2个基础矩阵中有b个元素不同，所述b是大于0且小于或等于10的整数；
    所述模板矩阵嵌套的2个基础矩阵中，小基础矩阵的模板矩阵是大基础矩阵的模板矩阵的一个子矩阵；
    所述模板矩阵子集相等是指：基础矩阵1的模板矩阵中存在一个子矩阵 等于基础矩阵2的模板矩阵中的一个子矩阵；
    所述基础矩阵子集相等是指：基础矩阵1中存在一个子矩阵等于基础矩阵2中的一个子矩阵。
  83. 如权利要求60所述的准循环LDPC编码处理装置，其中：
    所述基础矩阵中至少有预设比例的非-1元素位置与参考模板矩阵中‘1’的位置相同，所述参考模板矩阵为以下模板矩阵的一个子矩阵：
    Figure PCTCN2017085786-appb-100051
    其中，所述模板矩阵中，元素等于‘1’说明基础矩阵中对应所述位置的元素为非-1元素值，元素等于‘0’说明基础矩阵中对应所述位置的元素为-1元素值。
  84. 如权利要求61所述的准循环LDPC编码处理装置，其中：
    所述信息比特序列的长度信息包括：大于正整数值K0的长度信息和小于或等于正整数值K0的长度信息，其中K0是大于128的一个整数。
PCT/CN2017/085786 2017-03-24 2017-05-24 一种准循环低密度奇偶校验编码处理方法及装置 WO2018171043A1 (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CA3094841A CA3094841C (en) 2017-03-24 2017-05-24 Processing method and device for quasi-cyclic low density parity check coding
US16/651,303 US11368169B2 (en) 2017-03-24 2017-05-24 Processing method and device for quasi-cyclic low density parity check coding
SG11202009379VA SG11202009379VA (en) 2017-03-24 2017-05-24 Processing method and device for quasi-cyclic low density parity check coding
US17/843,677 US11843394B2 (en) 2017-03-24 2022-06-17 Processing method and device for quasi-cyclic low density parity check coding

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201710184762.5 2017-03-24
CN201710184762.5A CN108631925B (zh) 2017-03-24 2017-03-24 一种准循环低密度奇偶校验编码处理方法及装置
CNPCT/CN2017/085398 2017-05-22
CN2017085398 2017-05-22

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/651,303 A-371-Of-International US11368169B2 (en) 2017-03-24 2017-05-24 Processing method and device for quasi-cyclic low density parity check coding
US17/843,677 Continuation US11843394B2 (en) 2017-03-24 2022-06-17 Processing method and device for quasi-cyclic low density parity check coding

Publications (1)

Publication Number Publication Date
WO2018171043A1 true WO2018171043A1 (zh) 2018-09-27

Family

ID=63583977

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2017/085786 WO2018171043A1 (zh) 2017-03-24 2017-05-24 一种准循环低密度奇偶校验编码处理方法及装置

Country Status (4)

Country Link
US (2) US11368169B2 (zh)
CA (1) CA3094841C (zh)
SG (1) SG11202009379VA (zh)
WO (1) WO2018171043A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233531B2 (en) 2017-09-11 2022-01-25 Zte Corporation Methods and apparatus for processing LDPC coded data

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116073954A (zh) * 2017-08-10 2023-05-05 三星电子株式会社 用于在通信或广播系统中对信道进行编码和解码的方法和设备
EP3665795B1 (en) * 2017-08-11 2023-10-04 Telefonaktiebolaget LM Ericsson (publ) Code rate for control information
WO2019164515A1 (en) * 2018-02-23 2019-08-29 Nokia Technologies Oy Ldpc codes for 3gpp nr ultra-reliable low-latency communications
CN112771802B (zh) * 2018-08-06 2024-05-24 株式会社Ntt都科摩 信息发送和接收方法、用户设备和基站
US20210218498A1 (en) * 2020-01-10 2021-07-15 California Institute Of Technology Systems and Methods for Communicating Using Nested Low Density Parity Check Codes
TWI775151B (zh) * 2020-07-06 2022-08-21 中國商格蘭菲智能科技有限公司 圖形處理器及其矩陣運算的加速方法
CN116436471A (zh) * 2021-12-30 2023-07-14 中兴通讯股份有限公司 编码和解码方法、通信设备和存储介质
CN117081607B (zh) * 2023-08-30 2024-03-19 白盒子(上海)微电子科技有限公司 一种nr ldpc部分校验矩阵编译码指示信息获取方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090228771A1 (en) * 2004-06-25 2009-09-10 Eli Shasha Multi-rate ldpc code system and method
CN102025441A (zh) * 2009-09-11 2011-04-20 北京泰美世纪科技有限公司 Ldpc码校验矩阵的构造方法、ldpc码的编码方法和编码装置
CN102377437A (zh) * 2010-08-27 2012-03-14 中兴通讯股份有限公司 一种准循环低密度奇偶校验码编码方法和装置
CN102412842A (zh) * 2010-09-25 2012-04-11 中兴通讯股份有限公司 一种低密度奇偶校验码的编码方法及装置
CN104426553A (zh) * 2013-08-23 2015-03-18 上海数字电视国家工程研究中心有限公司 低密度奇偶校验矩阵的编码方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7437654B2 (en) 2000-11-29 2008-10-14 Lucent Technologies Inc. Sub-packet adaptation in a wireless communication system
JP4120461B2 (ja) 2002-07-12 2008-07-16 住友電気工業株式会社 伝送データ生成方法及び伝送データ生成装置
JP4539107B2 (ja) 2004-02-12 2010-09-08 富士通株式会社 送信装置、ビット配置方法
US7143333B2 (en) 2004-08-09 2006-11-28 Motorola, Inc. Method and apparatus for encoding and decoding data
CN100486150C (zh) 2005-01-23 2009-05-06 中兴通讯股份有限公司 基于非正则低密度奇偶校验码的编译码器及其生成方法
WO2007020678A1 (ja) 2005-08-12 2007-02-22 Fujitsu Limited 送信装置、符号化装置及び復号装置
US8356232B2 (en) 2006-10-06 2013-01-15 Motorola Mobility Llc Method and apparatus for encoding and decoding data
CN101217337B (zh) 2007-01-01 2013-01-23 中兴通讯股份有限公司 一种支持递增冗余混合自动重传的低密度奇偶校验码编码装置和方法
CN101005334B (zh) 2007-01-12 2010-12-29 中兴通讯股份有限公司 一种低密度奇偶校验码的混合自动请求重传包生成方法
WO2008092040A2 (en) 2007-01-24 2008-07-31 Qualcomm Incorporated Ldpc encoding and decoding of packets of variable sizes
CN101595702B (zh) 2007-01-31 2013-07-17 三星电子株式会社 用于在移动通信系统中进行码块分段的方法和装置
KR100928261B1 (ko) 2007-09-08 2009-11-24 엘지전자 주식회사 비검출 오류 저감을 위한 신호 분할 및 ｃｒｃ 부착 방법
US8375271B2 (en) 2007-10-26 2013-02-12 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for providing adaptive cyclic redundancy check computation
KR101526990B1 (ko) 2008-01-31 2015-06-11 엘지전자 주식회사 전송 블록 크기 결정 방법 및 이를 이용한 신호 전송 방법
WO2009096658A1 (en) 2008-01-31 2009-08-06 Lg Electronics Inc. Method for determining transport block size and signal transmission method using the same
EP2384554B1 (en) 2009-02-01 2019-04-03 LG Electronics Inc. Method of allocating resources for transmitting uplink signal in mimo wireless communication system and apparatus thereof
US8259643B2 (en) 2009-02-13 2012-09-04 Samsung Electronics Co., Ltd. Apparatus and method for codeword to layer mapping in MIMO transmission wireless systems
KR101633326B1 (ko) 2009-02-27 2016-06-24 엘지전자 주식회사 전송 방법
US8433972B2 (en) * 2009-04-06 2013-04-30 Nec Laboratories America, Inc. Systems and methods for constructing the base matrix of quasi-cyclic low-density parity-check codes
CN101867440A (zh) 2009-04-15 2010-10-20 中兴通讯股份有限公司 码块分割预处理方法
US8537750B2 (en) 2009-06-02 2013-09-17 Futurewei Technologies, Inc. System and method for transport block size design for multiple-input, multiple-output (MIMO) in a wireless communications system
US8520572B2 (en) 2010-05-05 2013-08-27 Motorola Mobility Llc Multiplexing control and data on multilayer uplink transmissions
US8724742B2 (en) 2010-10-06 2014-05-13 Motorola Mobility Llc Method and apparatus for soft buffer management for carrier aggregation
CN102594492B (zh) 2011-01-18 2016-12-21 中兴通讯股份有限公司 一种码块分割方法及装置
US9374184B2 (en) 2012-03-23 2016-06-21 Nokia Solutions And Networks Oy Controlling of code block to physical layer mapping
KR20150035591A (ko) 2012-07-03 2015-04-06 엘지전자 주식회사 무선 통신 시스템에서 하향링크 신호 수신 방법 및 장치
WO2014127140A1 (en) 2013-02-13 2014-08-21 Qualcomm Incorporated Design for lifted ldpc codes having high parallelism, low error floor, and simple encoding principle
KR20140123397A (ko) 2013-04-12 2014-10-22 주식회사 케이티 코드 블록 분할 방법 및 그 기지국
EP3033840B1 (en) 2013-08-12 2018-03-07 Telefonaktiebolaget LM Ericsson (publ) Methods and devices for determining link adaptation parameters
CN104868925B (zh) 2014-02-21 2019-01-22 中兴通讯股份有限公司 结构化ldpc码的编码方法、译码方法、编码装置和译码装置
US9602235B2 (en) 2014-06-27 2017-03-21 Texas Instruments Incorporated Code block segmentation and configuration for concatenated turbo and RS coding
CN104333390B (zh) 2014-11-26 2019-08-06 西安烽火电子科技有限责任公司 一种ldpc码的校验矩阵的构造方法与编码方法
US20160164537A1 (en) 2014-12-08 2016-06-09 Samsung Electronics Co., Ltd. Method and apparatus for parallel concatenated ldpc convolutional codes enabling power-efficient decoders
KR102351268B1 (ko) 2015-01-16 2022-01-14 삼성전자 주식회사 빔포밍 방법 및 그 장치
CN106160937B (zh) 2015-04-15 2019-01-04 中兴通讯股份有限公司 一种实现码块分割的方法及装置
US10341050B2 (en) 2015-12-23 2019-07-02 Samsung Electronics Co., Ltd. Apparatus and method for encoding and decoding channel in communication or broadcasting system
WO2018084735A1 (en) * 2016-11-03 2018-05-11 Huawei Technologies Co., Ltd. Efficiently decodable qc-ldpc code
BR112019016156A2 (pt) * 2017-02-03 2020-03-24 Idac Holdings, Inc. Unidade de transmissão/recepção sem fio, e, método implementado em uma unidade de transmissão/recepção sem fio
US10594339B2 (en) 2017-02-03 2020-03-17 Huawei Technologies Co., Ltd. Method for generating parity check matrix for low density parity check coding
CN114553368B (zh) * 2017-03-22 2024-05-17 三星电子株式会社 在通信或广播系统中使用harq传输的装置和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090228771A1 (en) * 2004-06-25 2009-09-10 Eli Shasha Multi-rate ldpc code system and method
CN102025441A (zh) * 2009-09-11 2011-04-20 北京泰美世纪科技有限公司 Ldpc码校验矩阵的构造方法、ldpc码的编码方法和编码装置
CN102377437A (zh) * 2010-08-27 2012-03-14 中兴通讯股份有限公司 一种准循环低密度奇偶校验码编码方法和装置
CN102412842A (zh) * 2010-09-25 2012-04-11 中兴通讯股份有限公司 一种低密度奇偶校验码的编码方法及装置
CN104426553A (zh) * 2013-08-23 2015-03-18 上海数字电视国家工程研究中心有限公司 低密度奇偶校验矩阵的编码方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233531B2 (en) 2017-09-11 2022-01-25 Zte Corporation Methods and apparatus for processing LDPC coded data
US11728830B2 (en) 2017-09-11 2023-08-15 Zte Corporation Methods and apparatus for processing LDPC coded data

Also Published As

Publication number Publication date
US11843394B2 (en) 2023-12-12
CA3094841C (en) 2023-05-02
US20210013901A1 (en) 2021-01-14
US20220337268A1 (en) 2022-10-20
SG11202009379VA (en) 2020-10-29
CA3094841A1 (en) 2018-09-27
US11368169B2 (en) 2022-06-21

Similar Documents

Publication Publication Date Title
WO2018171043A1 (zh) 一种准循环低密度奇偶校验编码处理方法及装置
CN108631925B (zh) 一种准循环低密度奇偶校验编码处理方法及装置
US11139835B2 (en) Method and apparatus for data processing with structured LDPC codes
US11637568B2 (en) Quasi-cyclic LDPC coding and decoding method and apparatus, and LDPC coder and decoder
US11791933B2 (en) Data encoding method and device, storage medium, and processor
JP2024029096A (ja) Ｌｄｐｃコード化データを処理する方法および装置
US11671115B2 (en) High-rate long LDPC codes
WO2018059548A1 (zh) 数据发送方法、装置及信源
CN111357372A (zh) 用于处理控制信息的系统和方法
CN107733442B (zh) 结构化ldpc码的处理方法及装置
US11683051B2 (en) Method and apparatus for data processing with structured LDPC codes
CN117675093A (zh) 速率匹配的方法和通信装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17902488

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17902488

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 3094841

Country of ref document: CA