BRPI0806757A2 - encodificação e decodificação de ldpc de pacotes de tamanhos variáveis - Google Patents

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Aamod Khandekar
Thomas Richardson
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Abstract

ENCODIFICAçãO E DECODIFICAçãO DE LDPC DE PACOTES DE TAMANHOS VARIáVEIS. Técnicas para suportar encodificação e decodificação de verificação de paridade de baixa densidade (LDPC) são descritas. Em um aspecto, a encodificação e decodificação de LDPC de pacotes de tamanhos variáveis podem ser suportadas com um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de elevação de diferentes potências de dois. Uma matriz de verificação de paridade base G de dimensões m~B~.n~B~ pode ser utilizada para encodificar um pacote de k~B~=n~B~-m~B~ bits de informação para obter uma palavra-código de n~B~ bits de código. Esta matriz de verificação de paridade base pode ser "elevada" por um valor de elevação de L para obter uma matriz de verificação de paridade elevada H de dimensão Lm~B~.Ln~B~. A matriz de verificação de paridade elevada pode ser utilizada para encodificar um pacote de até LkB bits de informação para obter uma palavra-código de LnB bits de código. Uma ampla faixa de tamanhos de pacotes pode ser suportada com o conjunto de matrizes de verificação de paridade base e o conjunto de valores de elevação.

Description

"ENCODIFICAÇÃO E DECODIFICAÇÃO DE LDPC DE PACOTES DE TAMANHOS VARIÁVEIS"
O presente pedido reivindica prioridade ao Pedido de Patente U.S. No. de Série 60/886,496, intitulado "LDPC HARMONIZATI0N", depositado em 24 de janeiro de 2007, cedido à cessionária deste e incorporado aqui por referência.
FUNDAMENTOS
I. CAMPO
A presente invenção refere-se em geral à comunicação, e mais especificamente a técnicas para encodificar e decodificar dados.
II. FUNDAMENTOS
Em um sistema de comunicação, um transmissor pode encodificar um pacote de dados para obter bits de códigos, intercalar os bits de código, e mapear os bits intercalados para símbolos de modulação. O transmissor pode então processar e transmitir os símbolos de modulação através de um canal de comunicação. O canal de comunicação pode distorcer a transmissão de dados com uma resposta de canal específico e ainda degradar a transmissão de dados com ruído e interferência. Um receptor pode obter símbolos recebidos, que podem ser distorcidos e versões degradadas dos símbolos de modulação transmitidos. O receptor pode processar os símbolos recebidos para recuperar o pacote transmitido.
A encodificação pelo transmissor pode permitir o receptor recuperar com confiança o pacote transmitido com os símbolos recebidos degradados. O transmissor pode desempenhar a encodif icação com base em um código de correção antecipada de erros (FEC) que gera redundância nos bits de código. O receptor pode utilizar a redundância para melhorar a probabilidade de recuperar o pacote transmitido.
Vários tipos de código de FEC podem ser utilizados para encodificação. Alguns tipos comuns de código de FEC incluem código convolucional, código Turbo, e código de verificação de paridade de baixa densidade (LDPC). Um código convolucional ou um código Turbo pode encodificar um pacote de k bits de informação e gerar um pacote codificado de aproximadamente r vezes k bits de código, onde l/r é a taxa de código do código convolucional ou Turbo. Um código convolucional pode prontamente encodificar um pacote de qualquer tamanho passando cada bit de informação através de um encodificador que possa operar em um bit de informação em um tempo. Um código Turbo pode também suportar diferentes tamanhos de pacotes empregando dois encodificadores eleitos que possam operar em um bit de informação em um tempo e um intercalador de código que possa suportar diferentes tamanhos de pacote. Um código LDPC pode possuir melhor desempenho que os códigos Turbo e convolucional sob certas condições de operação. No entanto, um código LDPC é tipicamente projetado para um tamanho especifico e pode não ser capaz de acomodar prontamente pacotes de tamanhos variáveis.
Existe, por conseguinte, uma necessidade na técnica por técnicas para suportar encodificação e decodificação de LDPC de pacotes de tamanhos variáveis.
SUMÁRIO
Técnicas para suportar encodificação e decodificação de LDPC são descritas aqui. Em um aspecto, encodificação e decodificação de LDPC de pacotes de tamanhos variáveis podem ser eficientemente suportadas com um conjunto de matrizes de verificação de paridade de base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois. Uma matriz de verificação de paridade de base G de dimensão mB X nB pode ser utilizada para encodificar um pacote de acima de kB = ηΒ - Mb bits de informação para obter um pacote codificado ou palavra-código de nB bits de código. Esta matriz de verificação de paridade de base G pode ser "suspensa" por um valor de suspensão de L para obter uma matriz de verificação de paridade suspensa H de dimensão L.mB X L.nB.
A matriz de verificação de paridade suspensa H pode ser utilizada para encodificar um pacote de acima de L.kB bits de informação para obter uma palavra-código de L.nB bits de código. Uma ampla faixa de tamanhos de pacotes pode ser suportada com um conjunto relativamente pequeno de matrizes de verificação de paridade de base e um conjunto relativamente pequeno de valores de suspensão. A suspensão pode também permitir encodificação e decodificação paralela eficiente, que pode melhorar o desempenho. Adicionalmente, a suspensão pode reduzir a complexidade de descrição para códigos de LDPC grandes.
Em outro aspecto, um único conjunto de valores de deslocamento cíclico para elementos não-zero da matriz de verificação de paridade de base para um valor de suspensão (por exemplo, o valor de suspensão máxima) pode ser utilizado para gerar valores de deslocamento cíclico para totós os outros valores de suspensão de diferentes potências de dois. Em ainda outro aspecto, os valores de deslocamento cíclico de s e s+L/m podem ser selecionados para dois elementos não-zero em uma coluna de uma matriz de verificação de paridade de base possuindo pelo menos três elementos não-zero, onde s é um valor arbitrário e m é uma potência de dois. Em um projeto, m é igual a quatro, e os valores de deslocamento cíclico para os elementos não-zero são s e s+L/4. Estes valores de deslocamento cíclico podem simplificar a encodificação e decodificação.
Vários aspectos e características da descrição estão descritos em detalhes adicionais abaixo. BBEVE DESCRIÇÃO DOS DESENHOS
A Figura 1 mostra um sistema de comunicação sem fio.
A Figura 2 mostra um diagrama em blocos de uma estação base e um terminal.
A Figura 3 mostra um gráfico de Tanner para um exemplo de código de LDPC.
A Figura 4 mostra a suspensão de uma matriz de verificação de paridade de base.
A Figura 5 mostra um conjunto de quatro matrizes de permutação cíclica.
A Figura 6 mostra uma matriz de verificação de paridade suspensa.
A Figura 7 mostra outra representação da matriz de verificação de paridade suspensa.
A Figura 8 mostra um gráfico para uma matriz de verificação de paridade suspensa.
A Figura 9 mostra um processo para processar dados.
A Figura 10 mostra um equipamento para processar dados.
A Figura 11 mostra um processo para processar um pacote.
A Figura 12 mostra outro processo para processar um pacote.
A Figura 13 mostra um equipamento para processar um pacote.
A Figura 14 mostra ainda outro processo para processar um pacote.
A Figura 15 mostra outro equipamento para processar um pacote.
DESCRIÇÃO DETALHADA
As técnicas descritas aqui podem ser utilizadas para várias aplicações tais como comunicação, computação, funcionamento em rede, etc. As técnicas podem também ser utilizadas para vários sistemas de comunicação incluindo sistemas sem fio, sistemas com fio, etc. Para clareza, certos aspectos das técnicas são descritos abaixo por um sistema de comunicação sem fio.
A Figura 1 mostra um sistema de comunicação sem fio 100, que pode também ser referido como uma rede de acesso (AN) . Para simplicidade, somente uma estação base 110 e dois terminais 120 e 130 são mostrados na Figura 1. Uma estação base é uma estação que se comunica com os terminais e podem também ser referidos como um ponto de acesso, um Nó B, um Nó B envolvido, etc. Um terminal pode ser estacionário ou móvel e pode também ser referido como um terminal de acesso (AT), uma estação móvel, um equipamento de usuário, uma unidade de assinante, etc. um terminal pode ser um telefone celular, um assistente digital pessoal (PDA), um dispositivo de comunicação sem fio, um modem sem fio, um dispositivo manual, um computador laptop, um telefone com fio, etc. Um terminal pode se comunicar com uma estação base nos links direto e/ou reverso em um dado momento. O link direto (ou downlink) se refere ao link de comunicação proveniente das estações base para os terminais, e o link reverso (ou uplink) se refere ao link de comunicação proveniente dos terminais para as estações base. Na Figura 1, o terminal 120 pode receber dados a partir da estação base 110 através do link direto 122 e pode transmitir dados através do link reverso 124. O terminal 130 pode receber dados a partir da estação base 110 através do link direto 132 e pode transmitir dados através do link reverso 134. As técnicas descritas aqui podem ser utilizadas para transmissão no link direto bem como no link reverso. A Figura 2 mostra um diagrama em blocos de um projeto de estação base 110 e terminal 120 na Figura 1. Neste projeto, a estação base 110 é equipada com antenas S 224a a 224s, e o terminal 120 é equipado com antenas T 252a a 252t, onde em geral S≥1 e T≥1.
No link direto, na estação base 110, um processador de dados de transmissão (TX) 210 pode receber um pacote de dados proveniente de uma fonte de dados 208, processar (por exemplo, encodificar, intercalar, e mapear em símbolos) o pacote com base em um formato de pacote, e prover símbolos de dados, que sejam símbolos de modulação para dados. Um processador MIMO TX 220 pode multiplexar os símbolos de dados com símbolos piloto, desempenhar processamento espacial (por exemplo, precodificação) se aplicável, e prover S fluxos de símbolos de saída a S transmissores (TMTR) 222a a 222s. Cada transmissor 222 pode processar seu fluxo de símbolo de saída (por exemplo, para OFDM) para obter um fluxo de chip de saída. Cada transmissor 222 pode ainda condicionar (por exemplo, converter para análogo, filtrar, amplificar, e converter ascendentemente) seu fluxo de chip de saída e gerar um sinal de link direto. Sinais de link direto S provenientes dos transmissores 222a a 222s podem ser transmitidos através das antenas S 222a 224s, respectivamente.
No terminal 120, antenas T 252a a 252t podem receber os sinais de link direto provenientes da estação base 110, e cada antena 252 pode prover um sinal recebido a um respectivo receptor (RCVR) 254. Cada receptor 254 pode processar (por exemplo, filtrar, amplificar, converter descendentemente, e digitalizar) seu sinal recebido para obter amostras, processar adicionalmente as amostras (por exemplo, para OFDM) para obter símbolos recebidos, e prover os símbolos recebidos a um detector MIMO 256. O detector MIMO 256 pode desempenhar detecção MIMO nos símbolos recebidos, se aplicável, e prover símbolos detectados. Um processador de dados de recepção (RX) 260 pode processar (por exemplo, demapear símbolos, deintercalar, e decodificar) os símbolos detectados e prover dados decodificados a um depósito de dados 262. Em geral, o processamento através do detector MIMO 256 e o processador de dados RX 2 60 é complementar ao processamento através do processador MIMO TX 220 e o processador de dados TX 210 na estação base 110.
No link reverso, no terminal 120, um pacote de dados pode ser provido pela fonte de dados 278 e processada (por exemplo, encodifiçada, intercalada, e mapeada em símbolos) através de um processador de dados TX 280. Os símbolos de dados provenientes do processador de dados TX 280 podem ser multiplexados com símbolos piloto e espacialmente processados por um processador por um processador MIMO TX, e ainda processados pelos transmissores 254a a 254t para gerar sinais de link reverso T, que podem ser transmitidos através das antenas 252a a 252t. Na estação base 110, os sinais de link reverso provenientes do terminal 120 podem ser recebidos pelas antenas 224a 224s, processados pelos receptores 222a a 222s, detectados por um detector MIMO 238, e ainda processados por um processador de dados RX 240 para recuperar o pacote enviado pelo terminal 120.
Os controladores/processadores 230 e 270 podem direcionar a operação na estação base 110 e terminal 120, respectivamente. Os controladores/processadores 230 e 270 podem determinar os tamanhos de pacotes para serem transmitidos e/ou recebidos, os controladores/processadores 230 e 270 podem então direcionar a encodificação pelos processadores de dados TX 210 e 280, respectivamente, e/ou direcionar a decodificação pelos processadores de dados RX 240 e 260, respectivamente. As memórias 232 e 272 podem armazenar códigos de dados e programas para a estação base 110 e terminal 120, respectivamente.
Em um aspecto, a encodificação ou decodificação de LDPC de pacotes de tamanhos variáveis pode ser eficientemente suportada com um conjunto de matrizes de verificação de paridade de base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois. As matrizes de verificação de paridade de base podem ser para códigos de LDPC base de diferentes taxas (kB, nB) , onde kB é o número de bits de informação e nB é o número de bits de código. Cada código de LDPC base pode ser elevado como descrito abaixo para obter um conjunto de códigos LDPC elevados, que podem ser utilizados para encodificar ou decodificar pacotes de tamanhos diferentes. Uma faixa de tamanhos de pacotes pode ser suportada por códigos de LDPC de prolongação ou encurtamento pela adição ou remoção de bits de paridade em um gráfico base.
Um código de LDPC pode ser definido por uma matriz de verificação de paridade escassa possuindo relativamente poucos elementos não-zero/não-nulos e na maioria das vezes elementos zero/nulos. A matriz de verificação de paridade define um conjunto de restrições lineares nos bits de código e pode ser representada na forma de um gráfico de Tanner.
A Figura 3 mostra um gráfico de Tanner 300 para um exemplo de código de LDPC base. Neste exemplo, o gráfico de Tanner inclui sete nós variáveis Vi a V7 representados por sete círculos e quatro nós de verificação Cl a C4 representados por quatro quadrados. Cada nó variável representa um bit de código, que pode ser transmitido ou puncionado (isto é, não transmitido) . Os sete bits de código para nós variáveis Vi a V7 formam uma palavra- código. Cada nó de verificação representa uma restrição, e os quatro nós Cl a C4 representaram as quatro restrições que definem o código de LDPC base. Os nós variáveis são conectados aos nós de verificação através das bordas. Neste exemplo, 16 bordas a a ρ conectam os sete nós variáveis para os quatro nós de verificação. O grau de um nó é igual ao número de bordas conectadas àquele nó. Neste exemplo, nós variáveis V1 e V2 são graduados nós 3, e nós variáveis V3 a V7 são graduados nós 2. Para cada nó de verificação, todos os bits de código nos nós variáveis acoplados àquele nó de verificação são restringidos à soma para 0 (módulo 2) .
A Figura 3 também mostra uma matriz de verificação de paridade base Hjb correspondendo ao gráfico de Tanner 300. Hjb inclui setes colunas para os sete nós variáveis Vi a V7 e quatro linhas para os quatro nós de verificação Ci a C4. Cada coluna de Hjb inclui um elemento 1 para cada borda conectada ao nó variável correspondendo àquela coluna. Por exemplo, a coluna 1 inclui três Is nas linhas 1, 2, e 3 para as três bordas a, b e c conectando os nós variáveis correspondentes V1 para os nós de verificação C1, C2 e C3 no gráfico de Tanner 300. Cada coluna restante de Hb, inclui dois ou três Is para duas ou três bordas conectando os nós variáveis correspondentes aos dois ou três nós de verificação.
As restrições para um código de LDPC podem ser expressas na forma de matriz como:
O = Hx, Eq(I)
Onde: H é uma matriz de verificação de paridade mB x nB para um código de LDPC,
χ é um vetor de coluna mB x 1 de bits de código nB para uma palavra-código, e
0 é um vetor de coluna de todos os zeros.
Por simplicidade, 0 pode significar um vetor ou uma matriz de todos os zeros na descrição abaixo. A multiplicação de matriz na equação (1) é com módulo-2 aritmético. Uma palavra-código é considerada como válida se as restrições na equação (1) forem satisfeitas. A encodificação de um pacote baseado na matriz de verificação de paridade H para obter o livro-código χ é descrito abaixo.
Um código de LDPC base pequeno pode ser elevado para obter um código de LDPC elevado maior. A suspensão pode ser alcançada pela recolocação de cada elemento não- zero em uma matriz de verificação de paridade base para o código de LDPC base com uma matriz de permutação LxL para obter uma matriz de verificação de paridade suspensa para o código de LDPC elevado. Isto resulta em L cópias de um gráfico base para o código de LDPC base sendo gerado. As matrizes de permutação determinam como os nós variáveis em cada cópia de gráfico estão conectados aos nós de verificação nas cópias de gráfico L.
A Figura 4 mostra um exemplo de suspensão para a matriz de verificação de paridade base Hjb mostrada na Figura 3. Cada elemento não-zero Hb (que corresponde a uma borda no gráfico de Tanner) é recolocado com uma matriz de permutação L x L σ para obter uma matriz de verificação de paridade suspensa H1. As 16 matrizes de permutação para os 16 elementos não-zero de Hb são denotadas como σa a σρ, onde σa é a matriz de permutação para borda a na Figura 3.
As matrizes de permutação podem ser definidas de várias maneiras. Em um projeto, um conjunto de matrizes de permutação podem ser predefinidas, e a matriz de permutação para cada elemento não-zero da matriz de verificação de paridade base pode ser selecionada a partir deste conjunto de matrizes de permutação. Em outro projeto, as matrizes de permutação ciclica são utilizadas para elementos não-zero da matriz de verificação de paridade base.
A Figura 5 mostra um conjunto de quatro matrizes de permutação ciclica para L= 4. Neste exemplo, cada matriz de permutação possui a dimensão 4 χ 4. A matriz de permutação Go para um valor de deslocamento cíclico de zero é igual a uma matriz identidade I possuindo uns ao longo da diagonal e zeros em outras. A matriz de permutação G1 para um valor de deslocamento cíclico de um possui a linha mais baixa da matriz identidade movida ou deslocada para cima. A matriz de permutação G2 para um valor de deslocamento cíclico de dois possui as duas linhas mais baixas da matriz identidade movidas para cima. A matriz de permutação G3 para um valor de deslocamento cíclico de três possui as três linhas mais baixas da matriz identidade movidas para cima. Em geral, uma matriz de permutação L χ L Gs para um valor de deslocamento cíclico de s possui as s linhas mais baixas da matriz identidade movidas para cima, onde 0 < s < L-I.
A Figura 6 mostra um exemplo da matriz de verificação de paridade suspensa H1 na Figura 4 com cada uma das 16 matrizes de permutação Ga a Gp sendo recolocada com uma das quatro matrizes de permutação cíclica G0 a G3 mostrada na Figura 5. O fundo da Figura 6 mostra a matriz de verificação de paridade suspensa H1 com cada matriz de permutação cíclica sendo recolocada com sua matriz 4x4 correspondente de uns e zeros.
Recolocar cada elemento não-zero da matriz de verificação de paridade Hjb com uma matriz de permutação 4x4 resulta em quatro cópias do gráfico base para o código de LDPC base sendo gerado. Para uma matriz de permutação 4x4 correspondendo a um nó variável dado Vu e um nó de verificação dado Cv, as quatro colunas desta matriz de permutação correspondem ao nó variável Vu nas quatro cópias de gráfico, e as quatro linhas desta matriz de permutação correspondem ao nó de verificação Cv nas quatro cópias de gráfico. Os 1s na matriz de permutação correspondem às bordas conectando nós variáveis Vu nas quatro cópias de gráfico. Em particular, um 1 na coluna χ da linha y significa que os nós variáveis Vu na cópia de gráfico χ está conectado ao nó de verificação Cu na cópia de gráfico Cu. Como um exemplo, a matriz de permutação cíclica σχ é utilizada para o elemento não-zero para nós variáveis V1 e nó de verificação C1 em H1. A matriz G1 inclui um 1 na coluna de linha 2, que significa que nós variáveis V1 na cópia de gráfico 1 está conectado ao nó de verificação C1 na cópia de gráfico 2.
A Figura 7 mostra uma representação de uma matriz de verificação de paridade suspensa H1 gerada com base na matriz de verificação de paridade base Hb mostrada na Figura 3 com L = 8. Nesta representação, uma rede 8 χ 16 710 armazena as bordas para os setes nós variáveis em oito cópias de gráfico. Cada linha da rede 710 corresponde a uma cópia de gráfico. As 16 caixas em cada linha correspondem as 16 bordas a a ρ para os sete nós variáveis em uma cópia de gráfico. Uma rede 8X16 720 armazena as bordas para os quatro nós de verificação em todas as oito cópias de gráfico. Cada linha da rede 720 corresponde a uma cópia de gráfico. As 16 caixas em cada linha correspondem as 16 bordas a a ρ para os quatro nós de verificação em uma cópia de gráfico.
A Figura 7 também mostra as conexões entre as oito cópias de nós variáveis V2 e as oito cópias do nó de verificação C2 para borda d, que possui matriz de permutação σ3 neste exemplo. Desse modo, as oito cópias da borda d são deslocadas ciclicamente para baixo por três posições devido à matriz σ3. Cada uma das bordas restantes pode ser deslocada ciclicamente por um valor dentro de uma faixa de 0 a 7 para L = 8.
Em geral, uma rede pode incluir uma coluna para cada borda na matriz de verificação de paridade base e uma linha para cada uma das cópias de gráfico L. As L cópias de cada borda podem ser deslocadas ciclicamente por uma quantidade determinada pela matriz de permutação cíclica para aquela borda.
As Figuras 3 a 6 mostram um exemplo de código de LDPC base com a matriz de verificação de paridade base Hjb mostrada na Figura 3 e suspensão deste código de LDPC base para obter um código de LDPC maior com a matriz de verificação de paridade suspensa Hb mostrada na Figura 6. A suspensão de diferentes tamanhos pode ser alcançada utilizando matrizes de permutação cíclica de diferentes dimensões. As bordas da matriz de verificação de paridade base Hjb podem ser deslocadas ciclicamente por um valor dentro de uma faixa de o a L-1. Os valores de deslocamento cíclico para as bordas da matriz de verificação de paridade base podem ser selecionados com base no desempenho da codificação.
Em um projeto, um conjunto de seis códigos de LDPC base pode ser definido para diferentes valores de kB variando de 6 a 11. A tabela 1 lista vários parâmetros dos seis códigos de LDPC base de acordo com um projeto. Em um projeto, os seis códigos de LDPC base podem ser implementados como descrito em 3GPP2 C.S0084-001, intitulado "Physical Layer for Ultra Mobile Broadband (UMB) Air Interface Specification", Agosto de 2007, que está publicamente disponível. Os códigos de LDPC base podem ser implementados com outros projetos.
Tabela 1
<table>table see original document page 15</column></row><table>
Em um projeto, um conjunto de nove valores de suspensão de 4, 8, 16, 32, 64, 128, 256, 512 e 1024 pode ser suportado. Neste projeto, o valor de suspensão menos é Lmin = 4, e o valor de suspensão maior é Lmax = 1024. Estes valores de suspensão são potências diferentes de dois, o que pode prover certas vantagens. Um total de 54 diferentes tamanhos de pacotes variando de 24 a 11.264 bits pode ser suportado com os seis códigos de LDPC com kB variando de 6 a 11 e nove valores de suspensão variando de 4 a 1024. Em geral, qualquer faixa de valores de suspensão pode ser suportada, e Lmin e Lmax podem ser quaisquer valores adequáveis.
A tabela 2 dá parâmetros da matriz de verificação de paridade base G0 de acordo com um projeto. Como mostrado na Tabela 1, Go possui dimensões de 27 χ 33 e inclui 27 linhas com índices de 0 a 26 e 33 colunas com índices de 0 a 32. Para cada linha, a segunda coluna da Tabela 2 dá o grau de linha, que corresponde ao número de elementos não- zero na linha. A terceira coluna da Tabela 2 dá as posições da coluna dos elementos não-zero em cada linha. A quarta coluna da Tabela 2 dá o valor de deslocamento cíclico para cada elemento não-zero em cada linha. Para Lmax = 1024, os valores de deslocamento estão dentro de uma faixa de 0 a 1023. Os projetos de exemplos de matrizes de verificação de paridade Gl a G5 estão descritos no 3GPP2 C.S0084-001, acima mencionado.
Tabela 2 - Matriz de Verificação de Paridade Base G0
<table>table see original document page 16</column></row><table> Em um projeto, uma matriz de verificação de paridade base e um valor de suspensão podem ser selecionados para um pacote de tamanho k como segue: Primeiro, um valor de suspensão L pode ser selecionado com base no tamanho de pacote k como segue:
L = 2-[log2(k/kBilMX), Eq (2)
Onde kg, Max é o número máximo de bits de informação para todos os codigos de LDPC base, e "[]" significa um operador teto.
Uma matriz de verificação de paridade base pode então ser selecionada com base no tamanho de pacote k e no valor de suspensão L selecionado como segue:
kB k/L] . Eq (3)
O índice da matriz de verificação de paridade base pode ser dado como i = kB - β. A matriz de verificação de paridade base selecionada é denotada com G na descrição a seguir.
A matriz de verificação de paridade base selecionada Geo valor de suspensão selecionado L podem encodificar até kB-L bits de informação e prover nB*L bits de código. O pacote pode ser cheio de zero para comprimento kB-L pelo anexo Zp = kB-L-K zeros na extremidade do pacote. O pacote enchido de zero pode ser encodificado com a matriz de verificação de paridade suspensa para obter nB-L bits de código. Para um código (n,k), o pacote enchido de zeros bem como bits de paridade nB.L-n-Zp podem ser puncionados para obter uma palavra-código de n bits de código.
Para encodificar o pacote, uma matriz de verificação de paridade suspensa H pode primeiro ser gerado com base na matriz de verificação de paridade selecionada G e o valor de suspensão selecionado L. O pacote pode então ser encodificado com base na matriz de verificação de paridade suspensa H.
Para gerar a matriz de verificação de paridade suspensa Η, o valor de deslocamento cíclico para cada elemento não-zero da matriz de verificação de paridade base selecionado G pode ser determinado como segue:
<formula>formula see original document page 18</formula> Eq(4)
Onde: g é um valor de deslocamento cíclico para elemento não-zero de G assumindo suspensão por Lmax, e
g' é um valor de deslocamento cíclico para um elemento não-zero de G com suspensão por L
A quarta coluna da Tabela 2 dá os valores de deslocamento cíclico para elementos não-zero de Go para Lmax = 1024. Os valores de deslocamento cíclico para elementos não-zero de outras matrizes de verificação de paridade base podem ser gerados e armazenados em tabelas similares. Em geral, os valores de deslocamento cíclico para elementos não-zero de G podem ser gerados para Lmax e podem ser utilizados para todos os valores de suspensão de Lmin a Lmax. Isto pode simplificadamente projetar uma vez que somente um conjunto de valore de deslocamento cíclico pode ser armazenado para G e utilizado para todos os valores de suspensão. A equação (4) essencialmente remove zero ou os bits menos insignificantes (LSBs) de g para obter g' para os valores de suspensão selecionados L. Para o projeto com Lmax = 10024, um LSB pode ser removido se L = 512, dois LSBs podem ser removidos se L=256, etc. A remoção dos LSBs pode preservar a relação entre parâmetros de deslocamento diferentes, por exemplo, s' = s+L/4 descrito abaixo, que pode simplificar a encodificação. Em outro projeto, zero ou mais bits mais signif icantes (MSBs) de g podem ser removidos desempenhando operação de módulo-L para obter g'. g' pode também ser obtido de outras maneiras.
Em um projeto, cada elemento não-zero de G pode ser recolocado com uma matriz de permutação ciclica ag-, para obter a matriz de verificação de paridade suspensa H. σ9< pode ser obtido ciclicamente deslocando a matriz identidade I por g' . Em outro projeto, cada elemento não- zero de G pode ser recolocado com uma matriz 2x2 para
<formula>formula see original document page 19</formula>
obter uma matriz G' . Esta matriz 2x2 pode ser se g' for um mesmo valor ou
<formula>formula see original document page 19</formula>
se g' for um
valor impar. Cada elemento não-zero de G' pode então ser recolocado com uma matriz de permutação ciclica que é ciclicamente deslocada por g'/2, (g'-l)/2, ou (g'+l)/2 para obter a matriz de verificação de paridade base Η. H pode ser gerada com base em G de outras maneiras.
As colunas e linhas da matriz de verificação de paridade suspensa H pode ser rearranjada ou permutada de modo que a matriz resultante tenha a seguinte forma:
<formula>formula see original document page 19</formula>
Onde Mi é uma matriz M χ N, com N = M-Jcb-L,
M2 é uma matriz (mB-L-M) *M, e
0 é uma matriz Mx (nB-L-N) toda de zeros.
A matriz identidade no canto direito inferior de H pode ser recolocada com uma matriz triangular, que pode ter elementos não-zero abaixo da diagonal.
A dimensão de Mi pode ser dependente na matriz de verificação de paridade base e pode ser uma função de índice de código i. Mi pode ter a seguinte forma: <formula>formula see original document page 20</formula>
sendo invertível,
Eq (6)
Onde A é uma matriz (M-L/2) χ (Icb-L) ,
B é uma matriz (M- L/2) χ (L/2),
C é uma matriz (L/2) χ (Icb-L) ,
D é uma matriz (L/2) χ (L/2),
E é uma matriz (L/2) χ (N-kB-L) , e
T é uma matriz triangular inferior (M-L/2) χ (M-L/2) possuindo uns ao longo da diagonal e zeros acima da diagonal.
As restrições para o código de LDPC elevado podem ser expressas como:
<formula>formula see original document page 20</formula>
Eq (7)
Onde: Xi é um vetor de coluna N χ 1 de bits de informação e bits de paridade, e
p3 é um vetor de coluna (nB-L-N) χ 1 de bits de paridade.
Devido à matriz de zero 0 na curva direita superior de H na equação (5), uma parte da equação (7) pode ser expressa como:
<formula>formula see original document page 20</formula>
Eq(B)
Onde: s é um vetor de coluna (kB-L) χ 1 dos bits de informação no pacote,
pi é um vetor de coluna (L/2) χ 1 de bits de paridade, e
p2 é um vetor de coluna (M-L/2) χ 1 de bits de paridade. Para resolver pela equação (8), Mi pode ser pré-
multiplicada com
<formula>formula see original document page 21</formula>
como segue:
<formula>formula see original document page 21</formula>
Onde <*>=ET-1B + D.
As equações (8) e (9) podem ser combinadas para obter:
<formula>formula see original document page 21</formula>
Eq(II)
Os bits de paridade p1, p2 e P3 podem então ser computados como segue:
<formula>formula see original document page 21</formula>
Onde X1 inclui s, p1, e p2 como mostrado na equação (8) . Se a matriz identidade na curva direita inferior de H for recolocada com uma matriz triangular inferior, então a equação (14) pode ser resolvida utilizando substituição traseira (cima para baixo).
A computação para pi, e Ρ3 pode ser simplificada desempenhando a multiplicação da matriz nas equações (12) e (13) em etapas, armazenando resultados intermediários, e utilizando os resultados intermediários para etapas posteriores.
A matriz de verificação de paridade suspensa H 4está para a taxa de código mais baixa, que pode se dada como r = kB/nB. H pode ser puncionada para obter taxas mais altas. Os códigos de LDPC estão estruturados como um código de LDPC de "núcleo" interno com bits de paridade externa. A encodificação pode ser desempenhada em uma maneira seqüencial para obter o número desejado de bits de código. Por exemplo, bits de paridade pi podem ser computados primeiro como mostrado na equação (12), então os bits de paridade P2 podem ser computados em seguida (se necessário) como mostrado na equação (13), e então os bits de paridade P3 podem ser computados por último (se necessário) como mostrado na equação (14).
O sistema pode suportar a retransmissão automática híbrida (HARQ). Por HARQ, um transmissor pode enviar uma primeira transmissão de um pacote para um receptor e pode a seguir enviar uma ou mais transmissões adicionais (ou retransmissões) se necessário até o pacote ser corretamente decodificado pelo receptor, ou o número máximo de transmissões que tem sido enviado, ou alguma outra condição de terminação é encontrada. HARQ pode melhorar a confiabilidade da transmissão de dados. Para cada código de LDPC base, uma seqüência de extensões de HARQ pode ser gerada para abranger todas as taxas de código pelo sistema. As extensões de HARQ podem ser definidas pelo puncionamento de bits de paridade. A maioria do puncionamento pode ser no terceiro bit de paridade P3, porém alguns dos puncionamentos podem ser no segundo bit de paridade p2.
A Figura 8 mostra um gráfico base 800 de uma matriz de verificação de paridade base G, que pode ter a forma mostrada nas equações (5) e (6). O gráfico 800 é utilizado somente para ilustração e não compara-se a qualquer das matrizes de verificação de paridade base descrita acima. O gráfico base 800 inclui um número de caixas quadradas, com cada caixa quadrada representando um elemento na matriz de verificação de paridade base. Cada elemento não-zero da matriz de verificação de paridade base é representado por uma caixa marcada. Cada caixa marcada é associada a um valor de deslocamento cíclico que determina a quantidade de deslocamento cíclico para as cópias das bordas L pela suspensão da matriz de verificação de paridade base por um valor de suspensão de L.
Uma palavra-código é composta de bits de informação e bits de paridade ao longo do topo do gráfico 800. Os bits na palavra-código podem ser transmitidos iniciando da esquerda e se movendo para a direita, exceto para alguma reordenação das colunas de paridade.
O gráfico base 800 compreende bits de informação s, primeiros bits de paridade pi, segundo bits de paridade p2, e terceiro bit de paridade P3 ao longo do topo do gráfico base. O primeiro bit de paridade é associado a um primeiro conjunto de restrições, o segundo bit de paridade é associado a um segundo conjunto de restrições, e o terceiro bit de paridade é associado a um terceiro conjunto de restrições. A parte de núcleo do gráfico base 800 consiste em nós variáveis representando os bits de informação e o primeiro e segundo bits de paridade e os nós de restrição representando o primeiro e segundo conjuntos de restrições. A parte de núcleo tipicamente não contém nenhum nó variável de grau 1. O terceiro bit de paridade e as restrições do terceiro conjunto de restrições (ou terceira restrição de paridade) são em correspondência de um-para-um com · cada outro, o que é mostrado pela matriz identidade na curva direita inferior do gráfico base 800. O terceiro bit de paridade e a terceira restrição de paridade pode ser linearmente ordenada de modo que cada terceiro bit de paridade possa ser determinado como uma paridade de bits de informação, primeiro bit de paridade, segundo bit de paridade, e precedendo o terceiro bit de paridade. Um terceiro nó de restrição de paridade associado a um terceiro bit de paridade pela correspondência de um para um é conectado pelas bordas a um nó variável do terceiro bit de paridade bem como nós representando os bits dos quais este terceiro bit de paridade é um bit de paridade.
0 projeto mostrado na Figura 8 inclui várias características que podem simplificar a encodificação. Os nós variáveis do primeiro e segundo nós de paridade estão tanto em grau 2 ou grau 3. Para simplificar a encodificação, um primeiro bit de paridade pode ser associado a um nó variável de grau 3, e o segundo bit de paridade pode ser associado a um nó variável de grau 2. 0 nó variável de grau 3 é mostrado pela coluna 810 para matrizes B e D, que inclui três caixas quadradas sombreadas para três elementos não-zero. 0 nó variável de grau 2 pode ser configurado em uma estrutura de cadeia acumulada, que é também conhecida como estrutura diagonal dupla. Esta estrutura diagonal dupla é mostrada pela matriz triangular T possuindo duas caixas marcadas empilhadas em cada coluna de Τ. A estrutura diagonal dupla pode possuir significância no desempenho de código e encodificação. Possuir um grande número de nós variáveis de grau 2 pode melhorar o desempenho, e possuir nós variáveis de grau 2 na forma diagonal dupla quase satura esta possibilidade. A estrutura diagonal dupla também permite os nós variáveis de grau 2 para serem facilmente encodifiçados recursivamente, muito próximo a um código convolucional. Quando ordenado propriamente, a estrutura da matriz H pode estar incluída a sub-matriz T com somente a diagonal (1,1), (2,2), etc., bem como a sub-diagonal (2,1), (3,2), etc., contendo elementos não-zero. Freqüentemente, as bordas correspondendo à estrutura diagonal dupla são dadas valor de suspensão 0, significando nenhuma permutação, formando cadeias separadas L no gráfico elevado.
Duas das bordas dos nós variáveis de grau 3 podem se conectar no gráfico base de modo que feche uma malha em um gráfico associado à estrutura diagonal dupla. Para simplificar a encodificação nesta situação, os valores de suspensão para as três bordas do nó variável de grau 3 podem estar na forma x, s, s' = (s+L/m) modo L, onde m é a potência de 2, e χ e s podem ser valores arbitrários. Quando todos os deslocamentos cíclicos forem revezados, o código é inalterado porque esta quantidade reveza a ordem dos nós de restrição em uma suspensão. Desse modo, os valores de suspensão da forma x, s, s' = (s+L/m) modo L podem também ser utilizados. A encodif icação pode ser simplificada devido à matriz φ = -ET-1B+D poder ser faturada com fatores de baixo grau e ser por si própria de baixo peso.
Os valores de deslocamento cíclico para elementos não-zero do nó variável de grau 3 podem ser s e s' , onde s pode ser um valor selecionado arbitrariamente e s' pode ser selecionado de várias maneiras. Em um primeiro projeto, s'-s e é uma matriz de permutação. Para este projeto, o código de LDPC elevado possui uma malha passando através do comprimento da cadeia acumulado do gráfico base (nós de grau 2) e um nó de grau 3. A malha ocorre com multiplicidade L, que pode resultar em desempenho de piso de erro sub-otimizado, especialmente uma vez que o gráfico base possui uma cadeia acumuladora curta. Em outro projeto, s'=s+L/2 e φ~1 é uma soma de três matrizes de permutação. Para este projeto, a malha correspondente no código de LDPC elevado passa através do comprimento da cadeira acumuladora do gráfico base (nós de grau 2) e dois nós de grau 3. A complexidade de multiplicação por φ'1 pode ainda ser pequena. No entanto, este projeto pode ainda ser suscetível a alguns pisos de erro. Em um terceiro projeto, s' = s+L/4 e φ'1 é a soma de nove matrizes de permutação. A malha correspondente no código de LDPC elevado passa através do comprimento da cadeia acumuladora do gráfico base (nós de grau 2) e quatro nós de grau 3. A complexidade de multiplicação por φ'1 pode ainda ser pequena uma vez que φ"1 pode ainda ser uma matriz escassa. Este projeto pode simplificar a encodificação enquanto evita problemas associados aos pisos de erro. O valor de deslocamento cíclico para o terceiro elemento não-zero pode ser x, que pode ser outro valor arbitrariamente selecionado.
As técnicas descritas aqui podem ser utilizadas para suportar uma ampla faixa de tamanhos de pacotes. Um tamanho de pacote adequável pode ser selecionado com base em vários fatores tais como condições do canal (que podem ser dadas através de eficiência espectral ou formato de pacotes), quantidade de recursos atribuídos, overhead piloto, ranque MIMO, etc. As técnicas são permitidas para geração de bons códigos compatíveis com a taxa para quaisquer valores de k e η utilizando um número pequeno de códigos de LDPC base.
Os códigos de LDPC descritos aqui podem capacitar as implementações paralelas do decodificador e do encodificador de várias formas. Para uma implementação do decodificador em paralelo com a borda, as bordas no gráfico base podem ser processadas em um modo em série, e o paralelismo pode ser alcançado processando simultaneamente cópias L da mesma borda. Para uma implementação de decodificador paralela ao nó, diferentes cópias do gráfico base podem ser processadas em um modo em série, e o paralelismo pode ser alcançado processando simultaneamente diferentes nós no gráfico base. Utilizando as matrizes de permutação cíclica com tamanhos restritos para potências de dois, a suspensão pode ser facilmente implementada utilizando uma operação de contagem, especialmente para a implementação paralela ao nó. A operação de contagem se refere ao andamento através de um ciclo em L contando de x a x+1 modo L. Esta restrição no tamanho de suspensão pode assegurar que todos os diferentes tamanhos de suspensão possuem um grande fator comum, que pode ser uma importante propriedade para uma implementação do decodificador paralela à borda. A estrutura do código de LDPC descrita aqui pode suportar ambas as implementações eficazes do decodificador paralelas ao nó e paralelas à borda. Adicionalmente, as descrições do gráfico são compactas e provêem redução de complexidade fundamental.
A Figura 9 mostra um projeto de um processo 900 para processar dados. 0 processo 900 pode ser desempenhado por uma estação base, um terminal, ou alguma outra entidade. Os pacotes de tamanhos variáveis podem ser encodifiçados ou decodificados com base em um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois (bloco 912). O conjunto de matrizes de verificação de paridade base pode compreender matrizes de verificação de paridade base para 6, 7, 8, 9, 10 e 11 bits de informação, como descrito acima, para kB a 2kB-l bits de informação, para kB+l a 2kB bits de informação, ou para alguma outra faixa de bits de informação. O conjunto de matrizes de verificação de paridade base pode também incluir alguma outra combinação de matrizes de verificação de paridade base. O conjunto de valores de suspensão pode compreender valores de suspensão para 4, 8, 16, 32, 64, 128, 256, 512 e 1024, como descrito acima, ou alguma outra faixa ou combinação de valores de suspensão. Os parâmetros (por exemplo, valores de deslocamento cíclico) para o conjunto de matrizes de verificação de paridade base podem ser armazenados para uso para encodificar ou decodificar pacotes de tamanhos variáveis (bloco 914). Cada matriz de verificação de paridade base pode compreender uma pluralidade de elementos não-zero em uma pluralidade de localizações. Cada elemento não-zero pode ser associada a um valor de deslocamento cíclico dentro de uma faixa de 0 a Lmax-I, onde Lmax é um valor de suspensão máximo. Uma pluralidade de valores de deslocamento cíclico pode ser armazenada para a pluralidade de elementos não-zero de cada matriz de verificação de paridade base. Os valores de deslocamento cíclico para todos os valores de suspensão para ,cada matriz de verificação de paridade base pode ser determinada com base nos valores de deslocamento cíclico armazenados para aquela matriz de verificação de paridade base.
A Figura 10 mostra um projeto de um equipamento 1000 para processar dados. 0 equipamento 1000 inclui dispositivos para encodificar ou decodificar pacotes de tamanhos variáveis com base em um conjunto de matrizes de verificação de paridade de dimensões diferentes e um conjunto de valores de suspensão de diferentes potências de dois (módulo 1012), e dispositivos para armazenar parâmetros (por exemplo, valores de deslocamento cíclico) para o conjunto de matrizes de verificação de paridade base (bloco 1014) .
A Figura 11 mostra um projeto de um processo 1100 para processar um pacote, que pode ser utilizado para o bloco 912 na Figura 9. Um tamanho de pacote de um pacote a ser encodificado ou decodificado pode ser determinado (bloco 1112). Um valor de suspensão pode ser selecionado a partir do conjunto de valores de suspensão com base no tamanho de pacote, por exemplo, como mostrado na equação (2) (bloco 1114). Uma matriz de verificação de paridade base pode ser selecionada a partir do conjunto de matrizes de verificação de paridade base com base no tamanho de pacote e no valor de suspensão selecionado, por exemplo, como mostrado na equação (3) (bloco 1116). Uma matriz de verificação de paridade suspensa pode ser gerada com base na matriz de verificação de paridade base selecionada e no valor de suspensão selecionado (bloco 1118). O pacote pode ser encodificado ou decodificado com base na matriz de verificação de paridade suspensa (bloco 1120).
Para o bloco 1118, a matriz de verificação de paridade suspensa pode ser gerada ainda com base em valores de deslocamento cíclico para elementos não-zero da matriz de verificação de paridade base selecionada. Os valores de deslocamento cíclico para a matriz de verificação de paridade suspensa pode ser computada com base nos valores de deslocamento cíclico para os elementos não-zero da matriz de verificação de paridade selecionada e valores de suspensão selecionados, por exemplo, como mostrado na equação (4). A matriz de verificação de paridade suspensa pode então ser gerada recolocando cada elemento não-zero da matriz de verificação de paridade base selecionada com uma matriz de permutação cíclica de um valor de deslocamento cíclico computado para aquele elemento não-zero.
Para a encodif icação no bloco 1120, os bits de informação no pacote podem ser encodifiçados com base na matriz de verificação de paridade suspensa para obter primeiros bits de paridade, por exemplo, como mostrado na equação (12). Os bits de informação e os primeiros bits de paridade podem ser encodifiçados com base na matriz de verificação de paridade suspensa para obter o segundo bit de paridade, por exemplo, como mostrado na equação (13). Os bits de informação, os primeiros bits de paridade, e o segundo bit de paridade podem ser encodifiçados com base na matriz de verificação de paridade suspensa para obter o terceiro bit de paridade, por exemplo, como mostrado na equação (14) .
Para decodificação no bloco 1120, um gráfico grande para a matriz de verificação de paridade suspensa pode ser gerado com base nas L cópias de um gráfico base para a matriz de verificação de paridade base selecionada, onde L é o valor de suspensão selecionado. Os nós das L cópias do gráfico base podem ser interconectados com base nas matrizes de permutação para os elementos não-zero da matriz de verificação de paridade base selecionada. 0 gráfico base pode compreender uma pluralidade de bordas para os elementos não-zero da matriz de verificação de paridade base selecionada. Para decodificação paralela às bordas, decodificação pode ser desempenhada em paralelo para as L cópias de mesma borda nas L cópias do gráfico base e pode ser desempenhado seqüencialmente para diferentes bordas nas L cópias do gráfico base. Para decodificação paralela ao nó, a decodificação pode ser desempenhada em paralelo para os nós de cada cópia do gráfico e pode ser desempenhada seqüencialmente para as L cópias do gráfico base.
A Figura 12 mostra um projeto de um processo 1200 para processar um pacote. Um primeiro conjunto de valores de deslocamento cíclico para uma matriz de verificação de paridade de um primeiro tamanho de suspensão pode ser determinado com base em um segundo conjunto de valores de deslocamento cíclico para uma segunda matriz de verificação de paridade de um segundo tamanho de suspensão (bloco 1212). Os primeiro e segundo tamanhos de suspensão podem ser diferentes potências de dois. Em um projeto do bloco 1212, um fator K pode ser determinado com base em um raio do segundo tamanho de suspensão ao primeiro tamanho de suspensão, e K LSBs de cada valor de deslocamento cíclico no segundo conjunto pode ser removido para obter um valor de deslocamento cíclico correspondente no primeiro conjunto. Isto pode ser alcançado dividindo cada valor de deslocamento cíclico no segundo conjunto pelo raio e arredondando descendentemente para um valor inteiro para obter um valor de deslocamento cíclico correspondente no primeiro conjunto, como mostrado na equação (4). Em outro projeto do bloco 1212, K MSBs de cada valor de deslocamento cíclico no segundo conjunto pode ser removido para obter um valor de deslocamento cíclico correspondente no primeiro conjunto.
A primeira matriz de verificação de paridade pode ser gerada com base no primeiro conjunto de valores de deslocamento cíclico (bloco 1214). Isto pode ser alcançado recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação cíclica de um valor de deslocamento cíclico no primeiro conjunto correspondendo àquele elemento não-zero. Um pacote pode ser encodificado ou decodificado com base na primeira matriz de verificação de paridade (bloco 1216).
A Figura 13 mostra um projeto de um equipamento 1300 para processar um pacote. O equipamento 1300 inclui dispositivos para determinar um primeiro conjunto de valores de deslocamento cíclico para uma primeira matriz de verificação de paridade de um tamanho de suspensão com base no segundo conjunto de valores de deslocamento cíclico para uma segunda matriz de verificação de paridade de um segundo tamanho de suspensão (módulo 1312), dispositivos para gerar a primeira matriz de verificação de paridade com base no primeiro conjunto de valores de deslocamento cíclico (módulo 1314), e dispositivos para encodificar ou decodificar um pacote com base na primeira matriz de verificação de paridade (módulo 1316).
A Figura 14 mostra um projeto de um processo 1400 para processar um pacote. Uma matriz de verificação de paridade suspensa pode ser obtida recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação L χ L de um valor de deslocamento cíclico específico, onde L é uma potência de dois (bloco 1412). Os valores de deslocamento cíclico de s e s+L/m podem ser utilizados para dois elementos não-zero em uma coluna da matriz de verificação de paridade base possuindo pelo menos três elementos não-zero, onde s é um valor arbitrário e m é uma potência de dois (bloco 1414) . Em um projeto, m é igual a dois, e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+L/2. Em outro projeto, m é igual a quatro, e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+ L/4. Em outro projeto, m é igual a oito, e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+ L/8, m pode também ser igual a outros valores. Um valor de deslocamento cíclico de χ pode ser selecionado para um terceiro elemento não-zero na coluna possuindo pelo menos três elementos não-zero. A matriz de verificação de paridade base pode compreender uma sub-matriz <formula>formula see original document page 32</formula> onde T é uma matriz triangular inferior, as matrizes BeD possuem cada uma uma largura de 1, as matrizes DeE possuem cada uma uma altura de 1, e os pelo menos três elementos não- zero estão em uma coluna correspondendo às matrizes BeD.
Um pacote pode ser encodificado ou decodificado com base na matriz de verificação de paridade suspensa (bloco 1416).
A Figura 15 mostra um projeto de um equipamento 1500 para processar um pacote. O equipamento 1500 inclui dispositivos para obter uma matriz de verificação de paridade suspensa recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação L χ L de um valor de deslocamento cíclico específico, onde L é uma potência de dois (módulo 1512), dispositivos para utilizar os valores de deslocamento cíclico de s e s+L/m para dois elementos não-zero em uma coluna da matriz de verificação de paridade base possuindo pelo menos três elementos não-zero, onde s é um valor arbitrário e m é uma potência de dois (módulo 1514), e dispositivos para encodificar ou decodificar um pacote com base na matriz de verificação de paridade suspensa (módulo 1516).
Os módulos nas Figuras 10, 13 e 15 podem compreender processadores, dispositivos eletrônicos, dispositivos de hardware, componentes eletrônicos, circuitos lógicos, memórias, etc. ou qualquer combinação dos mesmos.
As técnicas descritas aqui podem ser implementadas por vários dispositivos. Por exemplo, estas técnicas podem ser implementadas em hardware, software, ou uma combinação dos mesmos. Para uma implementação de hardware, as unidades de processamento utilizadas para desempenhar as técnicas em uma entidade (por exemplo, um Nó B ou um terminal) podem ser implementadas dentro de um ou mais circuitos integrados de aplicação específica (ASICs), processadores de sinal digital (DSPs), dispositivos de processamento de sinal digital (DSPDs), dispositivos lógicos programáveis (PLDs), arranjos de portas programáveis em campo (FPGAs),processadores, controladores, microcontroladores, microprocessadores, dispositivos eletrônicos, outras unidades eletrônicas projetadas para desempenhar as funções descritas aqui, um computador, ou uma combinação dos mesmos.
Para uma implementação de software e/ou firmware, as técnicas podem ser implementadas com código (por exemplo, procedimentos, funções, módulos, instruções, etc.) que desempenham as funções descritas aqui. Em geral, qualquer meio legível por computador/processador modulando tangivelmente códigos de firmware e/ou software pode ser utilizado na implementação de técnicas descritas aqui. Por exemplo, os códigos de firmware e/ou software podem ser armazenados em uma memória (por exemplo, 232 ou 272 na Figura 2) e executados por um processador (por exemplo, 230 ou 270). A memória pode ser implementada dentro do processador ou externa ao processador. Os códigos de firmware e/ou software podem ser também armazenados em um meio legível por computador/processador tal como uma memória de acesso aleatória (RAM), memória somente para leitura (ROM), memória de acesso aleatório não-volátil (NVRAM), memória somente para leitura programável (PROM), PROM apagável eletricamente (EPROM), memória FLASH, disco flexível, disco compacto (CD), disco versátil digital (DVD), dispositivo de armazenamento de dados óticos ou magnéticos, etc. 0 código pode ser executável por um ou mais computadores/processadores e podem fazer com que o(s) computador(es)/processador(es) desempenhem certos aspectos da funcionalidade aqui descrita.
A descrição prévia da invenção é provida para capacitar qualquer pessoa versada na técnica a fazer ou utilizara invenção. Várias modificações à descrição estarão prontamente aparentes àqueles versados na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outras variações se sair do espírito ou escopo da invenção. Desse modo, a invenção não pretende estar limitada aos exemplos e projetos descritos aqui, mas é para estar acordada ao amplo escopo consistente com os princípios e características de novidade aqui descritas.

Claims (51)

1. Equipamento compreendendo: pelo menos um processador para encodificar ou decodificar pacotes de tamanhos variáveis com base em um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois;e uma memória acoplada a pelo menos um processador e configurada para armazenar parâmetros para o conjunto de matrizes de verificação de paridade base.
2. Equipamento, de acordo com a reivindicação 1, em que pelo menos um processador é configurado para determinar um tamanho de pacote para ser encodificado ou decodificado, para selecionar um valor de suspensão proveniente do conjunto de valores de suspensão com base no tamanho de pacote, para selecionar uma matriz de verificação de paridade base proveniente do conjunto de matrizes de verificação de paridade base com base no tamanho de pacote e o valor de suspensão selecionado, para gerar uma matriz de verificação de paridade suspensa com base na matriz de verificação de paridade base selecionada e o valor de suspensão selecionado, e para encodificar ou decodificar o pacote com base na matriz de verificação de paridade suspensa.
3. Equipamento, de acordo com a reivindicação 2, em que o pelo menos um processador é configurado para selecionar o valor de suspensão computando <formula>formula see original document page 36</formula> Onde k é o tamanho do pacote, . kB/Max é um número máximo de bits de informação para o conjunto de matrizes de verificação de paridade base, L é o valor de suspensão <formula>formula see original document page 37</formula> selecionado, e denota um operador teto.
4. Equipamento, de acordo com a reivindicação 2, em que o pelo menos um processador é configurado para selecionar a matriz de verificação de paridade base computando <formula>formula see original document page 37</formula> Onde k é o tamanho de pacote, L é o valor de suspensão selecionado, kB é um número de bits de informação para a matriz de verificação de paridade selecionado, e denota um operador teto.
5. Equipamento, de acordo com a reivindicação 2, em que o pelo menos um processador é configurado para gerar a matriz de verificação de paridade suspensa com base em valores de deslocamento cíclico para elementos não-zero da matriz de verificação de paridade base selecionada.
6. Equipamento, de acordo com a reivindicação 5, em que o pelo menos um processador é configurado para computar valores de deslocamento cíclico para a matriz de verificação de paridade suspensa com base nos valores de deslocamento cíclico para elementos não-zero da matriz de verificação de paridade base selecionada e o valor de suspensão selecionado, e para gerar a matriz de verificação de paridade suspensa recolocando cada elemento não-zero da matriz de verificação de paridade base selecionada com uma matriz de permutação cíclica de um valor de deslocamento cíclico computado para o elemento não-zero.
7. Equipamento, de acordo com a reivindicação 2, em que o pelo menos um processador é configurado para gerar a matriz de verificação de paridade suspensa com base nas L cópias de um gráfico base para a matriz de verificação de paridade base selecionada, onde L é o valor de suspensão selecionado, e para interconectar nós das L cópias do gráfico base com base nas matrizes de permutação para elementos não-zero da matriz de verificação de paridade selecionada.
8. Equipamento, de acordo com a reivindicação 7, em que o gráfico base compreende uma pluralidade de bordas para elementos não-zero da matriz de verificação de paridade selecionada, e em que o pelo menos um processador é configurado para desempenhar a decodificação em paralelo para L cópias da mesma borda nas L cópias do gráfico base, e para desempenhar a decodificação seqüencialmente para diferentes bordas nas L cópias do gráfico base.
9. Equipamento, de acordo com a reivindicação 7, em que o pelo menos um processador é configurado para desempenhar decodificação em paralelo para os nós de cada cópia do gráfico base, e para desempenhar decodificação seqüencialmente para as L cópias do gráfico base.
10. Equipamento, de acordo com a reivindicação 2, em que o pelo menos um processador é configurado para encodificar bits de informação no pacote com base na matriz de verificação de paridade suspensa para obter primeiro bit de paridade, e para encodificar os bits de informação e o primeiro bit de paridade na matriz de verificação de paridade suspenso para obter segundo bit de paridade.
11. Equipamento, de acordo com a reivindicação -10, em que o pelo menos um processador é ainda configurado para encodificar os bits de informação, o primeiro bit de paridade, e o segundo bit de paridade com base na matriz de verificação de paridade suspensa para obter o terceiro bit de paridade.
12. Equipamento, de acordo com a reivindicação 1, em que o conjunto de matrizes de verificação de paridade base compreende pelo menos uma matriz de verificação de paridade base para pelo menos um de 6, 7, 8, 9, 10 e 11 bits de informação.
13. Equipamento, de acordo com a reivindicação 1, em que o conjunto de valores de suspensão compreendem pelo menos um valor de suspensão para pelo menos um de 4, 8, 16, -32, 64, 128, 256, 512 e 1024.
14. Equipamento, de acordo com a reivindicação 1, em que cada matriz de verificação de paridade base compreende uma pluralidade de elementos não-zero em uma pluralidade de localizações, cada elemento não-zero sendo associado a um valor de deslocamento cíclico dentro de uma faixa de 0 a Lmax-I, onde Lmax é um valor de suspensão máximo.
15. Equipamento, de acordo com a reivindicação -14, em que a memória é configurada para armazenar uma pluralidade de valores de deslocamento cíclico para a pluralidade de elementos não-zero de cada matriz de verificação de paridade base.
16. Equipamento, de acordo com a reivindicação -15, em que o pelo menos um processador é configurado para determinar valores de deslocamento cíclico para todos os valores de suspensão para cada matriz de verificação de paridade base em uma pluralidade de valores de deslocamento cíclico armazenados para a matriz de verificação de paridade base.
17. Método para processar dados, compreendendo: encodificar ou decodificar pacotes de tamanhos variáveis com base em um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois.
18. Método, de acordo com a reivindicação 17, em que a encodificação ou decodificação de pacotes de tamanhos variáveis compreende: determinar um tamanho de pacote de um pacote a ser encodificado ou decodificado, selecionar um valor de suspensão proveniente do conjunto de valores de suspensão com base no tamanho de pacote, selecionar uma matriz de verificação de paridade base proveniente do conjunto de matrizes de verificação de paridade base com base no tamanho de pacote e nos valores de suspensão selecionados, gerar uma matriz de verificação de paridade com base na matriz de verificação de paridade selecionada e no valor de suspensão selecionado, e encodificar ou decodificar o pacote com base na matriz de verificação de paridade suspensa.
19. Método, de acordo com a reivindicação 18, em que a seleção do valor de suspensão compreende computar <formula>formula see original document page 40</formula> Onde k é o tamanho de pacote, kB,max é o número de bits de informação para o conjunto de matrizes de verificação de paridade base, L é o valor de suspensão selecionado, e "Γ Ί" denota um operador teto.
20. Método, de acordo com a reivindicação 18, em que a seleção da matriz de verificação de paridade base compreende computar <formula>formula see original document page 40</formula> Onde k é o tamanho de pacote, L é o valor de suspensão selecionado, kB é um número de bits de informação para a matriz de verificação de paridade selecionada, e "Γ Ί" denota um operador teto.
21. Método, de acordo com a reivindicação 17, em que a geração da matriz de verificação de paridade suspensa compreende: gerar a matriz de verificação de paridade suspensa com base ainda na pluralidade de valores de deslocamento cíclico para uma pluralidade de elementos não- zero da matriz de verificação de paridade base selecionada.
22. Método, de acordo com a reivindicação 17, compreendendo adicionalmente: armazenar uma pluralidade de valores de deslocamento cíclico para uma pluralidade de elementos não- zero de cada matriz de verificação de paridade base no conjunto de matrizes de verificação de paridade base.
23. Equipamento para processar dados, compreendendo dispositivo para encodificar ou decodificar pacotes de tamanhos variáveis com base em um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois.
24. Equipamento, de acordo com a reivindicação 23, em que o dispositivo para encodificar ou decodificar pacotes de tamanhos variáveis compreende dispositivo para determinar um tamanho de pacote de um pacote a ser encodificado ou decodificado, dispositivo para selecionar um valor de suspensão proveniente do conjunto de valores de suspensão com base no tamanho de pacote, dispositivo para selecionar uma matriz de verificação de paridade base proveniente do conjunto de matrizes de verificação de paridade no tamanho de pacote e no valor de suspensão selecionado, dispositivo para gerar uma matriz de verificação de paridade suspensa com base na matriz de verificação de paridade base selecionada e no valor de suspensão selecionado, e dispositivo para encodificar ou decodificar o pacote com base na matriz de verificação de paridade suspensa.
25. Equipamento, de acordo com a reivindicação 24, em que o dispositivo para selecionar o valor de suspensão compreende dispositivo para computar <formula>formula see original document page 42</formula> onde k é o tamanho de pacote, kB,max é um número máximo de 10 bits de informação para o conjunto de matrizes de verificação de paridade base, L é o valor de suspensão "⌈⌉" selecionado e denota um operador teto.
26. Equipamento, de acordo com a reivindicação 24, em que o dispositivo para selecionar a matriz de verificação de paridade base compreende dispositivo para computar <formula>formula see original document page 42</formula> Onde k é o tamanho de pacote, L é o valor de suspensão selecionado, kB é um número de bits de informação para a <image>image see original document page 42</image> matriz de verificação de paridade base selecionada, e denota um operador teto.
27. Equipamento, de acordo com a reivindicação 23, em que o dispositivo para gerar a matriz de verificação de paridade suspensa compreende dispositivo para gerar a matriz de verificação de paridade suspensa com base adicionalmente em uma pluralidade de valores de deslocamento cíclico para uma pluralidade de elementos não-zero da matriz de verificação de paridade base selecionada.
28. Equipamento, de acordo com a reivindicação -23, compreendendo: dispositivo para armazenar uma pluralidade de valores de deslocamento cíclico para uma pluralidade de elementos não-zero de cada matriz de verificação de paridade base no conjunto de matrizes de verificação de paridade base.
29. Produto de programa de computador, compreendendo: um meio legível por computador compreendendo: código para fazer com que pelo menos um computador encodifique ou decodifique pacotes de tamanhos variáveis com base em um conjunto de matrizes de verificação de paridade base de diferentes dimensões e um conjunto de valores de suspensão de diferentes potências de dois.
30. Produto de programa de computador, de acordo com a reivindicação 29, em que o meio legível por computador adicionalmente compreende: código para fazer com que o pelo menos um computador determine um tamanho de pacote de um pacote a ser encodificado ou decodificado; código para fazer com que o pelo menos um computador selecione um valor de suspensão proveniente do conjunto de valores de suspensão com base no tamanho de pacote; código para fazer com que o pelo menos um computador selecione uma matriz de verificação de paridade base proveniente do conjunto de matrizes de verificação de paridade base com base no tamanho de pacote e no valor de suspensão selecionado; código para fazer com que o pelo menos um computador gere uma matriz de verificação de paridade suspensa com base na matriz de verificação de paridade base selecionada e no valor de suspensão selecionado; e código para fazer com que o pelo menos um computador encodifique ou decodifique o pacote com base na matriz de verificação de paridade suspensa.
31. Produto de programa de computador, de acordo com a reivindicação 30, em que o meio legivel por computador compreende: código para fazer com que o pelo menos um computador selecione o valor de suspensão computando <formula>formula see original document page 44</formula> Onde k é o tamanho de pacote, kB,max é o número máximo de bits de informação para o conjunto de matrizes de verificação de paridade base, L é o valor de suspensão selecionado, e denota um operador teto.
32. Produto de programa de computador, de acordo com a reivindicação 30, em que o meio legivel por computador compreende: código para fazer com que o pelo menos um computador selecione a matriz de verificação de paridade base computando <formula>formula see original document page 44</formula> Onde k é o tamanho de pacote, L é o valor de suspensão selecionado, kB é um número de bits de informação para a matriz de verificação de paridade base selecionada e denota um operador teto.
33. Produto de programa de computador, de acordo com a reivindicação 29, em que o meio legivel por computador adicionalmente compreende: código para fazer com que o pelo menos um computador gere a matriz de verificação de paridade suspensa com base ainda na pluralidade de valores de deslocamento cíclico para a pluralidade de elementos não- zero da matriz de verificação de paridade base selecionada.
34. Equipamento compreendendo: pelo menos um processador configurado para determinar um primeiro conjunto de valores de deslocamento cíclico para uma primeira matriz de verificação de paridade com base em um segundo conjunto de valores de deslocamento cíclico para uma segunda matriz de verificação de paridade de um segundo tamanho de suspensão, a primeira e segunda suspensão sendo diferentes potências de dois, gerar a primeira matriz de verificação de paridade com base no primeiro conjunto de valores de deslocamento cíclico, e encodificar ou decodificar um pacote com base na primeira matriz de verificação de paridade; e uma memória acoplada a pelo menos um processador.
35. Equipamento, de acordo com a reivindicação -34, em que o pelo menos um processador é configurado para determinar um fator K baseado em um raio do segundo tamanho de suspensão para o primeiro tamanho de suspensão, e para remover K bits significantes menores (LSBs) de cada valor de deslocamento cíclico no segundo conjunto para obter um valor de deslocamento cíclico correspondente no primeiro conjunto.
36. Equipamento, de acordo com a reivindicação -34, em que o pelo menos um processador é configurado para determinar um raio do segundo tamanho de suspensão para o primeiro tamanho de suspensão, e para obter cada valor de deslocamento cíclico no primeiro conjunto dividindo um 30 valor de deslocamento cíclico correspondente no segundo conjunto através do raio e circunferência para um valor inteiro.
37. Equipamento, de acordo com a reivindicação - 34, em que o pelo menos um processador é configurado para determinar um fator K baseado em um raio do segundo tamanho de suspensão para o primeiro tamanho de suspensão, e para remover K bits mais significantes (MSBs) de cada valor de deslocamento cíclico no segundo conjunto para obter um valor de deslocamento cíclico correspondente no primeiro conj unto.
38. Equipamento, de acordo com a reivindicação 34, em que o primeiro e segundo tamanhos de suspensão são diferentes potências de dois.
39. Equipamento, de acordo com a reivindicação 34, em que o pelo menos um processador é configurado para gerar a primeira matriz de verificação de paridade recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação cíclica de um valor de deslocamento cíclico no primeiro conjunto correspondo ao elemento não-zero.
40. Método para processar dados, compreendendo: determinar um primeiro conjunto de valores de deslocamento cíclico para uma primeira matriz de verificação de paridade de um primeiro tamanho de suspensão em um segundo conjunto de valores de deslocamento cíclico para uma segunda matriz de verificação de paridade de um segundo tamanho de suspensão, o primeiro e segundo tamanhos de suspensão sendo diferentes potências de dois; gerar a primeira matriz de verificação de paridade com base no primeiro conjunto de valores de deslocamento cíclico; e encodificar ou decodificar um pacote com base na primeira matriz de verificação de paridade.
41. Método, de acordo com a reivindicação 40, em que a determinação do primeiro conjunto de valores de deslocamento cíclico compreende determinar um fator k com base em um raio do segundo tamanho de suspensão para o primeiro tamanho de suspensão, e remover K bits menos significantes (LSBs) de cada valor de deslocamento cíclico no segundo conjunto para obter um valor de deslocamento cíclico correspondente no primeiro conjunto.
42. Método, de acordo com a reivindicação 40, em que a geração da primeira matriz de verificação de paridade compreende gerar a primeira matriz de verificação de paridade recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação cíclica de um valor de deslocamento cíclico no primeiro conjunto correspondendo ao elemento não-zero.
43. Equipamento compreendendo: pelo menos um processador configurado para obter uma matriz de verificação de paridade suspensa recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação L X L de um valor de deslocamento cíclico específico, onde L é uma potência de dois, para utilizar valores de deslocamento cíclico de s e s+L/m para elementos não-zero em uma coluna da matriz de verificação de paridade base possuindo pelo menos três elementos não-zero, onde s é um valor arbitrário e m é uma potência de dois, e para encodificar ou decodificar um pacote com base na matriz de verificação de paridade suspensa; e uma memória acoplada ao pelo menos um processador.
44. Equipamento, de acordo com a reivindicação -43, em que a matriz de verificação de paridade base compreende: <formula>formula see original document page 48</formula> onde T é uma matriz triangular inferior, as matrizes BeD cada possuem uma largura de 1, as matrizes DeE cada possuem uma altura de 1, e os pelo menos três elementos não-zero estão em uma coluna correspondendo às matrizes B e D.
45. Equipamento, de acordo com a reivindicação -43, em que o pelo menos um processador é configurado para selecionar um valor de deslocamento cíclico de s para um terceiro elementos não-zero na coluna possuindo pelo menos três elementos não-zero.
46. Equipamento, de acordo com a reivindicação -43, em que m é igual a dois e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+L/2.
47. Equipamento, de acordo com a reivindicação -43, em que m é igual a quatro e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+L/4.
48. Equipamento, de acordo com a reivindicação -43, em que m é igual a oito e os valores de deslocamento cíclico para os dois elementos não-zero são s+L/8.
49. Método para processar dados, compreendendo: obter uma matriz de verificação de paridade suspensa recolocando cada elemento não-zero de uma matriz de verificação de paridade base com uma matriz de permutação L χ L de um valor de deslocamento cíclico específico, onde L é uma potência de dois; utilizar valores de deslocamento cíclico de s e s+L/m para dois elementos não-zero em uma coluna da matriz de verificação de paridade base possuindo pelo menos três elementos não-zero, onde s é um valor arbitrário e m é uma potência de dois; e encodificar ou decodificar um pacote com base na matriz de verificação de paridade suspensa.
50. Método, de acordo com a reivindicação 49, em que a matriz de verificação de paridade base compreende <formula>formula see original document page 49</formula> onde T é uma matriz triangular inferior, as matrizes BeD cada uma possui uma largura de 1, as matrizes DeE cada uma possui uma altura de 1, e os pelo menos três elementos não-zero estão em uma coluna correspondendo às matrizes B e D.
51. Método, de acordo com a reivindicação 49, em que m é igual a quatro e os valores de deslocamento cíclico para os dois elementos não-zero são s e s+L/4.
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