CN102904583A - 对可变大小分组进行ldpc编码和译码 - Google Patents

Abstract

本发明描述了用于支持低密度奇偶校验（LDPC）编码和译码的技术。根据一个方面，可采用具有不同维度的一组基本奇偶校验矩阵和由2的不同次幂组成的一组提升值来支持对具有可变大小的分组进行LDPC编码和译码。维度为m_B×n_B的基本奇偶校验矩阵G可用于对具有k_B＝n_B-m_B个信息比特的分组进行编码，以获取具有n_B个编码比特的码字。可采用提升值L来“提升”该基本奇偶校验矩阵，以获取经过提升的维度为L·m_B×L·n_B的奇偶校验矩阵H。经过提升的奇偶校验矩阵可用于对具有多至L·k_B个信息比特的分组进行编码，以获取具有L·n_B个编码比特的码字。采用这样一组基本奇偶校验矩阵和一组提升值可以支持各种分组大小。

Description

对可变大小分组进行LDPC编码和译码

本申请是申请日为2008年1月24日、申请号为200880002904.0、发明名称为“对可变大小分组进行LDPC编码和译码”的中国专利申请的分案申请。

技术领域

概括地说，本发明涉及通信，具体地说，涉及用于对数据进行编码和译码的技术。

背景技术

在通信系统中，发射机可对数据分组进行编码以获取编码比特，对编码比特进行交织，并将交织后的比特映射成调制符号。发射机然后可通过通信信道来处理和发送调制符号。通信信道由于特定的信道响应会使数据传输失真，且由于噪声和干扰而进一步使数据传输衰退。接收机可获取接收到的符号，其可以是所发送调制符号的失真和衰退的版本。接收机可处理接收到的符号以恢复发送的分组。

由发射机进行的编码可以使接收机可靠地恢复具有接收到的衰退符号的所发送分组。发射机可基于前向纠错（FEC）编码来进行编码，其中，前向纠错编码在编码比特中生成冗余。接收机可利用冗余来提高恢复所发送分组的可能性。

各种类型的FEC编码可用于编码。一些常见类型的FEC编码包括卷积码、Turbo码和低密度奇偶校验（LDPC）码。卷积码或Turbo码可对具有k个信息比特的分组进行编码，并生成具有大约为k个编码比特r倍的编码分组，其中，1/r是卷积码或Turbo码的码率。通过使每个信息比特经过可一次对一个信息比特进行操作的编码器，卷积码可容易地对任意大小的分组进行编码。通过利用可一次对一个信息比特进行操作的两个组成编码器以及可支持不同分组大小的编码交织器，Turbo码还可支持不同的分组大小。LDPC码在一定操作条件下可比卷积码和Turbo码具有更好的性能。然而，LDPC码通常设计成用于特定的分组大小，可能无法容易地适用于可变大小的分组。

因此本技术领域中需要用于支持对可变大小的分组进行有效的LDPC编码和译码的技术。

发明内容

本申请描述的用于支持LDPC编码和译码的技术。根据一个方面，可采用具有不同维度的一组基本奇偶校验矩阵和由2的不同次幂所组成的一组提升值来对可变大小的分组进行LDPC编码和译码进行有效的支持。维度m_B×n_B的基本奇偶校验矩阵G可用来对具有多至k_B=n_B-m_B个信息比特的分组进行编码以获取具有n_B个编码比特的编码分组或码字。可对该基本奇偶校验矩阵G采用提升值L进行“提升”以获取维度为L·m_B×L·n_B的经过提升的奇偶校验矩阵H。经过提升的奇偶校验矩阵H可用于对具有多至L·k_B个信息比特的分组进行编码以获取具有L·n_B个编码比特的码字。可采用相对较少的一组基本奇偶校验矩阵以及相对较少的一组提升值来支持多种分组大小。提升还可以支持有效的并行编码和译码，这可以提高性能。此外，提升可以降低对于较大LDPC码的描述复杂度。

根据另一个方面，针对一个提升值（例如，最大提升值）的基本奇偶校验矩阵中非零元素的单组循环移位值可用于针对所有其它以2的不同次幂为取值的提升值来生成循环移位值。根据另一个方面，可针对具有至少3个非零元素的基本奇偶校验矩阵的列中的两个非零元素来选择循环移位值s和s+L/m，其中，s是任意值，m是2的幂。在一个设计中，m等于4，两个非零元素的循环移位值为s和s+L/4。这些循环移位值可简化编码和译码。

下面进一步详细说明了本发明的各个方面和特征。

附图说明

图1示出了无线通信系统。

图2示出了基站和终端的框图。

图3示出了示例性LDPC码的Tanner图。

图4示出了基本奇偶校验矩阵的提升。

图5示出了一组四个循环置换矩阵。

图6示出了经过提升的奇偶校验矩阵。

图7示出了针对经过提升的奇偶校验矩阵的另一表示。

图8示出了针对经过提升的奇偶校验矩阵的图。

图9示出了用于处理数据的过程。

图10示出了用于处理数据的装置。

图11示出了用于处理分组的过程。

图12示出了用于处理分组的另一过程。

图13示出了用于处理分组的装置。

图14示出了用于处理分组的又一过程。

图15示出了用于处理分组的另一装置。

具体实施方式

本申请所述技术可用于各种应用，例如通信、计算、联网等。这些技术还可以用于各种通信系统，其包括无线系统、有线系统等。为清楚起见，下面针对无线通信系统描述了这些技术的某些方面。

图1示出无线通信系统100，其还可以称为接入网络（AN）。为了简明，在图1中只示出了一个基站110和两个终端120和130。基站是与终端进行通信的站，还可以称为接入点、节点B、演进节点B等。终端是固定的或移动的，也称为接入终端（AT）、移动站、用户设备、用户单元、站等。终端可以是蜂窝手机、个人数字助理（PDA）、无线通信设备、无线调制解调器、手持设备、膝上型计算机、无绳电话等。终端可以在任意给定的时刻在前向链路和/或反向行链路上与基站进行通信。前向链路（或下行链路）指的是从基站到终端的通信链路，而反向链路（或上行链路）指的是从终端到基站的通信链路。在图1中，终端120通过前向链路122从基站110接收数据，并可以通过反向链路124传输数据。终端130可通过前向链路132从基站110接收数据，并通过反向链路134传输数据。本申请描述的技术可用于前向链路上以及反向链路上的传输。

图2示出图1中的基站110和终端120的设计的框图。在该设计中，基站110配备有S个天线224a～224s，终端120配备有T个天线252a～252t，通常S≥1且T≥1。

在前向链路上，在基站110处，发射（TX）数据处理器210可从数据源208接收数据分组，基于分组格式来对分组进行处理（例如，编码、交织和符号映射），并提供数据符号，其为数据的调制符号。TX MIMO处理器220可将导频符号与数据符号进行复用，（如果适当的话）进行空间处理，并将S个输出符号流提供给S个发射机（TMTR）222a～222s。每个发射机222处理其输出符号流（例如，针对OFDM）以获得输出码片流。每个发射机222进一步对输出码片流进行调整（例如，模拟转换、滤波、放大和上变频），并生成前向链路信号。来自发射机222a～222S的S个前向链路信号可分别通过S个天线224a～224s来进行传输。

在终端120，T个天线252a～252t可从基站110接收前向链路信号，每个天线252可将接收到的信号提供给各自的接收机（RCVR）254。每个接收机254可以对其接收到的信号进行处理（例如，滤波、放大、下变频及数字化）以获得采样，进一步对采样（例如，针对OFDM）进行处理，以获得接收到的符号，并将接收到的符号提供给MIMO检测器256。MIMO检测器256可在接收到的符号上执行MIMO检测（如果适当的话），并提供检测到的符号。接收（RX）数据处理器260可对检测到的符号进行处理（例如，符号解映射、解交织以及译码），并将译码后的数据提供给数据宿262。通常，MIMO检测器256和RX数据处理器260进行的处理与TXMIMO处理器220和TX数据处理器210在基站110处进行的处理是互补的。

在反向链路上，在终端120，数据分组可由数据源278提供，并由TX数据处理器280进行处理（例如，编码、交织及符号映射）。来自TX数据处理器280的数据符号可采用导频符号进行复用，并由TX MIMO处理器282进行空间处理，进一步由发射机254a～254t进行处理，以生成T个反向链路信号，其可以通过天线252a～252t传输。在基站110处，来自终端120的反向链路信号可由天线224a～224s接收，由接收机222a～222s进行处理，由MIMO检测器238检测，并进一步由RX数据处理器240进行处理以恢复由终端120发送的分组。

控制器/处理器230和270分别指导在基站110和终端120处的操作。控制器/处理器230和270可确定将要发送和/或接收的分组的大小。控制器/处理器230和270然后分别指导TX数据处理器210和280进行编码，和/或分别指导RX数据处理器240和260进行译码。存储器232和272可分别存储针对基站110和终端120的数据和程序代码。

根据一个方面，可采用一组不同维度的基本奇偶校验矩阵以及一组以2的不同次幂为取值的提升值来对可变大小的分组进行LDPC编码或译码进行有效的支持。基本奇偶校验矩阵可以是针对具有不同（k_B,n_B）速率的基LDPC码，其中，k_B是信息比特的数量，n_B是编码比特的数量。可按如下所述来提升每个基LDPC码，以获取一组经过提升的LDPC码，其中，经过提升的LDPC码可用于对具有不同大小的分组进行编码或译码。通过增加或去除基图中的奇偶校验比特来加长或缩短LDPC码，可以支持多种分组大小。

LDPC码可由具有相对很少的非零/非空元素且大部分为零/空元素的稀疏奇偶校验矩阵来定义。奇偶校验矩阵定义了一组对于编码比特的线性约束，并可以通过Tanner图的形式来表示。

图3示出了示例性基LDPC码的Tanner图300。在该实例中，Tanner图300包括由7个圆圈表示的7个变量结点V₁～V₇，以及由4个矩形表示的4个校验结点C₁～C₄。每个变量结点表示一个编码比特，其可以是发送了的或被删余掉的（即，未发送的）。针对变量结点V₁～V₇的7个编码比特构成一个码字。每个校验结点表示约束条件，4个校验结点C₁～C₄表示用于定义基LDPC码的4个约束条件。变量结点通过边来连接到校验结点。在该实例中，16条边a至p将7个变量结点连接的4个校验结点。结点的度数等于与该结点相连接的边的数量。在该实例中，变量结点V₁和V₂是度数为3的结点，变量结点V₃～V₇是度数为2的结点。对于每个校验结点，将耦合到该校验结点的变量结点处的所有编码比特约束为和等于0（模2）。

图3还示出了对应于Tanner图300的基本奇偶校验矩阵H_b。H_b包括针对7个变量结点V₁～V₇的7列以及针对4个校验结点C₁～C₄的4行。H_b的每一列包括针对连接到与该列对应的变量结点的每条边的元素1。例如，在Tanner图300中，第1列包括针对3条边a、b和c的第1、2和3行中3个1，其中，这3条边将相应的变量结点V₁连接到校验结点C₁、C₂和C₃。H_b中其余的每一列包括针对2或3条边的2或3个1，其中的2或3条边将相应的变量结点连接到2或3个校验结点。

对LDPC码的约束条件可以通过矩阵形式表示为：

0＝Hx，                                    式（1）

其中H是LDPC码的m_B×n_B奇偶校验矩阵，

x是码字的n_B个编码比特的n_B×1列向量，

0是全零的列向量。

为简明起见，在下面的说明中，0可表示全零的向量或矩阵。式（1）中的矩阵乘法采用模2运算来进行。当式（1）中的约束条件满足时，认为码字是有效的。下面对基于奇偶校验矩阵H来对分组进行编码，以获取码字x进行描述。

可提升小的基LDPC码来获取较大的经过提升的LDPC码。可通过采用L×L置换（permutation）矩阵将针对基LDPC码的基本奇偶校验矩阵中的每个非零元素进行替换，来获得针对经过提升的LDPC码的经过提升的奇偶校验矩阵，从而实现提升操作。这会产生针对所生成的基LDPC码的L个基图拷贝。置换矩阵确定每个图拷贝中的变量结点如何连接到L个图拷贝中的校验结点。

图4示出了针对图3中所示出的基本奇偶校验矩阵H_b的示例性提升操作。采用L×L置换矩阵σ来替换H_b的每个非零元素（其对应于Tanner图中的边），以获取经过提升的奇偶校验矩阵H_l。将针对H_b中16个非零元素的16个置换矩阵记为σ_a～σ_p，其中，σ_a是图3中的边a的置换矩阵。

置换矩阵可采用各种方式来定义。在一个设计中，可预定义一组置换矩阵，并且可从该预定义的一组置换矩阵中选择针对基本奇偶校验矩阵中每个非零元素的置换矩阵。在另一个设计中，针对基本奇偶校验矩阵中的非零元素，使用循环置换矩阵。

图5示出了当L＝4时的一组四个循环置换矩阵。在该实例中，每个置换矩阵的维度为4×4。循环移位值为零的置换矩阵σ₀等于单位矩阵I，其在对角线上的元素为1、其余元素为零。循环移位值为1的置换矩阵σ₁将单位矩阵的最下面一行移动或移位到顶部。循环移位值值为2的置换矩阵σ₂将单位矩阵的最下面两行移动到顶部。循环移位值为3的置换矩阵σ₃将单位矩阵最下面3行移动到顶部。一般地，循环移位值为s的L×L置换矩阵σ_s将单位矩阵最下面的s行移动到顶部，其中0≤s≤L-1。

图6示出了图4中经过提升的奇偶校验矩阵H_l的实例，其中，采用图5中所示出的四个循环置换矩阵σ₀～σ₃中的一个来替换16个置换矩阵σ_a～σ_p中的每一个。图6的底部示出了经过提升的奇偶校验矩阵H_l，其中，采用相应的元素为1和0的4×4矩阵来替换每个循环置换矩阵。

通过采用4×4置换矩阵来替换基本奇偶校验矩阵H_b中的每个非零元素，会得到针对所生成的基LDPC码的4个基图拷贝。对于同给定的变量结点V_u和给定的校验结点C_v相对应的4×4置换矩阵，该置换矩阵的4个列对应于4个图拷贝中的变量结点V_u，该置换矩阵的4个行对应于4个图拷贝中的校验结点C_v。置换矩阵中的1同用于连接4个图拷贝中的变量结点V_u和4个图拷贝中的校验结点C_v的边相对应。具体地说，第y行第x列中的1表示图拷贝x中的变量结点V_u连接到图拷贝y中的校验结点C_u。例如，针对H_l中变量结点V₁和校验结点C₁的非零元素，使用循环置换矩阵σ₁。矩阵σ₁在第2行第1列包括1，其表示图拷贝1中的变量结点V₁连接到图拷贝2中的校验结点C₁。

图7示出了基于图3中所示出的基本奇偶校验矩阵H_b来生成的经过提升的奇偶校验矩阵H_l的示图，其中，L＝8。在该示图中，8×16的网格710存储了所有8个图拷贝中7个变量结点的边。网格710的每一行对应于一个图拷贝。每一行中的16个方框对应于一个图拷贝中7个变量节点的16条边a至p。8×16的网格720存储了所有8个图拷贝中4个校验节点的边。网格720的每一行对应于一个图拷贝。每一行中的16个方框对应于一个图拷贝中针对4个校验节点的16条边a至p。

图7还示出了针对边d，变量结点V₂的8个拷贝与校验结点C₂的8个拷贝之间的连接，其中，在该实例中边d具有循环置换矩阵σ₃。从而，边d的8个拷贝因矩阵σ₃而循环下移了3个位置。当L＝8时，其余每条边可按照0～7之间的值来进行循环移位。

通常，一个网格可包括针对基本奇偶校验矩阵中每条边的一个列和针对L个图拷贝中的每一个的一行。可以按照由循环置换矩阵针对每条边所确定的数量，对该边的L个拷贝进行周期性地移位。

图3到图6示出了具有图3中所示出的基本奇偶校验矩阵H_b的示例性基LDPC码，并示出了对该基LDPC码进行提升以获取具有图6中所示出的经过提升的奇偶校验矩阵H_l的较大LDPC码。通过使用不同维度的循环置换矩阵，可实现不同大小的提升。可采用0～L-1范围内的值对基本奇偶校验矩阵H_b的边进行循环移位。可基于编码性能来选择针对基本奇偶校验矩阵中的边的循环移位值。

在一个设计中，可针对取值范围为6～11的不同k_B值来定义一组6个基LDPC码。根据一个设计，表1列出关于6个基LDPC码的各种参数。在一个设计中，可根据3GPP2 C.S0084-001中的描述来实现这6个基LDPC码，题名为“Physical Layer for Ultra Mobile Broadband(UMB)Air InterfaceSpecification”，日期2007年8月，其是公共可获得的。还可采用其它设计来实现基LDPC码。

表1

在一个设计中，可以支持一组9个提升值4、8、16、32、64、128、256、512和1024。在该设计中，最小的提升值是L_min＝4，最大的提升值是L_max＝1024。这些提升值是2的不同次幂，这提供了一定的优点。通过采用6个基LDPC码（其中的k_B取值范围为从6到11）和9个提升值（其取值范围为从4到1024），可以支持取值范围为从24到11,264个比特的总共54个不同的分组大小。通常，可以支持任意范围的提升值，并且L_min和L_max可以是任何适当的数值。

根据一个设计，表2给出了基本奇偶校验矩阵G₀的参数。如表1中所示，G₀的维度为27×33，其包括：27行，索引为0～26；33列，索引为0～32。对于每一行，表2的第二列给出了行的度数，其对应于该行中非零元素的数量。表2的第三列给出了每一行中非零元素的列位置。表2的第四列给出了针对每行中的每个非零元素的循环移位值。对于L_max＝1024，循环移位值处于0～1023的范围内。基本奇偶校验矩阵G₁～G₅的示例性设计在前面所述的3GPP2C.S0084-001中得到描述。

表2-基本奇偶校验矩阵G₀

在一个设计中，可按如下，针对大小为k的分组来选择基本奇偶校验矩阵和提升值。首先，可按如下基于分组大小k来选择提升值L：

L=2^|log₂(k/k_B，max)|，式（2）

其中k_B,max是针对所有基LDPC码的信息比特的最大数量，

表示向上取整（ceiling）操作符。

尽管对于表1中示出的一组基LDPC码，k_B，max=11，但对于其它组的基LDPC码，k_B,max可以等于其它的值。

然后可按如下，基于分组大小k和所选择的提升值L来选择基本奇偶校验矩阵：

式（3）

所选择的基本奇偶校验矩阵的索引可由i＝k_B-6给出。下面的描述中将基本奇偶校验矩阵记为G。

所选择的基本奇偶校验矩阵G和所选择的提升值L可对多至k_B·L个信息比特进行编码并提供n_B·L个编码比特。可以通过将z_P＝k_B·L-k个零添加到分组末端，来用零将分组填充至长度为k_B·L。可采用经过提升的奇偶校验矩阵对经过零填充的分组进行编码，以获取n_B·L个编码比特。对于(n,k)编码，可删余（puncture）z_p个填充的零和n_B·L-n-z_P个奇偶校验比特，以获取具有n个编码比特的码字。

为了对分组进行编码，首先可基于所选择的基本奇偶校验矩阵G和所选择的提升值L来生成经过提升的奇偶校验矩阵H。然后可基于经过提升的奇偶校验矩阵H来对分组进行编码。

为了生成经过提升的奇偶校验矩阵H，可按如下确定针对所选择的基本奇偶校验矩阵G中的每个非零元素的循环移位值：

式（4）

其中g是针对假定提升值为L_max的G中的非零元素的循环移位值，

g′是针对提升值为L的G中的非零元素的循环移位值。

表2的第四列给出了当L_max＝1024时，针对G₀中的非零元素的循环移位值。可以生成针对其它基本奇偶校验矩阵中的非零元素的循环移位值，并将循环移位值存储在类似的表中。通常，可针对L_max来生成针对G中的非零元素的循环移位值，并将循环移位值用于从L_min到L_max的所有提升值。这可以简化设计，因为可以仅存储针对G的一组循环移位值并将循环移位值用于所有提升值。针对所选择的提升值L，式（4）在本质上去除了g中零个或多个最低位（LSB）以获取g′。对于L_max=1024的设计，如果L=512则可以去除一个LSB，如果L＝256可以去除两个LSB，等等。去除LSB可保留不同移位参数之间的关系，例如下面描述的s′＝s+L/4，这样可以简化编码。在另一个设计中，通过进行模L操作来去除g中零个或多个最高位（MSB），以获取g′。g′还可以通过其它方式来获取。

在一个设计中，可采用循环置换矩阵σ_g′来替换G中的每个非零元素，以获取经过提升的奇偶校验矩阵H。可通过由g′对单位矩阵I进行循环移位来获取σ_g′。在另一个设计中，可采用2×2矩阵来替换G中的每个非零元素，以获取矩阵G’。如果g′为偶数值，则该2×2矩阵为 $\left[\begin{array}{cc}{g}^{\′}/2& 0\\ 0& g^{\′}/2\end{array}\right];$ 或如果g′为奇数值，则该2×2矩阵为 $\left[\begin{array}{cc}0& (g^{\′}+1)/2\\ (g^{\′}-1)/2& 0\end{array}\right].$ 然后，可采用由g′/2、(g′-1)/2或(g′+1)/2进行了循环移位的循环置换矩阵来替换G’中的每个非零元素，以获取经过提升的奇偶校验矩阵H。还可以按照其它方式基于G来生成H。

可对经过提升的奇偶校验矩阵H中的列和行进行重排或排列，以使得到的矩阵具有下列形式：

$H=\left[\begin{array}{cc}{M}_1& 0\\ M_2& I\end{array}\right],$ 式（5）

其中M₁是M×N矩阵，N＝M+k_B·L，

M₂是(m_B·L-M)×N矩阵，

0是全零的M×(n_B·L-N)矩阵。

可采用在对角线以下具有非零元素的下三角矩阵来替换H右下角的单位矩阵。

M₁的维度可取决于所选择的基本奇偶校验矩阵，并可以与编码索引i有关。M₁可具有下述形式：

$M_1=\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right],$ 其中 $\left[\begin{array}{cc}B& T\\ D& E\end{array}\right]$ 可逆，式（6）

其中A是(M-L/2)×(k_B·L)矩阵，

B是(M-L/2)×(L/2)矩阵，

C是(L/2)×(k_B·L)矩阵，

D是(L/2)×(L/2)矩阵，

E是(L/2)×(N-k_B·L)矩阵，

T是(M-L/2)×(M-L/2)下三角矩阵，其在对角线上为1，在对角线上方为零。

对针对经过提升的LDPC码的约束条件可表示为：

$0=\mathrm{Hx}=\left[\begin{array}{cc}{M}_1& 0\\ M_2& I\end{array}\right]\left[\begin{array}{c}{x}_1\\ p_3\end{array}\right],$ 其中 $x=\left[\begin{array}{c}{x}_1\\ p_3\end{array}\right],$ 式（7）

其中x₁是信息比特和奇偶校验比特的N×1列向量，

p₃是奇偶校验比特的(n_B·L-N)×1列向量。

由于式（5）中H右上角为零矩阵0，式（7）的一部分可表示为：

$0=M_1{x}_1=\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right]\left[\begin{array}{c}s\\ p_1\\ p_2\end{array}\right],$ 其中 $x_1=\left[\begin{array}{c}s\\ p_1\\ p_2\end{array}\right],$ 式（8）

其中s是分组中信息比特的(k_B·L)×1列向量，

p₁是奇偶校验比特的(L/2)×1列向量，

p₂是奇偶校验比特的(M-L/2)×1列向量。

为求解式（8），M₁可以按如下预先乘以 $Q=\left[\begin{array}{cc}I& 0\\ -{\mathrm{ET}}^{-1}& I\end{array}\right]:$

${\mathrm{QM}}_1=\left[\begin{array}{cc}I& 0\\ -E{T}^{-1}& I\end{array}\right]\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right]=\left[\begin{array}{ccc}A& B& T\\ -E{T}^{-1}A+C& \mathrm{\φ}& 0\end{array}\right],$ 式（9）

其中φ=-ET^-1B+D。

可将式（8）和（9）合并，从而得到：

As+Bp₁+Tp₂=0，                    式（10）

(-ET^-1A+C)s+φp₁=0。              式（11）

然后可按如下来计算奇偶校验比特p₁、p₂和p₃：

p₁=-φ^-1(-ET^-1A+C)s，             式（12）

p₂=-T^-1(As+Bp₁)，                 式（13）

p₃=-M₂x₁，                        式（14）

其中x₁包括式（8）中所示出的s、p₁和p₂。如果用下三角矩阵来替换H右下角的单位矩阵，则可使用（自顶向下）回代来求解式（14）。

可通过以下过程来简化对p₁、p₂和p₃的计算：逐步地进行式（12）和（13）中的矩阵乘法，存储中间结果，并将中间结果用于后续步骤，。

经过提升的奇偶校验矩阵H是针对最低码率的，其中，该最低码率可由r=k_B/n_B给出。可对H进行删余以获取更高的速率。将LDPC码构造成具有外部奇偶校验比特的高速率的内部“核心”LDPC码。可以按照顺序方式来进行编码，以获取期望数量的编码比特。例如，首先可按照式（12）中所示，对奇偶校验比特p₁进行计算；然后按照式（13）中所示，对奇偶校验比特p₂进行计算（如果需要的话）；最后再按照式（14）中所示，对奇偶校验比特p₃进行计算（如果需要的话）。

系统可支持混合自动重传（HARQ）。对于HARQ，发射机可先将分组的第一传输发送给接收机，随后若需要则发送一个或多个附加的传输（或叫重传），直到接收机正确地译码了分组、直到已经发送了最大数量的传输或者满足了其它的终止条件。HARQ可提高数据传输的可靠性。对于每个基LDPC码，可以生成HARQ扩展序列以跨越系统支持的所有码率。可以通过删余奇偶校验比特来定义HARQ扩展。虽然大多数的删余在第三奇偶校验比特P₃中进行，但有一些删余在第二奇偶校验比特P₂中进行。

图8示出了基本奇偶校验矩阵G的基图800，其可具有式（5）和（6）中示出的形式。图800仅用于说明，并不与前面描述的任何基本奇偶校验矩阵相匹配。基图800包括多个方框，每个方框表示基本奇偶校验矩阵中的一个元素。基本奇偶校验矩阵的每个非零元素由标记框表示。每个标记框与循环移位值相关联，该循环移位值确定针对通过将基本奇偶校验矩阵以提升值L进行提升而获取的L个边拷贝的循环移位量。

码字由沿着图8顶部的信息比特和奇偶校验比特组成。可从左向右来发送码字中的比特，除了对校验列进行一些重新排序。

基图800包括沿着该基图顶部的信息比特s、第一奇偶校验比特p₁、第二奇偶校验比特p₂以及第三奇偶校验比特p₃。第一奇偶校验比特与第一组约束条件相关联，第二奇偶校验比特与第二组约束条件相关联，第三奇偶校验比特与第三组约束条件相关联。基图800的核心部分包括：表示信息比特以及第一和第二奇偶校验比特的变量结点，以及表示第一和第二组约束条件的约束结点。核心部分通常不包含度数为1的变量结点。第三奇偶校验比特和第三组约束条件中的约束条件（第三奇偶校验约束条件）相互之间是一对一的对应，其由基图800右下角的单位矩阵示出。可以将第三奇偶校验比特和第三奇偶校验约束条件线性地进行排序，从而可以将每个第三奇偶校验比特确定成信息比特、第一奇偶校验比特、第二奇偶校验比特和前面的第三奇偶校验比特的奇偶校验比特。与第三奇偶校验比特通过一对一对应相关联的第三奇偶约束结点通过边连接到第三奇偶校验比特的变量结点，还连接到用于表示某类比特的变量结点，其中，该第三奇偶校验比特是这类比特的校验比特。

图8中示出的设计包括多个可用于简化编码的特征。第一和第二奇偶校验比特的变量结点度数为2或3。为了简化编码，一个第一奇偶校验比特可以与一个度数为3的变量结点相关联，第二奇偶校验比特可以与度数为2的变量结点相关联。由矩阵B和D的列810示出了度数为3的变量结点，其包括针对3个非零元素的3个阴影方框。可在累积链（accumulate chain）结构中配置度数为2的变量结点，其中，累积链结构也称为双对角线结构。该双对角线结构由三角矩阵T示出，该三角矩阵T在T的每个列中具有两个堆叠的标记框。双对角线结构在码的性能和编码方面具有重要意义。具有大量度数为2的变量结点可提高性能，具有度数为2的双对角线形式的变量结点使这种可能性几乎饱和。双对角线结构还使得易于将度数为2的变量结点进行递归编码，与卷积码非常相似。当适当地排序后，H矩阵结构可包括仅具有对角线（1,1）、（2,2）等以及次对角线（2,1）、（3,2）等的包含非零元素的子矩阵T。通常，与双对角线结构相对应的边所给定的提升值为0，这表示不进行置换，并在经过提升的图中构成L个单独的链。

度数为3的变量结点的两条边可在基图进行连接，以便闭合与双对角线结构相关联的图中的回路。为了简化该情形下的编码，度数为3的变量结点的三条边的提升值可以是x、s、s′＝(s+L/m)mod L的形式，其中，m为2的幂，x和s可以是任意值。当翻转了所有循环移位后，因为翻转相当于对提升中的约束结点的顺序进行翻转，所以代码并未发生变化。从而，还可以使用x、s、s′＝(s-L/m)mod L形式的提升值。由于可用低度数因子来分解矩阵φ＝-ET^-1B+D并且该矩阵自身是低权重的，因此编码得以简化。

度数为3的变量结点的两个非零元素的循环移位值可以是s和s’，其中s可以是任意选择的值，s’可以通过多种方式来选择。在第一设计中，s′＝s，φ^-1是置换矩阵。对于该设计，经过提升的LDPC码具有回路，该回路经过基图累积链（度数为2的结点）的长度以及一个度数为3的结点的长度。该回路以重复系数（multiplicity）L来出现，这将产生次优的错误基底（errorfloor）性能，特别是由于基图具有短的累积链。在另一个设计中，s′＝s+L/2，φ^-1是三个置换矩阵的和。对于该设计，经过提升的LDPC码中对应的回路经过基图累积链（度数为2的结点）以及两个度数为3的结点。乘以φ^-1的复杂度可能仍然较小。然而，该设计仍易出现一些错误基底。在第三设计中，s′＝s+L/4，φ^-1是9个置换矩阵的和。经过提升的LDPC码中对应的回路通过基图累积链（度数为2的结点）的长度以及四个度数为3的结点的长度。由于φ^-1可能仍然是稀疏矩阵，因此乘以φ^-1的复杂度可能仍然较小。该设计可简化编码，同时避免与误码基数相关联的问题。针对第三非零元素的循环移位值可以是x，其还可以是另一任意选择的值。

本申请描述的技术可用于支持多种分组大小。适当的分组大小可基于各种因素来选择，例如信道状况（其可由频谱效率或分组格式来给出）、所分配的资源数量、导频开销、MIMO秩等。该技术能够使用少量的基LDPC码针对任何数值k和n来生成速率兼容性良好的编码。

本申请描述的经过提升的LDPC码可支持各种方式的并行编码器和译码器实现。对于边并行（edge-parallel）译码器实现，基图中的边可以通过串行方式来处理，并可通过同时处理相同边的L个拷贝来实现并行性。对于结点并行（node-parallel）译码器实现，基图的不同拷贝可以通过串行方式来处理，并可通过同时处理基图中的不同结点来实现并行性。通过使用大小限制在2的幂的循环置换矩阵，可使用计数操作来容易地实现提升，特别是对于结点并行实现。计数操作表示通过从x计数到x+1 mod L来完成L周期。对提升大小的限制可确保所有不同的提升大小具有较大公因子，这对于边并行译码器实现的重要属性。本申请描述的LDPC码结构可支持高效的结点并行和边并行译码器实现。此外，图形描述简洁并在根本上使复杂度减小。

图9示出了用于处理数据的过程900的设计。过程900可由基站、终端或其它实体来执行。可基于具有不同维度的一组基本奇偶校验矩阵和由2的不同次幂组成的一组提升值，对具有可变大小的分组进行编码或译码（框912）。如前面所描述的，该组基本奇偶校验矩阵可包括针对6、7、8、9、10和11个信息比特，针对k_B到2k_B-1个信息比特，针对k_B+1到2k_B个信息比特，或者针对其它范围的信息比特的基本奇偶校验矩阵。该组基本奇偶校验矩阵还可包括其它的基本奇偶校验矩阵组合。如前面所描述的，该组提升值可包括提升值4、8、16、32、64、128、256、512和1024，或者其它的范围或组合的提升值。可存储该组基本奇偶校验矩阵的参数（例如，循环移位值），以用于对具有可变大小的分组进行编码或译码（框914）。每个基本奇偶校验矩阵可包括多个位置处的多个非零元素。每个非零元素可以与范围为0～L_max-1的循环移位值相关联，其中L_max是最大提升值。可针对每个基本奇偶校验矩阵的多个非零元素来存储多个循环移位值。可基于针对该基本奇偶校验矩阵而存储的循环移位值，确定每个基本奇偶校验矩阵的所有提升值的循环移位值。

图10示出了用于处理数据的装置1000的设计。装置1000包括：用于根据具有不同维度的一组基本奇偶校验矩阵和由2的不同次幂组成的一组提升值，对具有可变大小的分组进行编码或译码的模块（模块1012）；用于存储针对该组基本奇偶校验矩阵的参数（例如，循环移位值）的模块（框1014）。

图11示出了用于处理分组的过程1000的设计，其可用于图9中的框912。可以确定待编码或待译码分组的分组大小（框1112）。可基于分组大小，从一组提升值中选出提升值，例如，如式（2）中所示（框1114）。可基于分组大小和所选择的提升值，从一组基本奇偶校验矩阵中选出基本奇偶校验矩阵，例如，如式（3）中所示（框1116）。可基于所选择的基本奇偶校验矩阵和所选择的提升值，生成经过提升的奇偶校验矩阵（框1118）。可基于经过提升的奇偶校验矩阵，对分组进行编码或译码（框1120）。

对于框1118，还可基于所选择的基本奇偶校验矩阵的非零元素的循环移位值，生成经过提升的奇偶校验矩阵。可基于所选择的基本奇偶校验矩阵的非零元素的循环移位值和所选择的提升值，计算针对经过提升的奇偶校验矩阵的循环移位值，例如，如式（4）中所示。然后，可通过将所选择的基本奇偶校验矩阵的每个非零元素替换成针对该非零元素而计算出的循环移位值的循环置换矩阵，来生成经过提升的奇偶校验矩阵。

对于框1120中的编码，可基于经过提升的奇偶校验矩阵，对分组中的信息比特进行编码，以获取第一奇偶校验比特，例如，如式（12）中所示。可基于经过提升的奇偶校验矩阵，对信息比特和第一奇偶校验比特进行编码，以获取第二奇偶校验比特，例如如式（13）中所示。可基于经过提升的奇偶校验矩阵，对信息比特、第一奇偶校验比特和第二奇偶校验比特进行编码，以获取第三奇偶校验比特，例如，如式（14）中所示。

对于框1120中的译码，可基于所选择的基本奇偶校验矩阵的基图的L个拷贝，生成针对经过提升的奇偶校验矩阵的大图，其中，L是所选择的提升值。基图的L个拷贝的结点可以基于所选择的基本奇偶校验矩阵的非零元素的置换矩阵来进行互连。基图可包括所选择的基本奇偶校验矩阵的非零元素的多条边。对于边并行译码，译码可针对基图的L个拷贝中相同边的L个拷贝来并行地进行，也可以针对基图的L个拷贝中的不同边来串行地进行。对于结点并行译码，译码可针对图的每个拷贝的节点来并行地进行，也可以针对基图的L个拷贝来串行地进行。

图12示出了用于处理分组的过程1200的设计。可基于第二提升大小的第二奇偶校验矩阵的第二组循环移位值，确定第一提升大小的第一奇偶校验矩阵的第一组循环移位值（框1212）。第一提升大小和第二提升大小可以是2的不同次幂。在框1212的一个设计中，可基于第二提升大小和第一提升大小的比值来确定因子K；可以去除第二组中的每个循环移位值的K个LSB，以获取第一组中的相应循环移位值。这可以通过以下操作来实现：将第二组中的每个循环移位值除以所述比值后向下取整，以获取第一组中的相应循环移位值，如式（4）中所示。在框1212的另一个设计中，可以去除第二组中的每个循环移位值的K个MSB以获取第一组中的相应循环移位值。

可基于第一组循环移位值，生成第一奇偶校验矩阵（框1214）。这可以通过以下操作来实现：将基本奇偶校验矩阵的每个非零元素替换成第一组中与该非零元素对应的循环移位值的循环置换矩阵。可基于第一奇偶校验矩阵，对分组进行编码或译码（框1216）。

图13示出了用于处理分组的装置1300的设计。装置1300包括：用于根据第二提升大小的第二奇偶校验矩阵的第二组循环移位值，确定第一提升大小的第一奇偶校验矩阵的第一组循环移位值的模块（模块1312）；用于根据第一组循环移位值，生成第一奇偶校验矩阵的模块（模块1314）；用于根据第一奇偶校验矩阵，对分组进行编码或译码（模块1316）。

图14示出了用于处理分组的过程1400的设计。可通过将基本奇偶校验矩阵的每个非零元素替换成特定循环移位值的L×L置换矩阵，获取经过提升的奇偶校验矩阵，其中，L是2的幂（框1412）。针对具有至少3个非零元素的基本奇偶校验矩阵的列中的2个非零元素，使用循环移位值s和s+L/m，其中，s是任意值，m是2的幂（框1414）。在一个设计中，m等于2，针对2个非零元素的循环移位值为s和s+L/2。在另一个设计中，m等于4，针对2个非零元素的循环移位值为s和s+L/4。在另一个设计中m等于8，针对2个非零元素的循环移位值为s和s+L/8。m还可等于其它值。可针对至少具有3个非零元素的列中的第三非零元素，选择循环移位值x。基本奇偶校验矩阵可包括子矩阵 $\left[\begin{array}{cc}B& T\\ D& E\end{array}\right],$ 其中，T为下三角矩阵，矩阵B和D的宽度都是1，矩阵D和E的高度都是1，至少3个非零元素在对应于矩阵B和D的列中。可基于经过提升的奇偶校验矩阵，对分组进行编码或译码（框1416）。

图15示出了用于处理分组的装置1500的设计。装置1500包括：用于通过将基本奇偶校验矩阵的每个非零元素替换成特定循环移位值的L×L置换矩阵，以获取经过提升的奇偶校验矩阵的模块，其中，L是2的幂（模块1512）；用于针对具有至少3个非零元素的基本奇偶校验矩阵的列中的2个非零元素，使用循环移位值s和s+L/m的模块，其中，s是任意值，m是2的幂（模块1514）；用于根据经过提升的奇偶校验矩阵，对分组进行编码或译码的模块（模块1516）。

图10、13和15中的模块包括存储器、电子设备、硬件设备、电子部件、逻辑电路、存储器等，或上述任意组合。

本申请描述的技术可通过各种方式来实现。例如，这些技术可以用硬件、软件或软硬件结合的方式来实现。对于硬件实现，用于在实体（例如，节点B或终端）处执行这些技术的处理单元可以实现在一个或多个专用集成电路（ASIC）、数字信号处理器（DSP）、数字信号处理器件（DSPD）、可编程逻辑器件（PLD）、现场可编程门阵列（FPGA）、处理器、控制器、微控制器、微处理器、电子设备、用于执行本申请所述功能的其它电子单元或上述各项的组合中。

对于固件和/或软件实现，本申请描述的技术可采用执行本申请所述功能的代码（例如，过程、函数、模块、指令等）来实现。通常，实际包含固件和/或软件代码的任何计算机/处理器可读介质可用于实现本申请所述技术。例如，固件和/或软件代码可以存储在存储器（如，图2中的存储器232和272）中，并由处理器（如，处理器230或270）来执行。存储器可以实现在处理器内，也可以实现在处理器外。固件和/或软件代码也可以存储在计算机/处理器可读介质中，例如随机存取存储器（RAM）、只读存储器（ROM）、非易失性随机存取存储器（NVRAM）、可编程只读存储器（PROM）、电可擦除PROM（EEPROM）、闪存、软盘、压缩光盘（CD）、数字通用光盘（DVD）或者磁的或光学的数字存储器件。代码可以由一个或多个计算机/处理器执行，而且可以使计算机/处理器执行本申请所述功能的某些方面。

上面对本发明进行了描述，以使本领域技术人员能够实现或者使用本发明。对于本领域技术人员来说，本发明的各种修改方式都是显而易见的，并且在不脱离本发明的精神和保护范围的基础上，本申请定义的总体原理也可以适用于其它变型。因此，本发明并不限于本申请给出的实例和设计，而是与本申请公开的原理和新颖性特征的最广范围相一致。

Claims (39)

1.一种装置，包括：

至少一个处理器，用于：基于基本奇偶校验矩阵和一组提升值对分组进行编码或译码，其中所述一组提升值被限制为其每一个提升值是2的不同次幂；以及

存储器，其耦合到所述至少一个处理器，并用于存储与所述基本奇偶校验矩阵相关联的参数。

2.根据权利要求1所述的装置，其中，所述一组提升值包括从4、8、16、32、64、128、256、512和1024的组中选择的至少三个提升值。

3.根据权利要求1所述的装置，其中，所述一组提升值包括9个不同的提升值。

4.根据权利要求1所述的装置，其中，所述至少一个处理器用于：

确定待编码或待译码的分组的分组大小；

基于所述分组大小，从所述一组提升值中选择一个提升值；

基于所述基本奇偶校验矩阵和所选择的提升值，生成经过提升的奇偶校验矩阵；以及

基于所述经过提升的奇偶校验矩阵，对所述分组进行编码或译码。

5.根据权利要求4所述的装置，其中，所述至少一个处理器用于：

还基于针对所述基本奇偶校验矩阵的非零元素的循环移位值，生成所述经过提升的奇偶校验矩阵。

6.一种方法，包括：

基于基本奇偶校验矩阵和一组提升值对分组进行编码或译码，其中所述一组提升值被限制为其每一个提升值是2的不同次幂。

7.根据权利要求6所述的方法，其中，所述一组提升值包括4、8、16、32、64、128、256、512和1024。

8.根据权利要求6所述的方法，其中，所述分组是具有可变大小的多个分组中的一个。

9.根据权利要求6所述的方法，其中，所述至少一个处理器用于：至少部分地基于所述分组，从一组基本奇偶校验矩阵中选择所述基本奇偶校验矩阵。

10.根据权利要求6所述的方法，其中，所述基本奇偶校验矩阵包括：

$\left[\begin{array}{cc}{M}_1& 0\\ M_2& I\end{array}\right],$

其中，0是全零的矩阵，I是单位矩阵，其中，矩阵M1和矩阵M2的宽度是基于信息比特和奇偶比特的数量的，并且其中，所述矩阵M1包括：

$\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right],$

其中，矩阵A的列数与信息比特的数量相对应，并且其中，所述矩阵M2的维数取决于所述矩阵M1。

11.根据权利要求10所述的方法，其中，所述T是下三角矩阵，其中，矩阵B和矩阵D中的每一个的宽度为1，并且其中，矩阵D和矩阵E中的每一个的高度为1。

12.一种非临时性计算机可读介质，包括当由计算机执行时，使所述计算机执行以下操作的计算机可执行指令：

基于基本奇偶校验矩阵和一组提升值对分组进行编码或译码，其中所述一组提升值被限制为其每一个提升值是2的不同次幂，并且其中，所述一组提升值中的每一个提升值与提升操作相关联，以生成相对应的经过提升的基本奇偶校验矩阵。

13.根据权利要求12所述的非临时性计算机可读介质，还包括当由所述计算机执行时，使所述计算机执行以下操作的计算机可执行指令：

存储与基本奇偶校验矩阵相关联的参数，其中，所述基本奇偶校验矩阵至少包括

$\left[\begin{array}{cc}B& T\\ D& E\end{array}\right],$

其中，T是下三角矩阵，其中，矩阵B和矩阵D中的每一个的宽度为1，并且其中，矩阵D和矩阵E中的每一个的高度为1。

14.根据权利要求13所述的非临时性计算机可读介质，还包括当由所述计算机执行时，使所述计算机执行以下操作的计算机可执行指令：

通过将所述基本奇偶校验矩阵的每个非零元素替换成特定循环移位值的L×L置换矩阵来获取经过提升的奇偶校验矩阵，并且其中，L为2的幂。

15.根据权利要求13所述的非临时性计算机可读介质，还包括当由所述计算机执行时，使所述计算机执行以下操作的计算机可执行指令：

基于从所述基本奇偶校验矩阵获取的经过提升的奇偶校验矩阵对所述分组进行编码或译码。

16.根据权利要求15所述的非临时性计算机可读介质，其中，所述基本奇偶矩阵还包括M1，其中，M1包括：

$\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right],$

其中，矩阵A的列数与信息比特的数量相对应，并且其中，C是高度为1的矩阵。

17.根据权利要求16所述的非临时性计算机可读介质，其中，所述基本奇偶校验矩阵包括：

$\left[\begin{array}{cc}{M}_1& 0\\ M_2& I\end{array}\right],$

其中I是单位矩阵，其中0是全零的矩阵，其中M1是具有取决于所述基本奇偶矩阵的第一维度的矩阵，并且其中M2是具有取决于M1的第二维度的矩阵，并且其中所述矩阵M1和所述矩阵M2的宽度是基于信息比特和奇偶比特的数量的。

18.一种装置，包括：

用于确定待编码或待译码的分组的分组大小的模块；

用于基于基本奇偶校验矩阵和一组提升值对所述分组进行编码或译码的模块，其中所述一组提升值被限制为其每一个提升值是2的不同次幂，并且其中，所述一组提升值中的每一个提升值与提升操作相关联，以生成相对应的经过提升的基本奇偶校验矩阵。

19.根据权利要求18所述的装置，还包括：

用于存储与基本奇偶校验矩阵相关联的参数的模块，其中，所述基本奇偶校验矩阵包括

$\left[\begin{array}{cc}{M}_1& 0\\ M_2& I\end{array}\right],$

其中0是全零的矩阵，其中I是单位矩阵，其中矩阵M1的宽度和矩阵M2的宽度是基于信息比特的数量和奇偶比特的数量的，其中所述矩阵M1包括：

$\left[\begin{array}{ccc}A& B& T\\ C& D& E\end{array}\right],$

其中，矩阵A的宽度与所述分组中的所述信息比特的数量相对应，并且其中所述矩阵M2的维数取决于所述矩阵M1。

20.根据权利要求18所述的装置，其中，T是下三角矩阵，其中，矩阵B和矩阵D中的每一个的宽度为1，并且其中，矩阵C、矩阵D和矩阵E中的每一个的高度为1。

21.根据权利要求18所述的装置，其中，所述至少一个处理器还用于：通过将所述基本奇偶校验矩阵的每个非零元素替换成特定循环移位值的L×L置换矩阵来获取经过提升的奇偶校验矩阵，并且其中，L为2的幂。

22.根据权利要求18所述的装置，其中，每一个经过提升的基本奇偶校验矩阵是作为单个循环提升操作的结果而生成的。

23.一种装置，包括：

至少一个处理器，用于：基于一组基本奇偶校验矩阵和由2的不同次幂组成的一组提升值对具有可变大小的分组进行编码或译码，每一个提升值与相应的单个循环提升操作相关联，以生成相对应的经过循环提升的奇偶矩阵；以及

存储器，其耦合到所述至少一个处理器，并用于存储针对所述一组基本奇偶校验矩阵的参数。

24.根据权利要求22所述的装置，其中，所述至少一个处理器用于确定待编码或待译码的分组的分组大小。

25.根据权利要求24所述的装置，其中，所述至少一个处理器用于：基于所述分组大小从所述一组提升值中选择提升值。

26.根据权利要求25所述的装置，其中，所述至少一个处理器用于：基于所述分组大小和所选择的提升值从所述一组基本奇偶校验矩阵中选择基本奇偶校验矩阵。

27.根据权利要求26所述的装置，其中，所述至少一个处理器用于：基于针对所选择的基本奇偶矩阵的非零元素的循环移位值和基于所选择的提升值来生成经过提升的奇偶校验矩阵。

28.根据权利要求27所述的装置，其中，所述至少一个处理器用于：基于所述经过提升的奇偶校验矩阵对所述分组进行编码或译码。

29.根据权利要求23所述的装置，其中，所述至少一个处理器用于：

针对具有至少3个非零元素的所选择的基本奇偶校验矩阵的一列中的2个非零元素，使用循环移位值s和s+L/4来生成与所选择的基本奇偶校验矩阵和所选择的提升值相对应的经过提升的奇偶校验矩阵，其中，s是任意值，并且其中L是所选择的提升值。

30.根据权利要求23所述的装置，其中，由2的不同次幂组成的所述一组提升值中的至少一个提升值大于256。

31.根据权利要求30所述的装置，其中，所述至少一个提升值是512。

32.根据权利要求24所述的装置，其中，所述至少一个处理器还用于：基于经过提升的奇偶校验矩阵对所述分组进行编码或译码。

33.根据权利要求23所述的装置，其中，每一个相应的循环提升操作是单个循环提升操作。

34.一种处理数据的方法，包括：

基于一组基本奇偶校验矩阵中的一个奇偶校验矩阵和基于由2的不同次幂组成的一组提升值中的一个提升值对分组进行编码或译码，每个提升值与相应的单个循环提升操作相关联，以生成相应的经过循环提升的奇偶矩阵。

35.根据权利要求34所述的处理数据的方法，还包括：确定待编码或待译码的所述分组的分组大小。

36.根据权利要求34所述的处理数据的方法，还包括：

基于与所述分组相关联的分组大小，从所述一组提升值中选择所述提升值；以及

基于所述分组大小和所选择的提升值，从所述一组基本奇偶校验矩阵中选择所述基本奇偶校验矩阵。

37.根据权利要求36所述的处理数据的方法，还包括：基于针对所选择的基本奇偶矩阵的非零元素的循环移位值和基于所选择的提升值生成所述经过循环提升的奇偶矩阵。

38.根据权利要求36所述的处理数据的方法，还包括：基于所述经过循环提升的奇偶矩阵对所述分组进行编码或译码。

39.一种计算机程序产品，包括：

计算机可读介质，包括：

用于使至少一个计算机基于一组基本奇偶校验矩阵和由2的不同次幂组成的一组提升值对具有可变大小的分组进行编码或译码的代码，每个提升值与相应的单个循环提升操作相关联，以生成相应的经过循环提升的奇偶矩阵。

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