JP6542132B2 - 高レート、高並列性、および低エラーフロアのために、疑似巡回構成を使用し、パンクチャするldpc設計 - Google Patents
高レート、高並列性、および低エラーフロアのために、疑似巡回構成を使用し、パンクチャするldpc設計 Download PDFInfo
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Description
・LDPC符号を使用してLDPCコードワードを復号するためのLDPC復号化モジュール1036。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
データ符号化の方法であって、
1組の情報ビットを受信することと、
コードワードを生成するために、リフトされた低密度パリティ検査(LDPC)符号化演算を前記1組の情報ビットに実行することと、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャすることと、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
を備える、方法。
[C2]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C1に記載の方法。
[C3]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C1に記載の方法。
[C4]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C1に記載の方法。
[C5]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C4に記載の方法。
[C6]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C4に記載の方法。
[C7]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C1に記載の方法。
[C8]
データ復号化の方法であって、
LDPCコードワードを受信することと、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別することと、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行することと、ここにおいて、前記識別されたリフト済みビットが、復号化の目的では消去されているとして扱われる、
を備える、方法。
[C9]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C8に記載の方法。
[C10]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C8に記載の方法。
[C11]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C8に記載の方法。
[C12]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C11に記載の方法。
[C13]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C11に記載の方法。
[C14]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C8に記載の方法。
[C15]
プログラム命令を含むコンピュータ可読記憶媒体であって、前記プログラム命令が、通信デバイス内に設けられたプロセッサによって実行されたとき、前記プログラム命令により、前記デバイスが、
1組の情報ビットを受信し、
コードワードを生成するために、リフトされたLDPC符号化演算を前記1組の情報ビットに実行し、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャする、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、コンピュータ可読記憶媒体。
[C16]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C15に記載のコンピュータ可読記憶媒体。
[C17]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C15に記載のコンピュータ可読記憶媒体。
[C18]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C15に記載のコンピュータ可読記憶媒体。
[C19]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C18に記載のコンピュータ可読記憶媒体。
[C20]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C18に記載のコンピュータ可読記憶媒体。
[C21]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C15に記載のコンピュータ可読記憶媒体。
[C22]
プログラム命令を含むコンピュータ可読記憶媒体であって、前記プログラム命令が、通信デバイス内に設けられたプロセッサによって実行されたとき、前記プログラム命令により、前記デバイスが、
LDPCコードワードを受信し、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別し、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行する、ここにおいて、前記識別されたリフト済みビットが、復号化の目的では消去されているとして扱われる、コンピュータ可読記憶媒体。
[C23]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C22に記載のコンピュータ可読記憶媒体。
[C24]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C22に記載のコンピュータ可読記憶媒体。
[C25]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C22に記載のコンピュータ可読記憶媒体。
[C26]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C25に記載のコンピュータ可読記憶媒体。
[C27]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C25に記載のコンピュータ可読記憶媒体。
[C28]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C22に記載のコンピュータ可読記憶媒体。
[C29]
1組の情報ビットを記憶するメモリと、
符号器と、ここにおいて、前記符号器が、
コードワードを生成するために、リフトされたLDPC符号化演算を前記1組の情報ビットに実行し、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャする、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
を備える通信デバイス。
[C30]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C29に記載のデバイス。
[C31]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C29に記載のデバイス。
[C32]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C29に記載のデバイス。
[C33]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C32に記載のデバイス。
[C34]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C32に記載のデバイス。
[C35]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C29に記載のデバイス。
[C36]
LDPCコードワードを記憶するメモリと、
復号器と、ここにおいて、前記復号器が、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別し、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行する、ここにおいて、前記識別されたリフト済みビットが、復号化の目的では消去されているとして扱われる、
を備える通信デバイス。
[C37]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、C36に記載のデバイス。
[C38]
前記1つまたは複数のパンクチャされた基礎ノードのうちの少なくとも1つが、前記基礎LDPC符号の最高次数の変数ノードに対応する、C36に記載のデバイス。
[C39]
前記1つまたは複数のパンクチャされた基礎ノードが、1つまたは複数の次数2の変数ノードに対応する、C36に記載のデバイス。
[C40]
前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、C39に記載のデバイス。
[C41]
前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号における二重エッジを除去する、C39に記載のデバイス。
[C42]
疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、C36に記載のデバイス。
[C43]
1組の情報ビットを受信するための手段と、
コードワードを生成するために、前記1組の情報ビットにLDPC符号化演算を実行するための手段と、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャするための手段と、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
を備える符号器。
[C44]
LDPCコードワードを受信するための手段と、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別するための手段と、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号が多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行するための手段と、ここにおいて、前記識別されたリフト済みビットが、復号化の目的では消去されているとして扱われる、
を備える復号器。
Claims (12)
- データ符号化の方法であって、
1組の情報ビットを受信することと、
コードワードを生成するために、リフトされた低密度パリティ検査(LDPC)符号化演算を前記1組の情報ビットに実行することと、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャすることと、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号がノード対間の多重エッジを有しておらず、
ここにおいて、前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の少なくとも1つの最高次数の変数ノード、および、1つまたは複数の次数2の変数ノードを備え、前記1つまたは複数の次数2の変数ノードは、基礎LDPC符号から前記多重エッジを除去するために使用される、
を備える、方法。 - 前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、請求項1に記載の方法。
- 前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、その他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、請求項1に記載の方法。
- 疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、請求項1に記載の方法。
- 先行する請求項1〜4のいずれか一項にしたがった方法をコンピュータに実施させるための命令を記録した、コンピュータ読み取り可能な記録媒体。
- データ復号化の方法であって、
LDPCコードワードを受信することと、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別することと、ここにおいて、前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号がノード対間の多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行することと、ここにおいて、前記識別されたリフトされたビットが、復号化の目的では消去されているとして扱われ、
ここにおいて、前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の少なくとも1つの最高次数の変数ノード、および、1つまたは複数の次数2の変数ノードを備え、前記1つまたは複数の次数2の変数ノードは、基礎LDPC符号から前記多重エッジを除去するために使用される、
を備える、方法。 - 前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の検査ノードの数に等しいかまたはそれより1少ない次数を有する1つまたは複数の変数ノードに対応する、請求項6に記載の方法。
- 前記1つまたは複数のパンクチャされた基礎ノードが、各々別の変数ノードに接続されている1つまたは複数のそれぞれの検査ノードを分割し、その他の変数ノードの各々が、エッジによって、前記対応する分割された検査ノードの両方の要素に接続される、請求項6に記載の方法。
- 疑似巡回リフティングが前記基礎LDPC符号に適用され、前記疑似巡回リフティングのエッジクラスタの置換が巡回置換である、請求項6に記載の方法。
- 先行する請求項6〜9のいずれか一項にしたがった方法をコンピュータに実施させるための命令を記録した、コンピュータ読み取り可能な記録媒体。
- 1組の情報ビットを受信するための手段と、
コードワードを生成するために、前記1組の情報ビットにLDPC符号化演算を実行するための手段と、
前記LDPC符号化演算で使用される基礎LDPC符号の1つまたは複数のパンクチャされた基礎ビットに対応する前記コードワードのすべてのリフトされたビットをパンクチャするための手段と、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号がノード対間の多重エッジを有しておらず、
ここにおいて、前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の少なくとも1つの最高次数の変数ノード、および、1つまたは複数の次数2の変数ノードを備え、前記1つまたは複数の次数2の変数ノードは、基礎LDPC符号から前記多重エッジを除去するために使用される、
を備える、符号器。 - LDPCコードワードを受信するための手段と、
基礎LDPC符号の1つまたは複数のパンクチャされたベースドビットに対応する前記LDPCコードワードのすべてのリフトされたビットを識別するための手段と、ここにおいて、
前記1つまたは複数のパンクチャされた基礎ビットが、それぞれ前記基礎LDPC符号の1つまたは複数のパンクチャされた基礎ノードに対応するものであり、
前記基礎LDPC符号がノード対間の多重エッジを有していない、
1組の情報ビットを回復するために前記受信されたコードワードにLDPC復号化演算を実行するための手段と、ここにおいて、前記識別されたリフトされたビットが、復号化の目的では消去されているとして扱われ、
ここにおいて、前記1つまたは複数のパンクチャされた基礎ノードが、前記基礎LDPC符号の少なくとも1つの最高次数の変数ノード、および、1つまたは複数の次数2の変数ノードを備え、前記1つまたは複数の次数2の変数ノードは、基礎LDPC符号から前記多重エッジを除去するために使用される、
を備える、復号器。
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US10523364B2 (en) * | 2015-11-06 | 2019-12-31 | Samsung Electronics Co., Ltd. | Channel coding framework for 802.11AY and larger block-length LDPC codes for 11AY with 2-step lifting matrices and in-place property |
US10784901B2 (en) * | 2015-11-12 | 2020-09-22 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
US10404280B2 (en) * | 2015-11-19 | 2019-09-03 | Westhold Corporation | Error correction using cyclic code-based LDPC codes |
US11043966B2 (en) * | 2016-05-11 | 2021-06-22 | Qualcomm Incorporated | Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes |
US10454499B2 (en) * | 2016-05-12 | 2019-10-22 | Qualcomm Incorporated | Enhanced puncturing and low-density parity-check (LDPC) code structure |
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US10313057B2 (en) | 2016-06-01 | 2019-06-04 | Qualcomm Incorporated | Error detection in wireless communications using sectional redundancy check information |
US10291354B2 (en) | 2016-06-14 | 2019-05-14 | Qualcomm Incorporated | High performance, flexible, and compact low-density parity-check (LDPC) code |
KR20180009558A (ko) | 2016-07-19 | 2018-01-29 | 삼성전자주식회사 | 저밀도-패리티 체크 코드를 이용하는 디코더 및 이를 포함하는 메모리 컨트롤러 |
CA3026317C (en) | 2016-07-27 | 2023-09-26 | Qualcomm Incorporated | Design of hybrid automatic repeat request (harq) feedback bits for polar codes |
US10804933B2 (en) | 2016-09-30 | 2020-10-13 | Lg Electronics Inc. | QC LDPC code rate matching method and device therefor |
CN107959501B (zh) * | 2016-10-17 | 2021-06-29 | 上海数字电视国家工程研究中心有限公司 | 一种ldpc编码器 |
WO2018079987A1 (ko) * | 2016-10-24 | 2018-05-03 | 엘지전자 주식회사 | Ldpc 코드의 운송블록 분할 방법 및 이를 위한 장치 |
WO2018084735A1 (en) * | 2016-11-03 | 2018-05-11 | Huawei Technologies Co., Ltd. | Efficiently decodable qc-ldpc code |
ES2875101T3 (es) * | 2016-11-23 | 2021-11-08 | Suez Groupe | Codificación/descodificación por código LDPC cuasicíclico semirregular de corta duración para aplicaciones de bajo consumo tal como la lectura remota |
WO2018128435A2 (ko) * | 2017-01-06 | 2018-07-12 | 엘지전자 주식회사 | 다중 ldpc 코드에서 ldpc 베이스 코드를 선택하는 방법 및 이를 위한 장치 |
CN113676188A (zh) * | 2017-03-03 | 2021-11-19 | 华为技术有限公司 | 高码率的长ldpc码 |
WO2018171043A1 (zh) | 2017-03-24 | 2018-09-27 | 中兴通讯股份有限公司 | 一种准循环低密度奇偶校验编码处理方法及装置 |
CN115065368A (zh) * | 2017-03-24 | 2022-09-16 | 中兴通讯股份有限公司 | 一种准循环低密度奇偶校验编码处理方法及装置 |
RU2667772C1 (ru) * | 2017-05-05 | 2018-09-24 | Хуавэй Текнолоджиз Ко., Лтд. | Способ и устройство обработки информации и устройство связи |
CN109120276B (zh) | 2017-05-05 | 2019-08-13 | 华为技术有限公司 | 信息处理的方法、通信装置 |
WO2018201540A1 (zh) * | 2017-05-05 | 2018-11-08 | 华为技术有限公司 | 信息处理的方法、通信装置 |
CN108809325B (zh) * | 2017-05-05 | 2022-01-28 | 上海数字电视国家工程研究中心有限公司 | Ldpc译码器 |
US10680646B2 (en) | 2017-05-12 | 2020-06-09 | Qualcomm Incorporated | Row orthogonality in LDPC rate compatible design |
CN108988871A (zh) * | 2017-05-31 | 2018-12-11 | 电信科学技术研究院 | 一种编码方法及装置、计算机存储介质 |
CN108988869B (zh) * | 2017-05-31 | 2021-07-30 | 大唐移动通信设备有限公司 | 一种确定校验矩阵的方法及装置、计算机存储介质 |
US10312939B2 (en) | 2017-06-10 | 2019-06-04 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
KR102194029B1 (ko) * | 2017-06-15 | 2020-12-22 | 후아웨이 테크놀러지 컴퍼니 리미티드 | 정보 프로세싱 방법 및 통신 장치 |
CN109067407B (zh) * | 2017-06-15 | 2019-11-15 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
CN109150197B (zh) * | 2017-06-27 | 2024-05-14 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
CN109150196A (zh) * | 2017-06-27 | 2019-01-04 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
WO2019018120A1 (en) | 2017-07-07 | 2019-01-24 | Qualcomm Incorporated | COMMUNICATION TECHNIQUES APPLYING A BASIC GRAPH SELECTION FOR A LOW DENSITY PARITY CHECK CODE |
US10887791B2 (en) * | 2017-07-28 | 2021-01-05 | Qualcomm Incorporated | Techniques and apparatuses for low density parity check base graph determination and indication |
KR101917829B1 (ko) * | 2017-11-30 | 2018-11-12 | 고려대학교 산학협력단 | Ldpc 부호의 셔플 복호를 위한 복호 순서 결정 방법 및 장치 |
WO2019164515A1 (en) * | 2018-02-23 | 2019-08-29 | Nokia Technologies Oy | Ldpc codes for 3gpp nr ultra-reliable low-latency communications |
WO2019226064A1 (en) * | 2018-05-22 | 2019-11-28 | Huawei Technologies Co., Ltd. | Type-i qc-ldpc codes with efficient encoding and good error floor characteristic |
KR101991447B1 (ko) * | 2018-09-10 | 2019-06-20 | 국방과학연구소 | 블록 간섭 및 블록 페이딩에 강인한 고부호율 프로토그래프 기반 ldpc 부호 설계 기법 |
CN111064475A (zh) * | 2018-10-16 | 2020-04-24 | 华为技术有限公司 | 基于低密度奇偶校验码的译码方法及装置 |
CN109639392B (zh) * | 2018-11-09 | 2020-03-27 | 清华大学 | 广播信道传输的空间耦合ldpc码的构造方法及系统 |
US11303303B2 (en) * | 2020-01-03 | 2022-04-12 | Qualcomm Incorporated | Rate 7/8 low-density parity-check (LDPC) code |
US11455208B2 (en) | 2020-08-20 | 2022-09-27 | Western Digital Technologies, Inc. | Soft information for punctured bit estimation in a data storage device |
KR102476160B1 (ko) * | 2020-11-11 | 2022-12-08 | 포항공과대학교 산학협력단 | 비이진 저밀도 패리티 검사 코드 복호기 및 이를 이용한 복호화 방법 |
US11575390B2 (en) * | 2021-07-02 | 2023-02-07 | Hong Kong Applied Science and Technology Research Insitute Co., Ltd. | Low-latency segmented quasi-cyclic low-density parity-check (QC-LDPC) decoder |
CN116644071B (zh) * | 2023-06-08 | 2024-04-05 | 中国长江三峡集团有限公司 | 一种物资编码管理方法、装置、计算机设备及存储介质 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6633856B2 (en) * | 2001-06-15 | 2003-10-14 | Flarion Technologies, Inc. | Methods and apparatus for decoding LDPC codes |
US6961888B2 (en) * | 2002-08-20 | 2005-11-01 | Flarion Technologies, Inc. | Methods and apparatus for encoding LDPC codes |
US6957375B2 (en) | 2003-02-26 | 2005-10-18 | Flarion Technologies, Inc. | Method and apparatus for performing low-density parity-check (LDPC) code operations using a multi-level permutation |
KR100809619B1 (ko) * | 2003-08-26 | 2008-03-05 | 삼성전자주식회사 | 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법 |
KR100922956B1 (ko) * | 2003-10-14 | 2009-10-22 | 삼성전자주식회사 | 저밀도 패리티 검사 코드의 부호화 방법 |
KR20050118056A (ko) * | 2004-05-12 | 2005-12-15 | 삼성전자주식회사 | 다양한 부호율을 갖는 Block LDPC 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치 |
US7346832B2 (en) * | 2004-07-21 | 2008-03-18 | Qualcomm Incorporated | LDPC encoding methods and apparatus |
US7143333B2 (en) * | 2004-08-09 | 2006-11-28 | Motorola, Inc. | Method and apparatus for encoding and decoding data |
US7506238B2 (en) * | 2004-08-13 | 2009-03-17 | Texas Instruments Incorporated | Simplified LDPC encoding for digital communications |
US7996746B2 (en) | 2004-10-12 | 2011-08-09 | Nortel Networks Limited | Structured low-density parity-check (LDPC) code |
CN100550655C (zh) * | 2004-11-04 | 2009-10-14 | 中兴通讯股份有限公司 | 一种低密度奇偶校验码的编码器/译码器及其生成方法 |
KR100856235B1 (ko) | 2005-09-26 | 2008-09-03 | 삼성전자주식회사 | 가변 부호화율을 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 |
US8132072B2 (en) | 2006-01-06 | 2012-03-06 | Qualcomm Incorporated | System and method for providing H-ARQ rate compatible codes for high throughput applications |
WO2007112767A1 (en) * | 2006-03-30 | 2007-10-11 | Fujitsu Limited | Construction of parity-check matrices for non-binarys ldpc codes |
US8028216B1 (en) * | 2006-06-02 | 2011-09-27 | Marvell International Ltd. | Embedded parity coding for data storage |
KR101191196B1 (ko) * | 2006-06-07 | 2012-10-15 | 엘지전자 주식회사 | 패리티 검사 행렬을 이용하여 부호화 및 복호화하는 방법 |
TWI351821B (en) * | 2006-10-26 | 2011-11-01 | Qualcomm Inc | Coding schemes for wireless communication transmis |
US8161363B2 (en) * | 2006-12-04 | 2012-04-17 | Samsung Electronics Co., Ltd | Apparatus and method to encode/decode block low density parity check codes in a communication system |
KR101433375B1 (ko) * | 2006-12-04 | 2014-08-29 | 삼성전자주식회사 | 통신 시스템에서 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법 |
EP2106635A2 (en) * | 2007-01-24 | 2009-10-07 | QUALCOMM Incorporated | Ldpc encoding and decoding of packets of variable sizes |
US8261155B2 (en) * | 2007-03-09 | 2012-09-04 | Qualcomm Incorporated | Methods and apparatus for encoding and decoding low density parity check (LDPC) codes |
KR101119302B1 (ko) * | 2007-04-20 | 2012-03-19 | 재단법인서울대학교산학협력재단 | 통신 시스템에서 저밀도 패리티 검사 부호 부호화 장치 및방법 |
KR20080102902A (ko) * | 2007-05-22 | 2008-11-26 | 삼성전자주식회사 | 가변 부호화율을 가지는 ldpc 부호 설계 방법, 장치 및그 정보 저장 매체 |
US7966548B2 (en) | 2007-06-29 | 2011-06-21 | Alcatel-Lucent Usa Inc. | Method and system for encoding data using rate-compatible irregular LDPC codes based on edge growth and parity splitting |
JP5354985B2 (ja) | 2007-07-30 | 2013-11-27 | パナソニック株式会社 | 符号化装置及び復号化装置 |
CN101227193B (zh) * | 2008-02-02 | 2010-06-02 | 中国科学院计算技术研究所 | 一种低密度校验码的编解码装置和方法 |
EP2099135B1 (en) * | 2008-03-03 | 2018-02-28 | Samsung Electronics Co., Ltd. | Apparatus and method for channel encoding and decoding in communication system using low-density parity-check codes |
US8433972B2 (en) * | 2009-04-06 | 2013-04-30 | Nec Laboratories America, Inc. | Systems and methods for constructing the base matrix of quasi-cyclic low-density parity-check codes |
KR20100117051A (ko) | 2009-04-23 | 2010-11-02 | 조지아 테크 리서치 코오포레이션 | 에러 정정 코드를 이용한 보안 통신 |
US8832520B2 (en) * | 2011-11-29 | 2014-09-09 | California Institute Of Technology | High order modulation protograph codes |
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