CN107959501B

CN107959501B - 一种ldpc编码器

Info

Publication number: CN107959501B
Application number: CN201610905169.0A
Authority: CN
Inventors: 张文军; 董庆龙; 管云峰
Original assignee: Shanghai National Engineering Research Center of Digital Television Co Ltd
Current assignee: Shanghai National Engineering Research Center of Digital Television Co Ltd
Priority date: 2016-10-17
Filing date: 2016-10-17
Publication date: 2021-06-29
Anticipated expiration: 2036-10-17
Also published as: CN107959501A

Abstract

本发明提供了一种LDPC编码器，包括：编码存储器，存储设定的LDPC编码矩阵和LDPC码表；设置N个随机存储器RAM；存储控制器，用于并行对N个RAM做读写控制；运算器，用于对对编码码字中的信息比特部分与LDPC编码矩阵进行运算；延迟模块表示对输入的信息比特部分进行必要延迟，用于所生成的校验比特部分能与信息比特部分连续输出；拼接模块用于将信息比特部分与校验比特部分进行拼接后输出，其中，运算器所得运算结果寄存于编码存储器，该编码存储器的数量由以所述编码矩阵的最大列重N来确定，本发明能使LDPC编码器的存储空间尽可能小，又不至于使设计难度太大，还能兼顾到不同码字的通用性。

Description

一种LDPC编码器

技术领域

本发明属于信道编码技术领域，尤其涉及一种LDPC编码器。

背景技术

LDPC(Low Density Parity Check Code，低密度奇偶校验码)编码技术是近年信道编码领域的研究热点，目前已广泛应用于卫星通信、光纤通信、移动通信、数字广播通信等领域。LDPC码的优点在于接近香农极限、结构灵活、更低的误码平层；但缺点是硬件资源需求较大，尤其较长的码字才能体现性能上的优势，导致编码更复杂，需求的硬件资源更大；如果单纯从节省资源的角度设计编码器，又会使编码器的控制变得复杂或者带来过大的处理延时。

以目前一种数字广播系统采用的(38880,25920)LDPC编码为例，信息位为38880比特，校验位为25920比特。在例如利用RTL(Resistor Transistor Logic)方式实现时，如果按照全并行处理的方式编码，需要的存储单元为38880*25920比特的矩阵。如此大的存储容量需求对于LDPC编码器的小型化、低功耗都非常不利；而为了节约存储空间，也可以仅采用1*25920的存储单元，但是相应的寻址操作会变得相当复杂，处理延时也会大大增加，给实现快速可靠LDPC编码带来很大困难。另外，由于LDPC码字还具有一定的“非规律”特性，即相当部分的码字不能通过运算获得，使得LDPC编码器的实现结构与码字的构造结构密切相关，从而更换码表很可能导致整个LDPC编码器设计推到重来。

综上，在构造LDPC编码器时，如果能找到一种方法既能使LDPC编码器的存储空间尽可能小，又不至于使设计难度太大，还能兼顾到不同码字的通用性——更换码字不至于使整个设计推倒重来，则该方法不失为一种具有显著进步的LDPC编码器设计方法。

发明内容

本发明的目的旨在提供一种LDPC编码器，能够使得存储空间尽可能小，又不至于使设计难度太大，还能兼顾到不同码字的通用性。

依据上述目的，实施本发明的一种LDPC编码器，包括：编码存储器，存储设定的LDPC编码矩阵和LDPC码表；设置N个随机存储器RAM；存储控制器，用于并行对N个RAM做读写控制；运算器，用于对对编码码字中的信息比特部分与LDPC编码矩阵进行运算；延迟模块表示对输入的信息比特部分进行必要延迟，用于所生成的校验比特部分能与信息比特部分连续输出；拼接模块用于将信息比特部分与校验比特部分进行拼接后输出，其中，运算器所得运算结果寄存于编码存储器，该编码存储器的数量由以所述编码矩阵的最大列重N来确定。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，编码码字中的信息比特部分与LDPC编码矩阵中地址数据进行运算,包括以下步骤：将串行输入的信息比特部分与编码矩阵的每一列的列矩阵信息分别依次进行运算；初始化编码存储器RAM，对所有信息比特部分完成运算得到校验位运算中间结果，用于输出校验比特部分。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，设计所述LDPC编码矩阵，包括：所述编码矩阵以L列为单位，分为若干个子列矩阵；子列矩阵中第一列矩阵信息由LDPC码表给出，后续相邻列矩阵信息由第一列矩阵信息通过预设推算方式得出。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，设计所述LDPC码表，包括：所述LDPC码表由i行地址信息组成，该地址信息给出LDPC编码矩阵第(i-1)*L+1列中1的位置索引。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，预设推算方式为：An为从码表读出的第1列矩阵信息；Am为由An推算得出的后续相邻列中列矩阵信息即“1”的位置索引；M为检验比特部分长度；L为所述编码矩阵中子矩阵的大小即所述子列矩阵的预定列长度；m是子列矩阵中列序号减1，即m＝1，…，L-1；可得：Am＝(An+m*M/L)mod(M)。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，信息比特部分和列矩阵信息做运算方式为模2加。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，当全部信息比特串行输入完毕后，读取N个校验位运算中间结果与模2加法器的输出结果做模2加运算，其中，模2加法器的初始结果为比特0，从而得到M个校验比特部分。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，所述编码矩阵中子矩阵的大小L是基于信息比特部分长度K和校验比特部分长度M、以及所述编码矩阵的大小来确定的。

进一步地，根据本发明的LDPC编码器，还具有这样的特征，其中，所述编码存储器的存储深度为M,宽度为1，该存储深度由所述校验比特部分的长度M确定。

本发明的作用和效果

本发明采用的LDPC编码器具有如下优点：依据编码矩阵的最大列重来合理确定编码存储器的数量，能够在大幅降低存储空间的同时，使得对存储空间的寻址控制复杂度大幅降低；并且编码器输出延时较小，在全部信息位比特输入完成后仅需少量(小于等于十个时钟周期)时钟周期即可输出校验位比特；更改LDPC编码码字不会使整个设计推倒重来，只做适当调整即可。

附图说明

图1是本发明的一种LDPC编码器的构造方法的步骤图；

图2是本发明的一种LDPC编码器的逻辑电路示意图。

具体实施方式

下面结合附图和实施例进一步说明本发明的技术方案。

图1是本发明的一种LDPC编码器的构造方法的步骤图；

本实施例提供了一种LDPC编码器的构造方法，包括以下步骤：

步骤S1:设计用于进行LDPC编码的LDPC编码矩阵；

步骤S2:对编码码字中的信息比特部分与LDPC编码矩阵进行运算，所得运算结果寄存于编码存储器用于输出校验比特部分；

其中，编码存储器的数量由以编码矩阵的最大列重N来确定。

令LDPC的编码结果为c＝(λ₀,λ₁,...,λ_K-1,p₀,p₁,...,p_m,...,p_M-1)；其中，(λ₀,λ₁,...,λ_K-1)为原始的信息比特部分，是已知的{1,0}序列。(p₀,p₁,p₂,...,p_M-1)是校验比特部分，为待计算的比特。

LDPC编码器的构造方法的具体实现方法如下：

步骤1、设计LDPC的编码矩阵和LDPC码表，使得编码矩阵具有如下特性：

编码矩阵的列可以等分成Q部分，即Q个列矩阵部分，每部分包含连续的L列，即有Q*L＝K，其中K为原始信息比特部分的比特数，L为编码矩阵中子矩阵的大小即列矩阵部分的预定列长度。

每相邻的L列矩阵中，第一列矩阵信息由码表给出(码表由Q行组成，每行给出LDPC编码矩阵第i*L+1列中“1”的位置索引，i＝0,1,2,…,Q-1)，后面的L-1列矩阵信息可以由第一列通过预设推算方式进行推算得出。

步骤2、生成N个1*M深度的RAM，其中N为编码矩阵的最大列重(每列中“1”的个数)，M为校验比特部分的长度。初始化RAM所有地址数据为比特0。

步骤3、编码器串行输入的第一个信息比特λ₀分别与n个RAM中读出的An地址的数据做模2加运算，并将结果再回存入n个RAM的读出地址An中，即

其中，An为从码表读出的第1列矩阵信息(即“1”在列中的位置索引)，n为编码矩阵的第一列列重，且有n≤N；此过程为对n个RAM的并行操作。

步骤4、对于编码器串行输入的后面L-1位信息比特λ_m，m＝1，…，L-1，同样分别与Rm个RAM中读出的Am地址的数据做模2加运算，并将结果再回存入Rm个RAM的读出地址Am中，即

其中，Am为由An推算得出的后续相邻列中“1”的位置索引,Am和An之间满足预设推算方式；Rm为编码矩阵在该列的列重，且有Rm≤N；此过程也为对Rm个RAM的并行操作。

该预设推算方式为：Am＝(An+m*M/L)mod(M)，L为编码矩阵中子矩阵的大小即列矩阵部分的预定列长度；

m是子列矩阵中列序号减1，即m＝1，…，L-1。

步骤5、同样地，对于编码器串行输入的第i*L+1个信息比特(i＝1,2,…,Q-1)，分别按照步骤3所述，并行与对应列重个RAM中读出的数据做模2加运算，读RAM的地址是从码表中第i+1行读出的位置索引；然后将结果并行写回对应的RAM原读出地址中。

步骤6、对于编码器串行输入的第i*L+j个信息比特(i＝1,2,…,Q-1，j＝2,3,…,L-1)，分别按照步骤4所述，并行读取列重个RAM，读地址为根据规律的推算地址，与信息位做模2加运算，再将结果写回对应RAM的原读出地址中。

步骤7、当全部信息比特串行输入完毕后，N个1*M深度的RAM中存储的校验位中间结果记为：

(p_1，0，p_1，1，p_1，2，...，p_1，M-1，p_2，0，p_2，1，p_2，2，...，p_2，M-1，......，p_N，0，p_N，1，p_N，2，...，p_N，M-1)，，并行读取N个1*M深度的RAM(读地址按照从低到高的顺序依次增加)，并将N个RAM的输出数据与模2加法器的输出结果做模2加运算，其中，模2加法器的初始结果为比特“0”，从而，得到M个校验比特(p₀,p₁,p₂,...,p_M-1)，如下式所示：

p₀＝p₀

图2是本发明的一种LDPC编码器的逻辑电路示意图。

本实施例，提供了一种用于实现LDPC编码器的一个优选逻辑电路实例。

在逻辑电路中，RAM_1到RAM_N是N个深度为1*M的随机存储器RAM，其中，N为编码矩阵的最大列重，M为校验比特部分的长度。

RAM Controler是N个RAM的读写控制器，可以并行对N个RAM做读操作或者写操作。

用于存储LDPC码表的码表ROM用于存储编码矩阵中第i*L+1列中“1”的位置索引，i＝0,1,2,Q-1；圆形加法器表示2比特模2加法，方形加法器表示N比特模2加法；Delay延迟模块表示对输入的信息比特做的必要延迟，以便生成的校验比特能与信息比特连续输出；Combine拼接模块用于将信息比特部分与运算处理得出的校验比特部分合为1路数据串行输出。

以下通过具体参数实例来说明本发明的LDPC编码器。

实施例1：

以一种信息位比特部分的位数为38880比特，校验比特部分的位数为25920比特的LDPC编码为例，根据本发明的实现方法：

步骤1：设计一个LDPC编码矩阵和LDPC码表，使编码矩阵具有如下特性：

1)矩阵的列可以等分成108部分，即108个列矩阵部分，每部分包含连续的360列，有108*360＝38880列；

其中，编码矩阵中子矩阵的大小L是基于信息比特部分长度K和校验比特部分长度M、以及编码矩阵的大小来确定的，本实施例中就取值360，子矩阵的大小为360*360。

2)设计所述LDPC编码矩阵，包括：编码矩阵以预定列长度360分为若干个列矩阵部分；列矩阵部分中第一列矩阵信息由LDPC码表给出，后续相邻列矩阵信息由第一列矩阵信息通过预设推算方式得出。

具体参数而言，每相邻的360列矩阵中，第一列矩阵信息由LDPC出(码表由108行组成，第i行给出LDPC编码矩阵第(i-1)*360+1列中“1”的位置索引，i＝1,2,3,…,108)，后面的359列的矩阵信息可以由第一列的列矩阵信息通过如下方式推算得出：

Am＝(An+m*25930/360)mod(25920)，m＝1，…，359，m是子列矩阵中列序号减1，即m＝1，…，L-1。

3)设计LDPC码表，设计方式包括：LDPC码表由i行地址信息组成，该地址信息给出LDPC编码矩阵第(i-1)*L+1列中1的位置索引。

本实施例中，所设计的LDPC码表如下：

步骤2：生成N个1*M深度的RAM，其中N为编码矩阵的最大列重(每列中“1”的个数)，由上述码表可知此处N＝19；M为校验比特部分的长度，为25920。初始化RAM所有地址数据为比特0。

步骤3：编码器串行输入的第一个信息比特λ₀分别与19个RAM中读出的An地址的数据做模2加运算，并将结果再回存入19个RAM的读出地址An中，即

其中，An为从码表读出的第1列矩阵信息(即“1”在列中的位置索引)，此处为LDPC码表中的line1：1131557 3316 5680 6241 10407 13404 13947 14040 14353 15522 15698 16079 1736319374 19543 20530 22833 24339。

步骤4：对于编码器串行输入的后面359位信息比特λ_m，m＝1，…，359，同样分别与19个RAM中读出的Am地址的数据做模2加运算，并将结果再回存入19个RAM的读出地址Am中，即

其中，Am为根据编码矩阵的推算关系由An推算得出的该列中“1”的位置索引，此处预设推算方式为：

Am＝(An+m*25920/360)mod(25920)，其中m＝1，…，359。

步骤5：同样地，对于编码器串行输入的第i*360+1个信息比特(i＝1,2,…,107)，分别按照步骤3所述，并行与对应列重个RAM中读出的数据做模2加运算，读RAM的地址是从码表中第i+1行读出的位置索引；然后将结果并行写回对应的RAM原读出地址中。

步骤6：对于编码器串行输入的第i*360+j个信息比特(i＝1,2,…,107，j＝2,3,…,359)，分别按照步骤4所述，并行读取列重个RAM，读地址为根据Am＝(An+m*25920/360)mod(25920)，其中m＝1，…，359的推算地址，与信息位做模2加运算，再将结果写回对应RAM的原读出地址中。

步骤7：当全部信息比特串行输入完毕后，19个1*25920深度的RAM中存储的校验位中间结果记为：

（p_1，0，p_1，1，p_1，2，...，p_1，25919，p_2，0，p_2，1，p_2，2，...，p_2，25919，......，p_19，0，p_19，1，p_19，2，...，p_19，25919)，，并行读取这19个RAM(读地址按照从低到高的顺序依次增加)，将19个RAM的输出数据做模2加法，并将模2加法器的输出结果与下次的19个RAM输出结果再做模2加法，从而得到25920个校验比特，如下式所示：

……

通过上述7个步骤即完成LDPC编码校验码的生成。

总结来看，利用本实施例LDPC编码器中，通过将编码存储器的数量设置为由以编码矩阵的最大列重N来确定，即为19个RAM，采用本发明所述的构造方法与其他两种方案所消耗的RAM资源和计

算延迟的比对结果如表1所示：

表1结果比对表

由表1的对比结果可知，依据编码矩阵的最大列重来合理确定编码存储器的数量，能够在大幅降低消耗RAM资源；并且编码器输出延时较小，另外，更改LDPC编码码字不会使整个设计推倒重来，只做适当调整即可。

所属领域的技术人员应当认识到，以上的说明书仅是本发明众多实施例中的一种或几种实施方式，而并非用对本发明的限定。任何对于以上所述实施例的均等变化、变型以及等同替代等技术方案，只要符合本发明的实质精神范围，都将落在本发明的权利要求书所保护的范围内。

Claims

1.一种LDPC编码器，包括：

编码存储器，存储设定的LDPC编码矩阵和LDPC码表；

设置N个随机存储器RAM；

存储控制器，用于并行对N个RAM做读写控制；

运算器，用于对对编码码字中的信息比特部分与LDPC编码矩阵进行运算；

延迟模块表示对输入的信息比特部分进行必要延迟，用于所生成的校验比特部分能与信息比特部分连续输出；

拼接模块用于将信息比特部分与校验比特部分进行拼接后输出，

其中，运算器所得运算结果寄存于编码存储器，该编码存储器的数量由以所述编码矩阵的最大列重N来确定；

其中，所述LDPC码表由i行地址信息组成，该地址信息给出LDPC编码矩阵第(i-1)*L+1列中1的位置索引。

2.如权利要求1所述的LDPC编码器，其特征是，

其中，编码码字中的信息比特部分与LDPC编码矩阵中地址数据进行运算,包括以下步骤：

将串行输入的信息比特部分与编码矩阵的每一列的列矩阵信息分别依次进行运算；

初始化编码存储器RAM，对所有信息比特部分完成运算得到校验位运算中间结果，用于输出校验比特部分。

3.如权利要求2所述的LDPC编码器，其特征是，

其中，设计所述LDPC编码矩阵，包括：

所述编码矩阵以L列为单位，分为若干个子列矩阵；

子列矩阵中第一列矩阵信息由LDPC码表给出，后续相邻列矩阵信息由第一列矩阵信息通过预设推算方式得出。

4.如权利要求3所述的LDPC编码器，其特征是，

其中，预设推算方式为：

An为从码表读出的第1列矩阵信息；

Am为由An推算得出的后续相邻列中列矩阵信息即“1”的位置索引；

M为检验比特部分长度；

L为所述编码矩阵中子矩阵的大小即所述子列矩阵的预定列长度；

m是子列矩阵中列序号减1，即m＝1，…，L-1；

可得：Am＝(An+m*M/L)mod(M)。

5.如权利要求2所述的LDPC编码器，其特征是，

其中，信息比特部分和列矩阵信息做运算方式为模2加。

6.如权利要求2所述的LDPC编码器，其特征是，

其中，当全部信息比特串行输入完毕后，读取N个校验位运算中间结果与模2加法器的输出结果做模2加运算，其中，模2加法器的初始结果为比特0，从而得到M个校验比特部分。

7.如权利要求3或4或5所述的LDPC编码器，其特征是，

其中，所述编码矩阵中子矩阵的大小L是基于信息比特部分长度K和校验比特部分长度M、以及所述编码矩阵的大小来确定的。

8.如权利要求1所述的LDPC编码器，其特征是，

其中，所述编码存储器的存储深度为M,宽度为1，该存储深度由所述校验比特部分的长度M确定。