KR101119302B1 - 통신 시스템에서 저밀도 패리티 검사 부호 부호화 장치 및방법 - Google Patents

통신 시스템에서 저밀도 패리티 검사 부호 부호화 장치 및방법 Download PDF

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Abstract

본 발명은 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에서, 정보 비트들을 입력하고, 상기 정보 비트들을 인터리빙 방식을 사용하여 부호화함으로써 LDPC 부호로 생성한다. 특히, 본 발명의 인터리빙 방식은 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 짧은 길이의 사이클이 존재하지 않도록 생성된다.
다항식 인터리버, 천공, 사이클, RA 부호, CZZ 부호

Description

통신 시스템에서 저밀도 패리티 검사 부호 부호화 장치 및 방법{APPARATUS AND METHOD FOR ENCODING LOW DENSITY PARITY CHECK CODES IN A COMMUNICATION SYSTEM}
도 1은 본 발명의 실시예에 따른 천공된 RA 부호의 Tanner 그래프와 그 등가 Tanner 그래프를 도시한 도면
도 2는 본 발명의 실시예에 따른 균일 천공 패턴 (d)를 사용하여 천공된 (qL,L)-RA 부호의 검사 노드 병합 Tanner 그래프를 도시한 도면
도 3은 본 발명의 실시예에 따른 균일 천공 패턴 (d)를 사용하여 천공된 (Nc, d+2)-CZZ 부호의 검사 노드 병합 Tanner 그래프를 도시한 도면
도 4는 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱 (4096,1024)-RA 부호의 성능을 도시한 그래프
도 5는 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱 (4,3)-CZZ 부호의 성능을 도시한 그래프
도 6은 본 발명의 실시예에 따른 RA 부호의 부호화기 내부 구조를 도시한 도면
도 7은 본 발명의 실시예에 따른 CZZ 부호의 부호화기 내부 구조를 도시한 도면
본 발명은 통신 시스템에 관한 것으로서, 특히 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 부호화하는 장치 및 방법에 관한 것이다.
차세대 통신 시스템은 다수의 이동 단말기(MS: Mobile Station)들에게 고속 대용량 데이터 송수신을 지원하는 형태로 발전해 나가고 있다. 특히, 차세대 통신 시스템에서는 고속 대용량 데이터 송수신 지원을 위해 하이브리드 자동 반복 요구(HARQ: Hybrid Automatic Repeat reQuest, 이하 'HARQ'라 칭하기로 한다) 방식과 적응적 변조 및 부호화(AMC: Adaptive Modulation and Coding, 이하 'AMC'라 칭하기로 한다) 방식 등과 같은 다양한 방식들이 제안된 바 있으며, 상기 HARQ 방식 및 AMC 방식 등과 같은 방식들을 사용하기 위해서는 다양한 부호화율(coding rate)들을 지원해야만 한다.
또한, 차세대 통신 시스템에서는 터보 부호(turbo code)와 함께 고속 데이터 송신시에 그 성능 이득이 우수한 것으로 알려져 있으며, 송신 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 송신의 신뢰도를 높일 수 있는 장점을 가지는 LDPC 부호를 사용하는 것을 적극적으로 고려하고 있다. 상기 LDPC 부호의 종류로는 반복 축적(RA: Repeat Accumulate, 이하 'RA'라 칭하기로 한다)와, 연접 지그 재그(CZZ: Concatenated ZigZag, 이하 'CZZ'라 칭하기로 한다) 부호가 존재한다. 또한, 상기 RA 부호는 균일(regular) RA 부호와, 불균일(irregular) RA 부호로 구분되며, 상기 CZZ 부호는 균일 CZZ 부호와 불균일 CZZ 부호로 구분된다.
한편, 상기에서 설명한 바와 같이, 상기 HARQ 방식 및 AMC 방식 등과 같은 방식들을 사용하기 위해서는 다양한 부호화율들을 지원해야만 한다. 이렇게 다양한 부호화율들을 지원하기 위한 방식들 역시 다양하게 제안된 바 있으며, 그 중 1개의 모 부호어(codeword)를 사용하여 다양한 부호화율들을 지원하는 대표적인 방식이 천공(puncturing) 방식이다.
그런데, 상기 LDPC 부호를 사용하는 통신 시스템에서 천공 방식을 사용하여 다양한 부호화율들을 지원할 경우, 천공 비율이 증가할수록 상기 LDPC 부호의 성능이 열화된다. 이는 상기 천공 방식 사용으로 인해 상기 LDPC 부호의 태너(Tanner, 이하 'Tanner'라 칭하기로 한다) 그래프상의 사이클(cycle) 구조가 변경되기 때문이다. 여기서, 상기 사이클이란 LDPC 부호의 Tanner 그래프에서 정보 노드(information node)와 검사 노드(check node)를 연결하는 에지(edge)가 구성하는 루프(loop)를 나타내는데, 상기 사이클의 길이는 상기 루프를 구성하는 에지들의 개수로 정의된다.
따라서, 상기 천공 방식을 사용하면서도 성능 열화가 발생하지 않는 LDPC 부호의 부호화 방안에 대한 필요성이 대두되고 있다.
따라서, 본 발명의 목적은 통신 시스템에서 LDPC 부호를 부호화하는 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 통신 시스템에서 천공 방식을 사용할 경우 LDPC 부호를 부호화하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 장치는; 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에 있어서, 정보 비트들을 입력하고, 상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호로 생성하는 LDPC 부호의 부호화기를 포함하며, 상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정됨을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 방법은; 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에서 LDPC 부호를 부호화하는 방법에 있어서, 정보 비트들을 입력하는 과정과, 상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 LDPC 부호로 생성하는 과정을 포함하며, 상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정됨을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
본 발명은 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 부호화하는 장치 및 방법을 제안한다. 특히, 본 발명은 통신 시스템에서 천공(puncturing) 방식을 사용할 경우를 고려하여 LDPC 부호를 부호화하는 장치 및 방법을 제안한다. 여기서, 상기 LDPC 부호의 종류로는 반복 축적(RA: Repeat Accumulate, 이하 'RA'라 칭하기로 한다)와, 연접 지그 재그(CZZ: Concatenated ZigZag, 이하 'CZZ'라 칭하기로 한다) 부호가 존재하며, 상기 RA 부호는 균일(regular) RA 부호와, 불균일(irregular) RA 부호로 구분되며, 상기 CZZ 부호는 균일 CZZ 부호와 불균일 CZZ 부호로 구분된다. 이하, 설명의 편의상 본 발명의 실시예에서는 상기 균일 RA 부호와, 불균일 RA 부호와, 균일 CZZ 부호와 불균일 CZZ 부호를 예로 하여 LDPC 부호를 부호화하는 장치 및 방법에 대해서 설명하지만, 본 발명에서 제안하는 LDPC 부호화 장치 및 방법은 상기 균일 RA 부호와, 불균일 RA 부호와, 균일 CZZ 부호와 불균일 CZZ 부호 뿐만 아니라 다른 부호에도 적용 가능함은 물론이다.
도 1은 본 발명의 실시예에 따른 천공된 RA 부호의 태너(Tanner, 이하 'Tanner'라 칭하기로 한다) 그래프와 그 등가(equivalent) Tanner 그래프를 도시한 도면이다.
도 1을 설명하기에 앞서, 천공된 RA 부호의 Tanner 그래프는 검사 노드(check node) 병합 Tanner 그래프와 등가이다. 즉, 천공된 RA 부호의 Tanner 그래프상의 천공된 패리티 노드(parity node)들이 제거되고, 검사 노드들이 병합될 경우 검사 노드 병합 Tanner 그래프가 생성된다.
도 1을 참조하면, (a)에 도시되어 있는 바와 같이 천공된 RA 부호의 Tanner 그래프에서 천공된 디그리(degree) 2의 패리티 노드들에 연결된 검사 노드들이 병합되면 (b)에 도시되어 있는 바와 같은 검사 노드 병합 Tanner 그래프가 생성된다. 즉, (a)에 도시되어 있는 바와 같이 천공된 RA 부호의 Tanner 그래프에서 패리티 노드들 7,8,10,11,12,13이 천공된 패리티 노드들이므로 상기 패리티 노드들 7,8,10,11,12,13이 제거되고, 검사 노드들이 병합되면, (b)에 도시되어 있는 바와 같이 패리티 노드들 6,9,14를 가지는 검사 노드 병합 Tanner 그래프가 생성된다.
따라서, 신호 수신 장치가 신호 송신 장치에서 송신한 천공된 RA 부호를 복호할 경우, 상기 신호 수신 장치는 상기 천공된 RA 부호의 Tanner 그래프 대신 검사 노드 병합 Tanner 그래프를 사용하여 상기 천공된 RA 부호를 복호하는 것이 가능하다. 이렇게, 천공된 RA 부호의 Tanner 그래프 대신 상기 검사 노드 병합 Tanner 그래프를 사용하여 상기 천공된 RA 부호를 복호할 경우 복호의 수렴 속도가 빨라질 뿐만 아니라 연산 횟수 역시 감소시켜 신호 수신 장치의 전체 복호 복잡도를 감소시키는 것이 가능하게 된다.
도 1에서 천공 패턴(puncturing pattern)을 (d1,d2, ... , dk)라고 가정하기로 한다. 여기서, di는 i번째 천공되지 않은 패리티 노드와 (i+1)번째 천공되지 않은 패리티 노드간의 거리를 나타낸다. 그리고, 도 1의 (a)에 도시되어 있는 바와 같이 천공된 RA 부호의 Tanner 그래프의 천공 패턴을 '(3,5)'라고 가정하기로 한 다. 이하, 설명의 편의상 본 발명의 실시예에서는 균일 천공 패턴 (d)만을 사용한다고 가정하기로 한다. 여기서, 균일 천공 패턴이라함은 천공되지 않은 패리티 노드들간의 거리가 균일한 천공 패턴을 나타낸다. 본 발명의 실시예에서 균일 천공 패턴 (d)만을 사용하기로 가정하는 이유는, 검사 노드 디그리들이 거의 유사할 경우, 균일 천공 패턴이 최적의 성능을 나타내기 때문이다.
그러면 여기서 천공된 균일 RA 부호와, 불균일 RA 부호와, 균일 CZZ 부호와, 불균일 CZZ 부호의 사이클(cycle) 구조에 대해서 설명하기로 한다.
첫 번째로, 도 2를 참조하여 천공된 RA 부호의 사이클 구조에 대해서 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 균일 천공 패턴 (d)를 사용하여 천공된 (qL,L)-RA 부호의 검사 노드 병합 Tanner 그래프를 도시한 도면이다.
도 2를 설명하기에 앞서, 상기 (qL,L)-RA 부호는 L개의 정보 비트들(information bits)과 qL개의 부호어 비트들(codeword bits)들을 가지는 RA 부호를 나타낸다. 여기서, q는 상기 L개의 정보 비트들이 반복되는 횟수를 나타내며, qL은 인터리버(interleaver)의 사이즈(size)를 나타낸다.
도 2를 참조하면, π는 인터리버를 나타내며, 상기 인터리버 π는 모듈로(modulo) qL에 의해 정수가 되는 ZqL을 가지는 ZqL부터 ZqL까지의 순열(permutation)을 나타낸다. 일반적으로, 불균일 RA 부호에서 정보 노드들의 디그리들은 상수 q가 아니고, 그 사이클 구조가 균일 RA 부호의 사이클 구조와 유사하 다.
다음으로, 상기 천공된 RA 부호의 사이클 구조를 길이 6의 사이클 구조에 대해서 까지 살펴보면 다음과 같다. 이하, 설명의 편의상 절대값 π(x)-π(y)를 계산하기 위해서, 상기 π(x)와 π(y)가 모듈로 qL 연산에 의해 계산된다고 하더라도 상기 π(x)와 π(y)를 정규 정수라고 가정하기로 한다.
(1) 길이 2의 사이클 구조
천공된 RA 부호의 Tanner 그래프상에 길이 2의 사이클 구조가 존재하기 위한 필수 조건은 하기 수학식 1과 같이 나타낼 수 있다.
Figure 112007029921240-pat00001
상기 수학식 1에서
Figure 112008068258191-pat00002
일 경우,
Figure 112008068258191-pat00003
의 관계를 가진다. 이때, q는 L개의 정보 비트들이 반복되는 횟수를 나타내는 것으로, 반복되지 않는 경우의 q=1이며 상기 q는 0이 될 수 없다.
(2) 길이 4의 사이클 구조
천공된 RA 부호의 Tanner 그래프상에 길이 4의 사이클 구조는 크게 2가지 타입들, 즉
Figure 112007029921240-pat00004
와
Figure 112007029921240-pat00005
으로 분류되며, 길이 4의 사이클 구조가 존재하기 위한 필수 조건은 하기 수학식 2와 같이 나타낼 수 있다.
Figure 112007029921240-pat00006
상기 수학식 2에서,
Figure 112007029921240-pat00007
일 경우
Figure 112007029921240-pat00008
과
Figure 112007029921240-pat00009
의 관계를 가진다.
(3) 길이 6의 사이클 구조
천공된 RA 부호의 Tanner 그래프상에 길이 6의 사이클 구조는 크게 3가지 타입들, 즉
Figure 112007029921240-pat00010
와
Figure 112007029921240-pat00011
과,
Figure 112007029921240-pat00012
으로 분류되며, 길이 6의 사이클 구조가 존재하기 위한 필수 조건은 하기 수학식 3과 같이 나타낼 수 있다.
Figure 112007029921240-pat00013
상기 수학식 3에서,
Figure 112007029921240-pat00014
일 경우,
Figure 112007029921240-pat00015
이고,
Figure 112007029921240-pat00016
이고,
Figure 112007029921240-pat00017
의 관계를 가진다.
두 번째로, 도 3을 참조하여 천공된 균일 CZZ 부호와 천공된 불균일 CZZ 부호의 사이클 구조에 대해서 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 균일 천공 패턴 (d)를 사용하여 천공된 (Nc, d+2)-CZZ 부호의 검사 노드 병합 Tanner 그래프를 도시한 도면이다.
도 3을 설명하기에 앞서, Nc는 상기 (Nc, d+2)-CZZ 부호가 포함하는 컴퍼넌트(component) 지그재그 부호의 개수를 나타내며, d+2는 검사 노드 디그리를 나타낸다.
도 3을 참조하면, πi는 i번째 지그재그 부호를 위한 인터리버를 나타내며, 상기 인터리버 πi는 Zi부터 ZL까지의 순열을 나타낸다. 여기서, L은 정보 비트들의 개수를 나타내며,
Figure 112008068258191-pat00018
이다. 일반적으로, 균일 CZZ 부호와 불균일 CZZ 부호는 각 지그재그 부호화기로 입력되는 정보 비트들의 개수가 상이할 수 있으며, 서로 다른 지그재그 부호들이 컴퍼넌트 부호들로 사용될 수 있다는 점에서 상이하다. 그러나, 상기 균일 CZZ 부호의 사이클 구조는 불균일 CZZ 부호의 사이클 구조와 유사하다.
다음으로, 상기 CZZ 부호의 사이클 구조를 길이 6의 사이클 구조에 대해서 까지 살펴보면 다음과 같다.
먼저, 상기 CZZ 부호의 경우 정보 노드와 검사 노드간에 병렬 에지가 존재하지 않기 때문에, 천공된 CZZ 부호의 경우 그 Tanner 그래프상에 길이 2의 사이클이 존재하지 않는다.
(1) 길이 4의 사이클 구조
천공된 CZZ 부호의 Tanner 그래프상에 길이 4의 사이클 구조가 존재하기 위한 필수 조건은 하기 수학식 4와 같이 나타낼 수 있다.
Figure 112007029921240-pat00019
상기 수학식 4에서,
Figure 112007029921240-pat00020
이고,
Figure 112007029921240-pat00021
이다.
(2) 길이 6의 사이클 구조
천공된 CZZ 부호의 Tanner 그래프상에 길이 6의 사이클 구조는 크게 2가지 타입들, 즉
Figure 112007029921240-pat00022
와
Figure 112007029921240-pat00023
으로 분류되며, 길이 6의 사이클 구조가 존재하기 위한 필수 조건은 하기 수학식 5와 같이 나타낼 수 있다.
Figure 112007029921240-pat00024
상기 수학식 5에서,
Figure 112007029921240-pat00025
이고,
Figure 112007029921240-pat00026
이다.
한편, 인터리버는 상기 LDPC 부호의 성능을 좌우하는 중요한 요소로 작용한다. 따라서, 본 발명의 실시예에서는 하기 정리 1-1과, 정리 1-2와 정리 2를 사용하여 천공된 유한 길이의 RA LDPC 부호의 Tanner 그래프상에서 짧은 길이의 사이클을 제거할 수 있는 다항식 인터리버를 설계하기로 한다.
<정리 1-1>
다항식 π(x)가 정수 환(integer ring)
Figure 112007029921240-pat00027
상에서 디그리 k의 순열 다항식이 되는 필요 중분 조건은 다항식 π(x)가 Z(p)상에서 순열 다항식이고, 또한 모든
Figure 112007029921240-pat00028
에 대하여
Figure 112007029921240-pat00029
을 만족해야만 한다는 것이다.
<정리 1-2>
임의의 정수
Figure 112007029921240-pat00030
(단, pi는 서로 다른 소수임)에 대해서, 다항식 π(x)가 modulo N 상에서 순열 다항식이 되는 필요 충분 조건은 상기 다항 식 π(x)가 모든 i에 대하여
Figure 112007029921240-pat00031
상에서 순열 다항식이 되어야만 한다는 것이다.
<정리 2>
d>1가 k-1의 제수(divisor)일 경우, 디그리 d의 순열 다항식 π(x)가 존재하지 않는다.
이하, 설명의 편의상 N=qL 이라고 가정하기로 한다.
그러면, 첫 번째로 천공된 균일 RA 부호와 천공된 불균일 RA 부호의 인터리버를 설계하는 동작에 대해서 설명하기로 한다.
먼저, N=qL 이고, L = pn이고, p는 소수(prime number)라고 가정하기로 한다. 그러면 상기 정리 1-1과 정리 1-2를 사용함으로써
Figure 112007029921240-pat00032
-RA 부호를 위한 길이 N의 다항식 인터리버를 설계하는 것이 가능하게 된다. 하기의 사실(fact) 1은 정리 1-1과 정리 1-2에서 p=2이고, q=2m일 경우를 나타낸 것이다.
<사실 1>
Figure 112007029921240-pat00033
-RA 부호를 고려할 경우,
Figure 112007029921240-pat00034
는
Figure 112007029921240-pat00035
이고, a1이 홀수(odd)이고, a2+a4+ ... 이 짝수(even)이고, a3+a5+ ... 이 짝수일 경우 인터리버가 될 수 있다.
상기 사실 1을 사용하여 RA 부호의 인터리버를 설계하면 다음과 같다.
(1) 상기 수학식 1의 해가 존재하지 않을 경우, 상기 인터리버 π는 길이 2의 사이클을 피할 수 있다.
(2) 상기 수학식 2의 공통 해가 존재하지 않을 경우, 상기 인터리버 π는 길이 4의
Figure 112007029921240-pat00036
사이클을 피할 수 있다.
(3) 상기 수학식 3의 공통 해가 존재하지 않을 경우, 상기 인터리버 π는 길이 6의
Figure 112007029921240-pat00037
,
Figure 112007029921240-pat00038
사이클을 피할 수 있다.
천공된 RA 부호의 Tanner 그래프상에서 길이 2의 사이클을 제거하기 위해서
Figure 112007029921240-pat00039
라고 가정하고, 상기 수학식 1의 해가 없도록 인터리버 π를 설계한다. 즉,
Figure 112007029921240-pat00040
의 관계가 성립하도록 인터리버 π를 설계할 경우 길이 2의 사이클이 제거된다.
상기에서 설명한 바와 같은 방식으로 천공된 균일 RA 부호와 천공된 불균일 RA 부호의 인터리버를 설계할 경우, 길이 2와, 길이 4 및 길이 6의 사이클을 제거하는 것이 가능하게 된다.
두 번째로, 천공된 균일 CZZ 부호와 천공된 불균일 CZZ 부호의 인터리버를 설계하는 동작에 대해서 설명하기로 한다.
먼저, 사실 2를 하기와 같이 정의하기로 한다.
<사실 2>
Figure 112007029921240-pat00041
(단,
Figure 112007029921240-pat00042
)는 πi(x)가 모든 i에 대해서 순열 다항식 modulo L일 경우 CZZ 부호에 대한 인터리버가 될 수 있다.
상기 사실 2를 사용하여 CZZ 부호의 인터리버를 설계하면 다음과 같다.
(1) 모든
Figure 112007029921240-pat00043
에 대해서 상기 수학식 4의 해가 존재하지 않을 경우,
Figure 112007029921240-pat00044
은 길이 4의 사이클을 피할 수 있다.
(2) 모든
Figure 112007029921240-pat00045
에 대해서 상기 수학식 5의 공통 해가 존재하지 않을 경우,
Figure 112007029921240-pat00046
은 길이 4의
Figure 112007029921240-pat00047
사이클을 피할 수 있다.
천공된 CZZ 부호의 Tanner 그래프상에서 길이 4의 사이클을 제거하기 위해서
Figure 112007029921240-pat00048
이고,
Figure 112007029921240-pat00049
라고 가정하기로 한 다. 그리고 나서, 상기 수학식 4의 해가 존재하지 않도록 인터리버 πi와 인터리버 πj를 설계한다. 즉, Λi와 Λj가 동일 쌍(x,y)에 대해 디스조인트(disjoint)하도록 인터리버 πi와 인터리버 πj를 설계할 경우 길이 4의 사이클이 제거된다.
상기에서 설명한 바와 같은 방식으로 천공된 균일 CZZ 부호와 천공된 불균일 CZZ 부호의 인터리버를 설계할 경우, 길이 4와 길이 6의 사이클을 제거하는 것이 가능하게 된다.
다음으로 도 4를 참조하여 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱(systematic) (4096,1024)-RA 부호의 성능에 대해서 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱 (4096,1024)-RA 부호의 성능을 도시한 그래프이다.
상기 도 4를 설명하기에 앞서, 모 부호어인 (4096,1024)-RA 부호의 부호화율은 1/5이며, 상기 (4096,1024)-RA 부호가 천공 패턴 (2)를 사용하여 천공될 경우 그 부호화율은 1/3이 되고, 상기 (4096,1024)-RA 부호가 천공 패턴 (4)를 사용하여 천공될 경우 그 부호화율은 1/2이 되고, 상기 (4096,1024)-RA 부호가 천공 패턴 (8)를 사용하여 천공될 경우 그 부호화율은 2/3가 된다. 이하, 설명의 편의상 (4096,1024)-RA 부호가 천공 패턴 (2)를 사용하여 천공된 부호를 '제1천공 RA 부호'라 칭하기로 하고, (4096,1024)-RA 부호가 천공 패턴 (4)를 사용하여 천공된 부호를 '제2천공 RA 부호'라 칭하기로 하고, (4096,1024)-RA 부호가 천공 패턴 (8)를 사용하여 천공된 부호를 '제3천공 RA 부호'라 칭하기로 한다.
또한, (4096,1024)-RA 부호와, 제1천공 RA 부호와, 제2천공 RA 부호 및 제3천공 RA 부호에 대해 디그리-2 다항식 인터리버들이 사용될 경우 해당 부호들의 Tanner 그래프가 포함하는 사이클 길이는 하기 표 1에 나타낸 바와 같다.
Figure 112007029921240-pat00050
상기 표 1에서 'Rate'는 부호화율을 나타내며, R1과, R2 및 R3는 디그리-2 다항식 인터리버를 나타낸다. 상기 표 1에 나타낸 바와 같이, 부호화율 1/5의 (4096,1024)-RA 부호에 대해서는 어떤 디그리-2 다항식 인터리버를 사용하더라도 그 Tanner 그래프가 포함하는 거스(girth)는 10이 된다. 여기서, 거스는 최소 사이클(minimum) 길이를 나타낸다. 이와는 달리 제1천공 RA 부호와, 제2천공 RA 부호 및 제3천공 RA 부호에 대해서는 어떤 디그리-2 다항식 인터리버를 사용하느냐에 따라 해당 Tanner 그래프가 포함하는 거스가 2가 될 수도 있고, 4가 될 수도 있고, 6이 될 수도 있다. 즉, 제1천공 RA 부호에 대해서는 R2 및 R3의 디그리-2 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 6이 되고, 제2천공 RA 부호에 대해서는 R3의 디그리-2 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 4가 되고, 제3천공 RA 부호에 대해서는 R3의 디그리-2 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 2가 된다.
또한, 변조 방식으로 BPSK(Binary Phase Shift Keying) 변조 방식이 사용되고, 신뢰 전파(BP: Brief-Propagation) 알고리즘이 사용되고, 최대 30회 반복이 사용되고, 백색 가산성 가우시안 잡음(AWGN: Additive White Gaussian Noise) 채널 환경이 사용된다고 가정하기로 한다.
이 경우, 도 4에 도시되어 있는 바와 같이 R1의 디그리-2 다항식 인터리버를 사용할 경우 랜덤(random) 인터리버를 사용할 경우 및 S-랜덤 인터리버를 사용할 경우에 비해 해당 부호들의 성능이 최적이 됨을 알 수 있다.
다음으로 도 5를 참조하여 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱 (4,3)-CZZ 부호의 성능에 대해서 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 다양한 인터리버들을 사용하는 천공된 시스테매틱 (4,3)-CZZ 부호의 성능을 도시한 그래프이다.
상기 도 5를 설명하기에 앞서, 모 부호어인 (4,3)-CZZ 부호의 부호화율은 1/5이며, 상기 (4,3)-CZZ 부호가 천공 패턴 (2)를 사용하여 천공될 경우 그 부호화율은 1/3이 되고, 상기 (4,3)-CZZ 부호가 천공 패턴 (4)를 사용하여 천공될 경우 그 부호화율은 1/2이 되고, 상기 (4,3)-CZZ 부호가 천공 패턴 (8)를 사용하여 천공될 경우 그 부호화율은 2/3가 된다. 여기서, 상기 (4,3)-CZZ 부호의 정보 비트들의 개수 L = 1000 이라고 가정하기로 한다. 이하, 설명의 편의상 (4,3)-CZZ 부호가 천공 패턴 (2)를 사용하여 천공된 부호를 '제1천공 CZZ 부호'라 칭하기로 하고, (4,3)-CZZ 부호가 천공 패턴 (4)를 사용하여 천공된 부호를 '제2천공 CZZ 부호'라 칭하기로 하고, (4,3)-CZZ 부호가 천공 패턴 (8)를 사용하여 천공된 부호를 '제3천공 CZZ 부호'라 칭하기로 한다.
또한, (4,3)-CZZ 부호와, 제1천공 CZZ 부호와, 제2천공 CZZ 부호 및 제3천공 CZZ 부호에 대해 디그리-1 다항식 인터리버들이 사용될 경우 해당 부호들의 Tanner 그래프가 포함하는 사이클 길이는 하기 표 2에 나타낸 바와 같다.
Figure 112007029921240-pat00051
상기 표 2에서 'Rate'는 부호화율을 나타내며, C1과, C2 및 C3는 디그리-1 다항식 인터리버를 나타낸다. 상기 표 2에 나타낸 바와 같이, 부호화율 1/5의 (4,3)-CZZ 부호에 대해서는 어떤 디그리-1 다항식 인터리버를 사용하더라도 그 Tanner 그래프가 포함하는 거스는 10이 된다. 이와는 달리 제1천공 CZZ 부호와, 제2천공 CZZ 부호 및 제3천공 CZZ 부호에 대해서는 어떤 디그리-1 다항식 인터리버를 사용하느냐에 따라 해당 Tanner 그래프가 포함하는 거스가 6이 될 수도 있고, 4가 될 수도 있다. 즉, 제1천공 CZZ 부호에 대해서는 C3의 디그리-1 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 6이 되고, 제2천공 CZZ 부호에 대해서는 C3의 디그리-1 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 4가 되고, 제3천공 CZZ 부호에 대해서는 C3의 디그리-1 다항식 인터리버를 사용할 경우 Tanner 그래프가 포함하는 거스가 4가 된다.
또한, 상기 도 4에서 가정한 바와 동일하게 변조 방식으로 BPSK 변조 방식이 사용되고, 신뢰 전파 알고리즘이 사용되고, 최대 30회 반복이 사용되고, 백색 가산성 가우시안 잡음 채널 환경이 사용된다고 가정하기로 한다.
이 경우, 도 5에 도시되어 있는 바와 같이 C1의 디그리-1 다항식 인터리버를 사용할 경우 랜덤 인터리버를 사용할 경우 및 S-랜덤 인터리버를 사용할 경우에 비해 해당 부호들의 성능이 최적이 됨을 알 수 있다.
한편, 상기에서는 천공된 RA 부호 및 천공된 CZZ 부호의 Tanner 그래프 상에서 짧은 길이의 사이클이 존재하지 않도록 인터리버를 설계하는 동작에 대해서 설명하였다. 상기에서 설명한 바와 같은 방식으로 인터리버를 설계하고, 상기 설계한 인터리버를 사용하여 RA 부호 및 CZZ 부호를 부호화하고, 이에 상응하게 RA 부호 및 CZZ 부호를 복호할 경우 그 성능이 최적화되는 것이다.
그러면 여기서 도 6을 참조하여 본 발명의 실시예에 따른 RA 부호의 부호화기 내부 구조에 대해서 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 RA 부호의 부호화기 내부 구조를 도시한 도면이다.
도 6을 참조하면, 상기 RA 부호의 부호화기는 반복기(611)와, 인터리버(613)와, 축적기(615)를 포함한다. 길이 L의 정보 비트들은 상기 반복기(611)로 입력되고, 상기 반복기(611)는 상기 길이 L의 정보 비트들을 미리 설정되어 있는 반복 횟수인 q회 반복하고 상기 인터리버(613)로 출력한다. 상기 인터리버(613)는 상기 반복기(611)에서 출력한 신호를 입력하여 미리 설정되어 있는 인터리빙 방식을 사용하여 인터리빙을 수행한 후 상기 축적기(615)로 출력한다. 여기서, 상기 인터리버(613)는 상기 도 2에서 설명한 바와 같은 방식으로 설계됨은 물론이다. 상기 축적기(615)는 상기 인터리버(613)에서 출력한 신호를 입력하여 축적한 후 RA 부호로 생성한 후 출력한다.
다음으로 도 7을 참조하여 본 발명의 실시예에 따른 CZZ 부호의 부호화기 내부 구조에 대해서 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 CZZ 부호의 부호화기 내부 구조를 도시한 도면이다.
도 7을 참조하면, 상기 CZZ 부호의 부호화기 NC개의 인터리버들, 즉 인터리버(π1)(711-1)과, 인터리버(π2)(711-2)과, ... , 인터리버(
Figure 112007029921240-pat00052
)(711-Nc)과, NC개의 지그재그 부호화기들, 즉 지그재그 부호화기 1(713-1)와, 지그재그 부호화기 2(713-2)와, ... , 지그재그 부호화기 NC(713-Nc)를 포함한다.
먼저, 길이 L의 정보 비트들이 입력되면, 상기 길이 L의 정보 비트들은 그대로 정보 벡터(information vector)로 생성되고, 또한 상기 NC개의 인터리버들 각각으로 입력된다. 상기 NC개의 인터리버들 각각은 상기 길이 L의 정보 비트들을 입력하여 미리 설정되어 있는 인터리빙 방식에 상응하게 인터리빙한 후 해당하는 지그재그 부호화기로 출력한다. 여기서, 상기 NC개의 인터리버들은 상기 도 3에서 설명한 바와 같은 방식으로 설계됨은 물론이다.
상기 NC개의 지그재그 부호화기들 각각은 해당 인터리버에서 출력한 신호를 입력하여 지그재그 부호화 방식으로 부호화한 후 패리티 벡터(parity vector)로 출력한다. 여기서, 상기 지그재그 부호화기 1(713-1)에서 출력하는 패리티 벡터가 패리티 벡터 1(P1)이며, 상기 지그재그 부호화기 2(713-2)에서 출력하는 패리티 벡터가 패리티 벡터 2(P2)이며, ... , 상기 지그재그 부호화기 NC(713-Nc)에서 출력하는 패리티 벡터가 패리티 벡터 Nc(
Figure 112007029921240-pat00053
)이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같은 본 발명은, 통신 시스템에서 천공 방식을 사용할 경우를 고려하여 인터리버를 설계함으로써 천공된 LDPC 부호의 Tanner 그래프 상에 짧은 길이의 사이클이 존재하지 않도록 한다는 이점을 가진다. 따라서, 본 발명은 Tanner 그래프 상에 짧은 길이의 사이클이 존재하지 않도록 인터리버를 설계함으로 써 천공된 LDPC 부호의 성능을 향상시킨다는 이점을 가진다.

Claims (12)

  1. 삭제
  2. 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에서
    Figure 112011032231120-pat00150
    -반복 축적(RA: Repeat Accumulate) 부호인 LDPC 부호를 부호화하는 방법에 있어서,
    정보 비트들을 입력하는 과정과,
    상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 LDPC 부호로 생성하는 과정을 포함하며,
    상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정되고,
    상기 인터리빙 방식은
    Figure 112011032231120-pat00055
    이며, 여기서 a1은 홀수이고, a2+a4+ ... 은 짝수이고, a3+a5+ ... 은 짝수이며, 하기 수학식 6 내지 수학식 8의 해가 존재하지 않도록 상기 인터리빙 방식이 결정됨을 특징으로 하는 LDPC 부호의 부호화 방법.
    Figure 112011032231120-pat00057
    상기 수학식 6에서,
    Figure 112011032231120-pat00058
    , m∈{0,1,...,L-1}일 경우,
    Figure 112011032231120-pat00059
    의 관계를 가지며, q =2m이고, L은 상기
    Figure 112011032231120-pat00060
    -RA 부호의 정보 비트들의 개수를 나타내며, d는 상기
    Figure 112011032231120-pat00061
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00065
    상기 수학식 7에서,
    Figure 112011032231120-pat00145
    이고,
    Figure 112011032231120-pat00066
    일 경우
    Figure 112011032231120-pat00067
    과
    Figure 112011032231120-pat00068
    의 관계를 가지며, q =2m이고, L은 상기
    Figure 112011032231120-pat00069
    -RA 부호의 정보 비트들의 개수를 나타내며,
    Figure 112011032231120-pat00070
    와
    Figure 112011032231120-pat00071
    는 상기 길이 4의 사이클 구조의 타입을 나타내며, d는 상기
    Figure 112011032231120-pat00072
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00076
    상기 수학식 8에서,
    Figure 112011032231120-pat00146
    , m∈{0,1,...,L-1},
    Figure 112011032231120-pat00077
    일 경우,
    Figure 112011032231120-pat00078
    이고,
    Figure 112011032231120-pat00079
    이고,
    Figure 112011032231120-pat00080
    의 관계를 가지며, q =2m이고, p=2이고, L은 상기
    Figure 112011032231120-pat00081
    -RA 부호의 정보 비트들의 개수를 나타내며,
    Figure 112011032231120-pat00082
    와,
    Figure 112011032231120-pat00083
    및
    Figure 112011032231120-pat00084
    는 상기 길이 6의 사이클 구조의 타입을 나타내며, d는 상기
    Figure 112011032231120-pat00085
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
  3. 삭제
  4. 삭제
  5. 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에서 연접 지그 재그(CZZ: Concatenated ZigZag) 부호인 LDPC 부호를 부호화하는 방법에 있어서,
    정보 비트들을 입력하는 과정과,
    상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 LDPC 부호로 생성하는 과정을 포함하며,
    상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정되고,
    상기 인터리빙 방식은
    Figure 112011032231120-pat00086
    (단,
    Figure 112011032231120-pat00087
    )이며, 상기 인터리빙 방식 πi(x)은 모든 i에 대해서 순열 다항식 modulo L이며, 하기 수학식 9 및 수학식 10의 해가 존재하지 않도록 상기 인터리빙 방식이 결정됨을 특징으로 하는 LDPC 부호의 부호화 방법.
    Figure 112011032231120-pat00088
    상기 수학식 9에서,
    Figure 112011032231120-pat00089
    이고,
    Figure 112011032231120-pat00090
    이며, L은 상기 CZZ 부호의 정보 비트들의 개수를 나타내며, Nc는 상기 CZZ 부호가 포함하는 컴퍼넌트 지그재그 부호의 개수를 나타내며, d는 상기 CZZ 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00093
    상기 수학식 10에서,
    Figure 112011032231120-pat00094
    이고,
    Figure 112011032231120-pat00095
    이며, L은 상기 CZZ 부호의 정보 비트들의 개수를 나타내며, Nc는 상기 CZZ 부호가 포함하는 컴퍼넌트 지그재그 부호의 개수를 나타내며, d는 상기 CZZ 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
  6. 삭제
  7. 삭제
  8. 통신 시스템에서
    Figure 112011032231120-pat00151
    -반복 축적(RA: Repeat Accumulate) 부호인 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에 있어서,
    정보 비트들을 입력하고, 상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호로 생성하는 LDPC 부호의 부호화기를 포함하며,
    상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정되고,
    상기 인터리빙 방식은
    Figure 112011032231120-pat00097
    이며, 여기서 a1은 홀수이고, a2+a4+ ... 은 짝수이고, a3+a5+ ... 은 짝수이며, 하기 수학식 11 내지 수학식 13의 해가 존재하지 않도록 상기 인터리빙 방식이 결정됨을 특징으로 하는 LDPC 부호의 부호화 장치.
    Figure 112011032231120-pat00099
    상기 수학식 11에서,
    Figure 112011032231120-pat00147
    , m∈{0,1,...,L-1}일 경우,
    Figure 112011032231120-pat00101
    의 관계를 가지며, q =2m이고, L은 상기
    Figure 112011032231120-pat00102
    -RA 부호의 정보 비트들의 개수를 나타내며, d는 상기
    Figure 112011032231120-pat00103
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00107
    상기 수학식 12에서,
    Figure 112011032231120-pat00148
    ,
    Figure 112011032231120-pat00108
    일 경우
    Figure 112011032231120-pat00109
    과
    Figure 112011032231120-pat00110
    의 관계를 가지며, q =2m이고, L은 상기
    Figure 112011032231120-pat00111
    -RA 부호의 정보 비트들의 개수를 나타내며,
    Figure 112011032231120-pat00112
    와
    Figure 112011032231120-pat00113
    는 상기 길이 4의 사이클 구조의 타입을 나타내며, d는 상기
    Figure 112011032231120-pat00114
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00118
    상기 수학식 13에서,
    Figure 112011032231120-pat00149
    , m∈{0,1,...,L-1},
    Figure 112011032231120-pat00119
    일 경우,
    Figure 112011032231120-pat00120
    이고,
    Figure 112011032231120-pat00121
    이고,
    Figure 112011032231120-pat00122
    의 관계를 가지며, q =2m이고, p=2이고, L은 상기
    Figure 112011032231120-pat00123
    -RA 부호의 정보 비트들의 개수를 나타내며,
    Figure 112011032231120-pat00124
    와,
    Figure 112011032231120-pat00125
    및
    Figure 112011032231120-pat00126
    는 상기 길이 6의 사이클 구조의 타입을 나타내며, d는 상기
    Figure 112011032231120-pat00127
    -RA 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
  9. 삭제
  10. 삭제
  11. 통신 시스템에서 연접 지그 재그(CZZ: Concatenated ZigZag) 부호인 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에 있어서,
    정보 비트들을 입력하고, 상기 정보 비트들을 미리 결정된 인터리빙 방식을 사용하여 부호화함으로써 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호로 생성하는 LDPC 부호의 부호화기를 포함하며,
    상기 인터리빙 방식은, 상기 LDPC 부호가 천공될 경우 그 천공된 LDPC 부호의 태너 그래프상에 길이 6 이하의 짧은 길이의 사이클이 존재하지 않도록 결정되고,
    상기 인터리빙 방식은
    Figure 112011032231120-pat00128
    (단,
    Figure 112011032231120-pat00129
    )이며, 상기 인터리빙 방식 πi(x)은 모든 i에 대해서 순열 다항식 modulo L이며, 하기 수학식 14 및 수학식 15의 해가 존재하지 않도록 상기 인터리빙 방식이 결정됨을 특징으로 하는 LDPC 부호의 부호화 장치.
    Figure 112011032231120-pat00130
    상기 수학식 14에서,
    Figure 112011032231120-pat00131
    이고,
    Figure 112011032231120-pat00132
    이며, L은 상기 CZZ 부호의 정보 비트들의 개수를 나타내며, Nc는 상기 CZZ 부호가 포함하는 컴퍼넌트 지그재그 부호의 개수를 나타내며, d는 상기 CZZ 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
    Figure 112011032231120-pat00135
    상기 수학식 15에서,
    Figure 112011032231120-pat00136
    이고,
    Figure 112011032231120-pat00137
    이며, L은 상기 CZZ 부호의 정보 비트들의 개수를 나타내며, Nc는 상기 CZZ 부호가 포함하는 컴퍼넌트 지그재그 부호의 개수를 나타내며, d는 상기 CZZ 부호가 균등 천공 패턴에 상응하게 천공될 경우 천공되지 않는 패리티 노드들간의 거리를 나타냄.
  12. 삭제
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