KR20120122568A - 집적 회로와 그를 이용하는 반도체 메모리 장치 - Google Patents

집적 회로와 그를 이용하는 반도체 메모리 장치 Download PDF

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Abstract

데이터를 저장하는 반도체 메모리 장치에 관한 것으로, 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스를 생성하기 위한 랜덤 어드레스 생성부, 상기 제1 랜덤 어드레스를 변환하여 제2 랜덤 어드레스를 생성하는 어드레스 변환부, 및 상기 제1 및 제2 랜덤 어드레스를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 동기화 출력부를 구비하는 집적 회로를 제공한다.

Description

집적 회로와 그를 이용하는 반도체 메모리 장치{INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터를 저장하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory),SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다. 다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀(memory cell)에 저장된 데이터가 보존되지 않으며, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리프레시 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 리프레시 동작이 필요 없다. 비휘발성 메모리 장치의 이러한 특징은 저전력화 및 고집적화에 적합하기 때문에 휴대용 장치의 저장 매체로 널리 사용되고 있다.
한편, 반도체 메모리 장치의 공정 기술이 발달함에 반도체 메모리 장치의 집적도는 크게 증가하였다. 이러한 집적도의 증가로 인하여 반도체 메모리 장치의 칩 사이즈는 매우 작아졌으며, 그 내부에 구비되는 메모리 셀들의 간격은 매우 미세해졌다. 요즈음에는 메모리 셀 들에 저장된 데이터가 인접한 메모리 셀에 영향을 줄 수 있을 정도로 그 간격이 작아졌으며, 인접한 메모리 셀들 간의 간섭을 최소화하기 위하여 데이터를 랜덤화하여 저장하는 기술이 진행되고 있다. 이러한 데이터 랜덤화 동작에는 일반적으로 선형 피드백 쉬프터 레지스터(linear feedback shift register)와 초기 값 생성 회로(seed value generator)와 같은 집적 회로가 이용된다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 랜덤 어드레스 생성부(110)와, 신호 혼합부(120)와, 데이터 입력부(130)와, 페이지 버퍼링부(140), 및 메모리 셀 어레이(150)를 구비한다.
랜덤 어드레스 생성부(110)는 랜덤 어드레스(RA)를 생성하기 위한 것으로, 초기 값 생성부(111)와 선형 피드백 쉬프트 레지스터(112)를 구비한다. 참고로, 선형 피드백 쉬프트 레지스터(112)에서 출력되는 랜덤 어드레스(RA)는 선형 피드백 쉬프트 레지스터(112)의 기본 구조상 컬럼 어드레스와 매칭 동작이 이루어져야 한다. 따라서, 반도체 메모리 장치는 이러한 매칭 동작을 보장해 주기 위하여 초기 값 생성부(111)를 구비하고 있으며, 선형 피드백 쉬프트 레지스터(112)는 초기 값 생성부(111)에서 제공되는 초기 값(INT_SEED)을 기준으로 랜덤 어드레스(RA)을 생성하고 이렇게 생성된 랜덤 어드레스(RA)는 컬럼 어드레스와 매칭된 어드레스가 된다.
신호 혼합부(120)는 데이터 입력부(130)를 통해 입력되는 데이터(DAT)와 랜덤 어드레스(RA)를 혼합하여 페이지 버퍼링부(140)로 출력한다. 여기서, 데이터 입력부(140)는 외부에서 제공되는 데이터(DAT)를 입력받기 위한 회로이고, 페이지 버퍼링부(140)는 읽기 및 쓰기 동작을 수행하여 메모리 셀 어레이(150)에 데이터를 저장하거나 저장된 데이터를 출력하기 위한 회로이다.
한편, 요즈음 반도체 메모리 장치는 점점 대용량화로 발달하고 있으며, 이에 따라 어드레스 비트의 개수가 점점 늘어나고 있다. 이렇게 어드레스 비트의 개수가 늘어난다는 것은 랜덤 어드레스 생성부(110)에서 생성하는 랜덤 어드레스(RA) 비트의 개수 역시 늘어나야 한다는 것을 의미하며, 이는 곧 초기 값 생성부(111)와 선형 피드백 쉬프트 레지스터(112)의 면적이 증가함을 의미한다. 초기 값 생성부(111)와 선형 피드백 쉬프트 레지스터(112)는 제어가 복잡하여 비교적 큰 면적을 차지하는 회로에 속한다. 따라서, 초기 값 생성부(111)와 선형 피드백 쉬프트 레지스터(112)의 면적이 더 늘어난다는 것은 회로의 레이아웃 설계시 부담 요인으로 작용한다.
본 발명의 실시 예는 데이터 랜덤화 동작에 이용되는 랜덤 어드레스를 다시 변화하여 또 다른 랜덤 어드레스를 생성하는 집적 회로를 제공하고자 한다.
또한, 본 발명의 실시 예는 이 집적 회로를 이용하여 데이터를 혼합하는 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 집적 회로, 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스를 생성하기 위한 랜덤 어드레스 생성부; 상기 제1 랜덤 어드레스를 변환하여 제2 랜덤 어드레스를 생성하는 어드레스 변환부; 및 상기 제1 및 제2 랜덤 어드레스를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 동기화 출력부를 구비한다.
특히, 상기 어드레스 변화부는 상기 제1 랜덤 어드레스를 예정된 값과 논리 조합하여 상기 제2 랜덤 어드레스로 변환하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스를 생성하기 위한 랜덤 어드레스 생성부; 상기 제1 랜덤 어드레스를 변환하여 제2 랜덤 어드레스를 생성하는 어드레스 변환부; 상기 제1 및 제2 랜덤 어드레스 각각과 데이터를 혼합하기 위한 신호 혼합부; 및 상기 신호 혼합부의 출력 신호를 입력받아 메모리 셀 어레이에 데이터를 저장하기 위한 페이지 버퍼링부를 구비한다.
특히, 상기 신호 혼합부는 예정된 클럭 신호에 따라 혼합 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 제1 랜덤 어드레스와 이를 변환한 제2 랜덤 어드레스를 생성하는 단계; 예정된 클럭 신호의 제1 에지에 응답하여 제1 랜덤 어드레스와 제1 데이터를 혼합하는 단계; 및 상기 클럭 신호의 제2 에지에 응답하여 제2 랜덤 어드레스와 제2 데이터를 혼합하는 단계를 포함한다.
특히, 상기 제2 랜덤 어드레스는 상기 제1 랜덤 어드레스를 반전하여 생성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 집적 회로는 랜덤 어드레스를 생성하는데 있어서 1차적으로 생성된 제1 랜덤 어드레스를 2차적으로 다시 변환하여 제1 랜덤 어드레스와 다른 제2 랜덤 어드레스를 생성하는 것이 가능하다. 그리고, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 랜덤 어드레스를 클럭 신호의 라이징 에지와 폴링 에지에 따라 랜덤화 동작에 사용함으로써, 보다 빠른 동작을 수행하는 것이 가능하다.
본 발명은 제1 및 제2 랜덤 어드레스를 생성하는 집적 회로의 크기를 최소화하는 효과를 얻을 수 있다.
또한, 본 발명은 클럭 신호에 따라 제1 및 제2 랜덤 어드레스를 이용하여 데이터 랜덤화 동작을 수행함으로써, 반도체 메모리 장치의 동작 속도를 높여 줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 2 의 랜덤 어드레스 생성부(210)의 개략적인 동작을 설명하기 위한 도면.
도 4 는 도 2 의 어드레스 변환부(220)를 설명하기 위한 회로도.
도 5 는 도 2 의 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)의 어드레스 값을 설명하기 위한 도면.
도 6 은 도 2 의 동기화 출력부(230)를 설명하기 위한 도면.
도 7 은 도 2 의 신호 혼합부(240)와 데이터 입력부(250)를 설명하기 위한 도면.
도 8 은 도 7 의 회로 동작을 설명하기 위한 타이밍도.
도 9 는 도 2 의 신호 혼합부(240)와 데이터 출력부(280)를 설명하기 위한 도면.
도 10 은 도 9 의 회로 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 랜덤 어드레스 생성부(210)와, 어드레스 변화부(220)와, 동기화 출력부(230)와, 신호 혼합부(240)와, 데이터 입력부(250)와, 페이지 버퍼링부(260)와, 메모리 셀 어레이(270)와, 데이터 출력부(280), 및 데이터 패드(290)를 구비한다.
랜덤 어드레스 생성부(210)는 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스(RA1)를 생성하고, 어드레스 변환부(220)는 제1 랜덤 어드레스(RA1)를 변환하여 제2 랜덤 어드레스(RA2)를 생성하며, 동기화 출력부(230)는 제1 및 제2 랜덤 어드레스(RA1, RA2)를 클럭 신호(CLK)에 동기화시켜 순차적으로 출력한다. 여기서, 클럭 신호(CLK)는 예정된 주파수를 가지는 신호로써, 예컨대 반도체 메모리 장치의 읽기 또는 쓰기 동작시 사용되는 클럭 신호일 수 있다.
한편, 신호 혼합부(240)는 동기화 출력부(230)의 출력 신호(OUT)와 데이터 입력부(250)를 통해 입력되는 데이터(DAT_IN)를 혼합하여 페이지 버퍼링부(260)로 출력한다. 여기서, 데이터 입력부(250)는 데이터 패드(290)를 통해 입력되는 데이터(DAT_IN)를 입력받기 위한 회로이고, 페이지 버퍼링부(260)는 읽기 및 쓰기 동작을 수행하여 메모리 셀 어레이(270)에 데이터를 저장하거나 저장된 데이터를 출력하기 위한 회로이다. 이어서, 데이터 출력부(280)는 페이지 버퍼링부(260)에서 출력되는 데이터와 동기화 출력부(230)의 출력 신호(OUT)를 혼합한 데이터(DAT_OUT)를 데이터 패드(290)로 출력한다.
이후 다시 설명하겠지만, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 랜덤 어드레스(RA1, RA2)를 이용하여 데이터(DAT)를 혼합하기 때문에 기존에 비하여 2 배의 데이터 랜덤화 동작이 가능하며, 이는 곧 2 배 빠른 읽기 및 쓰기 동작이 가능하다는 것을 의미한다.
도 3 은 도 2 의 랜덤 어드레스 생성부(210)의 개략적인 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여 제1 랜덤 어드레스(RA1)가 8 비트로 구성되고, 이 제1 랜덤 어드레스(RA1)가 63 개의 어드레스 값을 가지는 경우를 일례로 하였다.
도 3 을 참조하면, 제1 랜덤 어드레스(RA1)는 최하위 비트인 '1' 비트에서 최상위 비트인 '8' 비트로 쉬프팅 동작을 하며, '5' 비트와 '6' 비트를 배타적 논리 합(XOR) 연산하여 그 값을 '1' 비트로 입력한다. 여기서, '11111100' 은 제1 랜덤 어드레스(RA1)의 초기 어드레스 값이다. 도 5 를 통해 다시 설명하겠지만, 제1 랜덤 어드레스(RA1)는 이러한 구성을 통해 63 개의 어드레스 값을 가진다.
도 4 는 도 2 의 어드레스 변환부(220)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 어드레스 변환부(220)는 제1 랜덤 어드레스(RA1)를 반전하여 제2 랜덤 어드레스(RA2)를 출력하는 인버터(inverter)를 구비하며, 본 발명은 인버터 이외에 다른 논리 조합을 위한 구성으로 설계되는 것도 가능하다. 여기서, 어드레스 변환부(220)는 랜덤 어드레스 생성부(210)에 비하여 매우 작은 면적을 차지하며, 이는 제1 및 제2 랜덤 어드레스(RA1, RA2)를 생성하는데 있어서 최소 면적의 회로가 사용됨을 의미한다.
도 5 는 도 2 의 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)의 어드레스 값을 설명하기 위한 도면이다. 도 5 에서 볼 수 있듯이, 제1 랜덤 어드레스(RA1)는 63 주기를 가지며 제1 랜덤 어드레스(RA1)를 반전한 제2 랜덤 어드레스(RA2) 역시 63 주기를 가진다.
도 6 은 도 2 의 동기화 출력부(230)를 설명하기 위한 도면이다.
도 6 을 참조하면, 동기화 출력부(230)는 제1 랜덤 어드레스(RA1)를 클럭 신호(CLK)에 동기화시켜 출력하기 위한 제1 동기화부(610)와, 제2 랜덤 어드레스(RA2)를 클럭 신호(CLK)를 반전한 클럭 신호에 동기화시켜 출력하기 위한 제2 동기화부(620)를 구비한다. 따라서, 동기화 출력부(230)는 클럭 신호(CLK)의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 응답하여 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)를 순차적으로 출력한다.
다시 도 2 를 참조하면, 이렇게 순차적으로 출력되는 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)는 신호 혼합부(240)로 입력되고, 신호 혼합부(240)는 동기화 출력부(230)의 출력 신호(OUT)와 쓰기 동작시 데이터 입력부(250)를 통해 입력되는 데이터(DAT_IN)를 혼합하거나 읽기 동작시 페이지 버퍼링부(260)를 통해 출력되는 데이터를 혼합한다. 동기화 출력부(230)에서 출력되는 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)가 클럭 신호(CLK)에 따라 생성되는 것을 고려하면, 신호 혼합부(240) 역시 클럭 신호(CLK)에 따라 혼합 동작을 수행한다고 볼 수 있다.
도 7 은 도 2 의 신호 혼합부(240)와 데이터 입력부(250)를 설명하기 위한 도면이다. 설명의 편의를 위하여, 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)가 동기화 출력부(230)를 거치지 않고 신호 혼합부(240)에 입력되는 경우를 일례로 하였다.
도 7 을 참조하면, 데이터 입력부(250)는 데이터 패드(290)를 통해 입력되는 데이터(DAT_IN)를 클럭 신호(CLK)에 동기화시켜 순차적으로 출력하기 위한 것으로, 데이터(DAT_IN)를 클럭 신호(CLK)의 라이징 에지에 응답하여 출력하는 제1 동기화부(710)와, 데이터(DAT_IN)를 클럭 신호(CLK)의 폴링 에지에 응답하여 출력하는 제2 동기화부(720)를 구비한다.
이어서, 신호 혼합부(240)는 제1 및 제2 랜덤 어드레스(RA1, RA2) 각각과 그에 대응하는 제1 및 제2 동기화부(710, 720)의 출력 신호(DAT_E, DAT_O)를 혼합하기 위한 것으로, 제1 랜덤 어드레스(RA1)와 제1 동기화부(710)의 출력 신호를 혼합하는 제1 신호 혼합부(730)와, 제2 랜덤 어드레스(RA2)와 제2 동기화부(730)의 출력 신호를 혼합하는 제2 신호 혼합부(740)를 구비한다.
도 8 은 도 7 의 회로 동작을 설명하기 위한 타이밍도이다.
도 8 에서 볼 수 있듯이, 데이터(DAT_IN)는 클럭 신호(CLK)의 라이징 에지와 폴링 에지에 대응하여 입력되고, 제1 및 제2 동기화부(710 , 720, 도 7 참조)는 이 데이터(DAT_IN)를 동기화시켜 출력(DAT_E, DAT_O)한다. 이어서, 제1 신호 혼합부(730)는 제1 동기화부(710)의 출력 신호(DAT_E)와 제1 랜덤 어드레스(RA1)를 혼합하여 출력(DAT_E_WT)하고, 제2 신호 혼합부(740)는 제2 동기화부(720)의 출력 신호(DAT_O)와 제2 랜덤 어드레스(RA2)를 혼합하여 출력(DAT_O_WT)한다.
결국, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)를 이용하여 클럭 신호(CLK)의 라이징 에지와 폴링 에지에 대응하여 입력되는 데이터(DAT_IN)의 랜덤화 동작이 가능하다.
도 9 는 도 2 의 신호 혼합부(240)와 데이터 출력부(280)를 설명하기 위한 도면이다. 설명의 편의를 위하여, 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)가 동기화 출력부(230)를 거치지 않고 신호 혼합부(240)에 입력되는 경우를 일례로 하였다.
도 9 를 참조하면, 신호 혼합부(240)는 제1 및 제2 랜덤 어드레스(RA1, RA2) 각각과 그에 대응하는 데이터(DAT_E_RD, DAT_O_RD)를 혼합하기 위한 것으로, 제1 랜덤 어드레스(RA1)에 대응하는 데이터(DAT_E_RD)를 혼합하는 제1 신호 혼합부(910)와, 제2 랜덤 어드레스(RA2)에 대응하는 데이터(DAT_O_RD)를 혼합하는 제2 신호 혼합부(920)를 구비한다. 여기서, 제1 랜덤 어드레스(RA1)에 대응하는 데이터(DAT_E_RD)와 제2 랜덤 어드레스(RA2)에 대응하는 데이터(DAT_O_RD)는 읽기 동작시 페이지 버퍼링부(260)에서 출력되는 데이터이다.
이어서, 데이터 출력부(280)는 제1 및 제2 신호 혼합부(910, 920)의 출력 신호를 클럭 신호(CLK)에 동기화시켜 순차적으로 출력하기 위한 것으로, 제1 신호 혼합부(910)의 출력 신호를 클럭 신호(CLK)의 라이징 에지에 응답하여 출력(DAT_E)하는 제1 동기화부(930)와, 이 출력 신호(DAT_E)를 제1 활성화 신호(EN_E)에 응답하여 출력(DAT_OUT)하는 제1 출력부(940)와, 제2 신호 혼합부(920)의 출력 신호를 클럭 신호(CLK)의 라이징 에지에 응답하여 출력(DAT_O)하는 제2 동기화부(950), 및 이 출력 신호(DAT_E)를 제2 활성화 신호(EN_O)에 응답하여 출력(DAT_OUT)하는 제2 출력부(960)를 구비한다. 여기서, 제1 및 제2 활성화 신호(DAT_E, DAT_O) 각각은 읽기 동작시 클럭 신호(CLK)의 라이징 에지와 폴링 에지 각각에 대응하는 신호이다.
도 10 은 도 9 의 회로 동작을 설명하기 위한 타이밍도이다.
도 10 에서 볼 수 있듯이, 페이지 버퍼링부(260, 도 2 참조)에서 출력되는 데이터(DAT_E_RD, DAT_O_RD) 각각은 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2) 각각과 혼합된다. 이후 데이터 출력부(280)는 제1 및 제2 신호 혼합부(910, 920)의 출력 신호를 클럭 신호(CLK)에 동기화시켜 출력(DAT_E, DAT_O)하고, 이어서 제1 활성화 신호(EN_E)와 제2 활성화 신호(EN_O)에 응답하여 순차적으로 출력(DAT_OUT)한다.
결국, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)를 이용하여 클럭 신호(CLK)의 라이징 에지와 폴링 에지에 대응하여 출력될 데이터(DAT_OUT)의 디 랜덤화 동작이 가능하다.
전술한 바와 같이, 본 발명의 실시 예에 따른 집적 회로는 최호한의 회로 구성으로 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)를 생성하는 것이 가능하다. 그리고, 이 집적 회로를 구비하는 반도체 메모리 장치는 제1 랜덤 어드레스(RA1)와 제2 랜덤 어드레스(RA2)를 이용하여 기존 대비 2 배 빠른 읽기 및 쓰기 동작이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 랜덤 어드레스 생성부 220 : 어드레스 변화부
230 : 동기화 출력부 240 : 신호 혼합부
250 : 데이터 입력부 260 : 페이지 버퍼링부
270 : 메모리 셀 어레이 280 : 데이터 출력부
290 : 데이터 패드

Claims (15)

  1. 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스를 생성하기 위한 랜덤 어드레스 생성부;
    상기 제1 랜덤 어드레스를 변환하여 제2 랜덤 어드레스를 생성하는 어드레스 변환부; 및
    상기 제1 및 제2 랜덤 어드레스를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 동기화 출력부
    를 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 어드레스 변화부는 상기 제1 랜덤 어드레스를 예정된 값과 논리 조합하여 상기 제2 랜덤 어드레스로 변환하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 어드레스 변환부는 상기 제1 랜덤 어드레스를 반전하여 상기 제2 랜덤 어드레스로 출력하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 제1 랜덤 어드레스는 상기 클럭 신호의 제1 에지에 대응하고, 상기 제2 랜덤 어드레스는 상기 클럭 신호의 제2 에지에 대응하는 것을 특징으로 하는 집적 회로.
  5. 데이터 랜덤화 동작을 위한 제1 랜덤 어드레스를 생성하기 위한 랜덤 어드레스 생성부;
    상기 제1 랜덤 어드레스를 변환하여 제2 랜덤 어드레스를 생성하는 어드레스 변환부;
    상기 제1 및 제2 랜덤 어드레스 각각과 데이터를 혼합하기 위한 신호 혼합부; 및
    상기 신호 혼합부의 출력 신호를 입력받아 메모리 셀 어레이에 데이터를 저장하기 위한 페이지 버퍼링부
    를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 신호 혼합부는 예정된 클럭 신호에 따라 혼합 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 랜덤 어드레스는 상기 클럭 신호의 제1 에지에 대응하고, 상기 제2 랜덤 어드레스는 상기 클럭 신호의 제2 에지에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 제1 및 제2 랜덤 어드레스를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 동기화 출력부를 더 구비하는 반도체 메모리 장치.
  9. 제5항에 있어서,
    입력 데이터를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 데이터 입력부를 더 구비하는 반도체 메모리 장치.
  10. 제5항에 있어서,
    상기 신호 혼합부에서 출력되는 데이터를 예정된 클럭 신호에 동기화시켜 순차적으로 출력하기 위한 데이터 출력부를 더 구비하는 반도체 메모리 장치.
  11. 제5항에 있어서,
    상기 어드레스 변화부는 상기 제1 랜덤 어드레스를 예정된 값과 논리 조합하여 상기 제2 랜덤 어드레스로 변환하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제5항에 있어서,
    상기 어드레스 변환부는 상기 제1 랜덤 어드레스를 반전하여 상기 제2 랜덤 어드레스로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1 랜덤 어드레스와 이를 변환한 제2 랜덤 어드레스를 생성하는 단계;
    예정된 클럭 신호의 제1 에지에 응답하여 제1 랜덤 어드레스와 제1 데이터를 혼합하는 단계; 및
    상기 클럭 신호의 제2 에지에 응답하여 제2 랜덤 어드레스와 제2 데이터를 혼합하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 제2 랜덤 어드레스를 생성하는 단계는 상기 제1 랜덤 어드레스를 예정된 값과 논리 조합하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 제2 랜덤 어드레스는 상기 제1 랜덤 어드레스를 반전하여 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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