KR20110031522A - 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법 - Google Patents

메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법 Download PDF

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KR20110031522A
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이정배
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Abstract

메모리 장치의 제어 방법이 개시된다. 메모리 장치의 제어 방법에서는 메모리 블록에 구비되는 서브 블록들의 제어 파라미터를 테스트하고 서브 블록들의 제어 파라미터를 개별적으로 설정하여 동작 속도를 향상시킨다.

Description

메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME AND METHOD OF CONTROLLING THE SAME}
본 발명은 반도체 장치에 관한 것으로 보다 상세하게는 메모리 장치, 메모리 장치를 포함하는 시스템 및 메모리 장치의 제어 방법에 관한 것이다.
일반적으로, 커패시터를 구비한 메모리 셀을 갖는 반도체 메모리 장치로서 다이나믹 랜덤 액세스 메모리(dynamic random access memory)가 널리 알려져 있다. DRAM 셀이 하나의 엑세스 트랜지스터와 하나의 커패시터를 포함하기 때문에 DRAM은 고집적에 유리하다.
DRAM 셀들을 포함하는 반도체 메모리 장치는 데이터를 저장하기 위한 어레이를 포함하며, 어레이는 복수의 블록들로 구성된다. 이러한 복수의 블록들 각각은 AC 파라미터에 대하여 서로 다른 특성을 나타낼 수 있다. 이렇게 다른 특성을 나타내는 복수의 블록들에 동일한 타임 파라미터를 적용하는 것은 전류 소모나 동작 속도 측면 등에서 효율적이지 못하다.
이에 따라 본 발명의 일 목적은 복수의 서브 블록들에 대하여 제어 파라미터를 개별적으로 설정할 수 있는 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 메모리 장치를 구비하는 메모리 시스템을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 메모리 장치는 메모리 셀 어레이 및 제어 설정 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들로 구분되는 복수의 메모리 셀들을 구비한다. 상기 제어 설정 회로는 상기 복수의 메모리 셀들에 대한 테스트된 적어도 하나 이상의 제어 파라미터에 대한 페일 셀들의 분포에 따라 상기 메모리 블록들을 구성하는 복수의 서브 블록들에 대한 어드레스를 매핑하여 상기 서브 블록들을 재구성하고, 상기 재구성된 서브 블록별로 상기 제어 파라미터를 개별적으로 설정한다.
실시예에 있어서, 상기 제어 설정 회로는 상기 테스트된 결과에 기초하여 상기 재구성된 서브 블록들을 선택적으로 인에이블시킬 수 있다.
실시예에 있어서, 상기 제어 파라미터가 상기 메모리 셀들에 대한 AC 파라미터인 경우, 상기 제어 설정 회로는 상기 테스트 결과를 저장하고 저장된 테스트 결과에 대한 상태 정보를 제공하는 상태 레지스터 및 상기 상태 정보에 응답하여 상기 서브 블록들에 대한 논리적 어드레스를 상기 재구성된 서브 블록들에 해당하는 물리적 어드레스로 변환하는 어드레스 매퍼부를 포함할 수 있다.
실시예에 있어서, 상기 메모리 장치는 사용될 메모리 사이즈를 나타내는 플래그 신호에 응답하여 상기 물리적 어드레스에 해당하는 서브 블록들을 선택적으로 활성화시키기 위한 인에이블 펄스 신호를 생성하는 펄스 생성기를 더 포함할 수 있다.
실시예에 있어서, 상기 어드레스 매퍼부는 상기 논리적 어드레스에 대한 디스에이블 신호를 이용하여 상기 논리적 어드레스를 상기 물리적 어드레스로 변경할 수 있다.
실시예에 있어서, 상기 어드레스 매퍼부는 상기 논리적 어드레스에 대한 위상 반전 신호를 이용하여 상기 논리적 어드레스를 상기 물리적 어드레스로 변경할 수 있다.
실시예에 있어서, 상기 메모리 장치는 부분 칩으로 사용될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리 시스템은 데이터를 저장하는 복수의 메모리 셀들을 구비하는 메모리 장치 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 상기 복수의 메모리 셀들에 대한 적어도 하나 이상의 제어 파라미터에 대하여 테스트된 결과에 따라 상기 메모리 블록들을 구성하는 복수의 서브 블록들에 대한 어드레스를 코딩하여 상기 서브 블록들을 재구성하고, 상기 재구성된 서브 블록별로 상기 제어 파라미터를 개별적으로 설정하는 제어 설정 회로를 포함한다.
실시예에 있어서, 상기 메모리 장치는 동적 메모리 장치일 수 있다.
실시예에 있어서, 본 발명의 일 실시예에 따른 애플리케이션 시스템은 버스, 상기 버스에 연결된 마이크로프로세서 및 상기 버스에 연결되며, 상기 마이크로프 로세서에 의하여 처리된/처리될 데이터를 저장하는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 상기 데어터를 저장하는 복수의 메모리 셀들과 상기 복수의 메모리 셀들에 대한 적어도 하나 이상의 제어 파라미터에 대하여 테스트된 결과에 따라 상기 메모리 블록들을 구성하는 복수의 서브 블록들에 대한 어드레스를 코딩하여 상기 서브 블록들을 재구성하고, 상기 재구성된 서브 블록별로 상기 제어 파라미터를 개별적으로 설정하는 제어 설정 회로를 포함할 수 있다.
본 발명에 따르면, 복수의 서브 블록들에 대한 제어 파라미터를 서브 블록들의 특성에 따라 개별적으로 설정할 수 있어 동작 속도를 향상시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 제어 방법을 나타내는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 제어 방법(5)에서는 복수의 메모리 블록들(도 6 참조)에 포함되는 복수의 메모리 셀들에 대하여 적어도 하나 이상의 제어 파라미터에 대한 특성을 테스트한다(S10). 상기 제어 파라미터는 메모리 셀들에 대한 AC 특성을 포함할 수 있다. 또한 상기 AC 특성은 메모리 셀들에 대한 tRCD(RAS to CAS Delay Time), tRP(RAS Precharge Time) 및 tCP(CAS Precharge Time) 등을 포함할 수 있다. 상기 AC 특성은 메모리 장치의 동작 속도에 관련된다. 테스트된 제어 파라미터에 대한 페일 셀들의 분포에 기초하여 상기 메모리 블록을 구성하는 복수의 서브 블록들을 재구성한다(S20). 메모리 셀들은 상기 제어파라미터에 대한 특성에 따라 굳(good) 셀들과 페일(fail) 셀로 구분될 수 있다. 페일 셀들이란 테스트된 제어 파라미터에 대한 특성이 굳(good) 셀들에 비하여 좋지 않은 셀들을 의미한다. 상기 재구성된 서브 블록별로 개별적으로 제어 파라미터를 설정한다(S30).
도 2는 본 발명의 메모리 장치의 제어 방법이 적용되는 하나의 메모리 블록을 나타낸다.
도 3은 도 2의 서브 블록들을 구분하기 위한 어드레스의 각 비트들을 나타낸다.
도 2 및 도 3을 참조하면, 메모리 블록(10)은 복수의 서브 블록들(11~18)을 포함할 수 있다. 여기서 메모리 블록(10)은 메모리 뱅크일 수 있다. 복수의 서브 블록들(11~18)은 각각은 상위 서브 블록(111, 121, 131, 141, 151, 161, 171, 181)과 하위 서브 블록(112, 1222, 132, 142, 152, 162, 172, 182)으로 구성된다. 도 2에서 서브 블록들(11~18) 각각이 워드 라인을 10개씩 포함한다고 하면, 메모리 블록은 13자리의 어드레스(RA12~RA0)로 구분이 가능하다. 어드레스(RA12)에 의하여 서브 블록들(11~14)과 서브 블록들(15~18)을 구분될 수 있다. 어드레스(RA11)에 의하여 서브 블록들(11~12, 13~14, 15~16, 17~18)이 구분될 수 있다. 어드레스(RA10)에 의하여 서브 블록들(11~18)이 각각 구분될 수 있다. 어드레스(RA11)에 의하여 각 서브 블록들(11~18)이 상위 서브 블록(111, 121, 131, 141, 151, 161, 171, 181)과 하위 서브 블록(112, 122, 132, 142, 152, 162, 172, 182)들로 구분될 수 있다.
도 2에서 페일 셀(FAIL CELL)은 상위 서브 블록들(111, 121, 151, 161, 171, 181)과 하위 서브 블록(132)에 포함되어 있다. 따라서 도 2의 메모리 블록(10)을 어드레스(RA12~RA10)를 기준으로 두 개의 그룹으로 나누면, 두 개의 그룹 모두에 페일 셀(FAIL CELL)이 포함되게 된다. 따라서 메모리 블록(10)을 어드레스(RA12~RA10)를 기준으로 두 개의 그룹으로 나누는 경우에는 페일 셀(FAIL CELL)을 기준으로 제어 파라미터를 설정해야 하므로 동작 속도의 향상을 기대할 수 없다.
하지만 도 2의 메모리 블록(10)을 구성하는 서브 블록들(11~18)을 어드레스(RA12, RA11, RA09)를 기준으로 하여 재구성하면, 하위 서브 블록들(112, 1222, 142, 152, 162, 172, 182)과 상위 서브 블록(131)이 하나의 그룹을 이루게 되고, 상위 서브 블록들(111, 121, 141, 151, 161, 171, 181)과 하위 서브 블록(132)이 하나의 그룹을 형성하게 된다. 따라서 하위 서브 블록들(112, 1222, 142, 152, 162, 172, 182)과 상위 서브 블록(131)으로 구성되는 그룹에는 페일 셀(FAIL CELL)이 포함되지 않는다. 따라서 하위 서브 블록들(112, 1222, 142, 152, 162, 172, 182)과 상위 서브 블록(131)으로 구성되는 그룹은 굳 셀을 기준으로 제어 파라미터를 설정할 수 있고, 상위 서브 블록들(111, 121, 141, 151, 161, 171, 181)과 하위 서브 블록(132)으로 구성되는 그룹은 페일 셀을 기준으로 제어 파라미터를 설정할 수 있다. 여기서 제어 파라미터가 AC 특성인 경우는 데이터 저장에 필요한 메모리 용량이 메모리 셀 어레이의 전체 메모리 용량의 절반 이하인 경우에는 하위 서브 블록들(112, 1222, 142, 152, 162, 172, 182)과 상위 서브 블록(131)으로 구성되는 그룹의 서브 블록들만을 선택적으로 인에이블 시켜 사용할 수 있으므로 동작 속도를 향상시킬 수도 있다.
이한 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템에 대하여 설명한다. 후술하는 설명을 통하여 전술한 본 발명의 실시예에 따른 메모리 장치의 제어 방법이 더욱 잘 이해될 수 있을 것이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(20)은 메모리 장치(40), 및 메모리 컨트롤러(30)를 포함한다. 메모리 시스템(20)은 외부 장치 또는 사용자와 통신을 위한 인터페이스(50)를 더 포함할 수 있다.
메모리 장치(40)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 메모리 장치(40)는 도 5 내지 도 20a를 통하여 후술하기로 한다. 메모리 컨트롤러(30)는 메모리 장치(40)의 입출력 동작을 전반적으로 제어한다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(40)는 메모리 셀 어레이(100), 디코더부(200), 입출력 회로(300), 제어 설정 회로(400), 및 어드레스 레지스터(500) 및 타이밍 레지스터(550)를 포함한다. 디코더부(200)는 로우 어드레스 디코더(210)와 칼럼 어드레스 디코더(220)를 포함할 수 있다. 도 5에서는 본 발명의 설명에 필요 한 구성만을 도시하였으며, 메모리 장치(40)는 어드레스 버퍼, 프리 디코더(pre-decoder) 및 그 밖의 주변 회로들을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터를 저장하기 위한 복수의 메모리 셀들(MCi)을 포함한다. 메모리 셀들(MCi)은 워드라인(WLi)과 연결된 로우 어드레스 디코더(210)와 비트라인(BLi)을 통하여 연결된 칼럼 어드레스 디코더(220)에 의하여 선택될 수 있다. 도 5에서는 메모리 셀(MCi)과 워드라인(WLi)과 비트라인(BLi)은 각각 하나로 도시되었지만 이는 복수의 메모리 셀들과 복수의 워드라인들 및 복수의 비트라인들을 나타내는 것임을 밝혀둔다.
타이밍 레지스터(550)는 클럭 신호(CK), 칩 선택 신호(CSB), 칼럼 어드레스 스트로브 신호(CASB), 로우 어드레스 스트로브 신호(RASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE) 등을 수신하고, 이들 신호의 조합에 의하여 어드레스 버퍼(500), 제어 설정 회로(400), 입출력 회로(300) 및 디코더부(200)의 동작을 제어한다.
어드레스 레지스터(500)는 클럭 신호(CK)와 외부 어드레스 신호(ADD)를 수신하여 메모리 셀들(MCi)의 어드레스 정보를 논리적 어드레스(ADDL)로서 제어 설정 회로(400)에 제공한다. 제어 설정 회로(400)는 메모리 셀들(MCi)에 대한 적어도 하나 이상의 제어 파라미터에 대한 테스트 결과(TSR)를 저장한다. 제어 설정 회로(400)는 저장된 테스트 결과(TSR)를 이용하여, 즉 제어 파라미터에 대한 페일 셀들의 분포에 따라서 메모리 셀 어레이(100)를 구성하는 복수의 서브 블록들(도 6 참조)에 대한 어드레스(ADDL)를 코딩하여 재구성된 서브 블록별로 개별적으로 상기 제어 파라미터를 설정한다. 도 1을 참조하여 설명한 것처럼 상기 제어 파라미터는 AC 특성을 포함할 수 있다. 또한 상기 AC 특성은 메모리 셀들에 대한 tRCD(RAS to CAS Delay Time), tRP(RAS Precharge Time) 및 tCP(CAS Precharge Time) 등을 포함할 수 있다. 상기 AC 특성은 메모리 장치의 동작 속도에 관련된다. 따라서 상기 제어 설정 회로(400)는 어드레스 레지스터(500)로부터 제공되는 논리적 어드레스(ADDL)를 물리적 어드레스로 변환하고, 변환된 물리적 어드레스에 따라 재구성된 서브 블록을 선택적으로 인에이블 시킬 수 있다. 이 경우 선택적으로 인에이블 되는 서브 블록들의 수에 따라 메모리 장치(40)는 해프 칩 모드 또는 쿼드 칩 모드 등으로 동작할 수 있다. 즉 상기 메모리 장치(40)는 부분 칩(partial chip)으로 사용될 수 있다.
입출력 회로(300)는 타이밍 레지스터(550)의 제어 하에 데이터(DATA)를 입출력한다. 도시되지는 않았지만 입출력 회로(300)는 감지 증폭기를 포함할 수 있다.
도 6은 도 5의 메모리 셀 어레이의 구성의 일 예를 나타낸다.
도 6을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(110, 120, 130, 140)로 구성될 수 있고, 각 메모리 블록들(110, 120, 130, 140)은 각각 복수의 서브 블록들(111~118, 121~128, 131~138, 141~148)로 구성될 수 있다. 여기서 복수의 블록들(110, 120, 130, 140)은 각각 하나의 메모리 뱅크에 해당할 수 있다. 도 5의 메모리 셀 어레이(100)가 도 6과 같이 복수의 블록들(110, 120, 130, 140)로 구성되는 경우에 로우 어드레스 디코더(210)와 칼럼 어드레스 디코더(220)는 복 수의 블록들(110, 120, 130, 140) 각각마다 구비될 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 5의 제어 설정 회로를 나타내는 블록도이다.
도 7의 실시예는 제어 파라미터가 메모리 셀의 tRCD(RAS to CAS Delay Time), tRP(RAS Precharge Time) 및 tCP(CAS Precharge Time)와 같은 AC 특성인 경우를 나타낸다. 도 7에서는 설명의 편의상 로우 어드레스 디코더(210)를 함께 도시하였다. 도 7의 제어 설정 회로는 도 5의 메모리 장치가 데이터 사용량에 따라 해프 칩 모드나 쿼드 칩 모드 등에서 사용되는 경우의 실시예이다.
도 7을 참조하면, 제어 설정 회로(400)는 상태 레지스터(460) 및 어드레스 매퍼부(470)를 포함한다. 상태 레지스터(460)는 테스트 결과(TSR)를 저장하고, 이 저장된 테스트 결과에 대한 상태 정보(SI)를 제공한다. 어드레스 매퍼부(470)는 상태 정보(SI)에 응답하여 서브 블록들에 대한 논리적 어드레스(ADDL)를 물리적 어드레스(ADDP)로 변환한다. 또한 상기 제어 설정 회로(402)는 사용될 메모리 사이즈를 나타내는 플래그 신호(FLAG)에 응답하여 물리적 어드레스(ADDP)에 해당하는 서브 블록들을 선택적으로 활성화시키기 위한 인에이블 펄스(ENP)를 생성하는 펄스 생성기(480)를 더 포함할 수 있다. 제어 설정 회로(400)의 동작에 대하여는 도 8 내지 도 14를 참조하여 상세히 후술한다.
도 8은 도 7의 어드레스 매퍼부의 구성을 나타내는 일예이다.
도 8을 참조하면, 어드레스 매퍼부(471)는 논리적 어드레스(ADDL)를 물리적 어드레스(ADDP)로 변환하는 하나의 어드레스 매퍼부로 구성될 수 있다. 즉 어드레스 매퍼부(471)는 입력되는 논리적 어드레스(ADDL)를 물리적 어드레스(ADDP)로 변환하여 로우 어드레스 디코더(210)와 칼럼 어드레스 디코더(220)에 각각 제공한다. 로우 어드레스 디코더(210)와 칼럼 어드레스 디코더(220)는 제공되는 물리적 어드레스에 따라 메모리 셀 어레이(100)의 워드 라인(WLi)과 비트 라인(BLi)을 활성화시켜 메모리 컨트롤러(미도시)로부터 요구되는 동작을 수행한다.
도 9는 도 7의 어드레스 매퍼부의 구성을 나타내는 다른 예이다.
도 9를 참조하면, 어드레스 매퍼부(473)는 제1 어드레스 매퍼(474)와 제2 어드레스 매퍼(475)를 포함한다. 제1 어드레스 매퍼(474)는 입력된 논리적 어드레스(ADDL)중 로우 어드레스를 물리적 로우 어드레스(RADDP)로 변환하여 로우 어드레스 디코더(210)에 제공한다. 제2 어드레스 매퍼(475)는 입력되는 논리적 어드레스(ADDL) 중 칼럼 어드레스를 물리적 칼럼 어드레스(CADDP)로 변환하여 칼럼 어드레스 디코더(220)에 제공한다. 로우 어드레스 디코더(210)와 칼럼 어드레스 디코더(220)는 제공되는 물리적 어드레스들(RADDP, CADDP)에 따라 메모리 셀 어레이(100)의 워드 라인(WLi)과 비트 라인(BLi)을 활성화시켜 메모리 컨트롤러(미도시)로부터 요구되는 동작을 수행한다.
도 10a 내지 도 10c는 여러 가지 방법에 의하여 도 2의 메모리 블록을 해프 칩 인에이블 하는 경우를 나타낸다.
도 10a 내지 도 10c에서는 메모리 컨트롤러(미도시)에서 요구되는 메모리 사 이즈가 저장 가능한 용량의 1/2인 경우를 설명한다.
도 10a는 어드레스(RA12)를 기준으로 메모리 블록(10)을 구성하는 서브 블록들(61~68)을 나눈 경우를 나타낸다. 도 10a를 참조하면, 어드레스(RA12)를 기준으로 서브 블록들(11~18)을 나누면, 서브 블록들(11~14)이 하나의 그룹을 이루고 서브 블록들(15~18)이 하나의 그룹을 이룬다. 따라서 두 그룹 모두 페일 셀(FAIL CELL)을 포함하게 된다.
도 10b는 어드레스들(RA12, RA11, RA09)을 기준으로 메모리 블록(10)을 구성하는 서브 블록들(11~18)을 나눈 경우를 나타낸다. 도 10b를 참조하면, 어드레스들(RA12, RA11, RA09)을 기준으로 서브 블록들(11~18)을 나누면, 상위 서브 블록들(111, 121, 131, 141, 151, 161, 171, 181)이 하나의 그룹을 이루고, 하위 서브 블록들(112, 122, 132, 142, 152, 162, 172, 182)들이 하나의 그룹을 이룬다. 따라서 하위 서브 블록들(112, 122, 132, 142, 152, 162, 172, 182)로 구성되는 그룹은 하위 서브 블록(132)이 페일 셀(FAIL CELL)을 포함하게 되어 두 그룹 모두 페일 셀(FAIL CELL)을 포함하게 된다.
도 10c는 본 발명의 실시예에 따라 어드레스 매핑을 한 후 서브 블록들(11~18)이 재구성된 경우를 나타낸다. 도 10c를 참조하면, 서브 블록(13)를 구성하는 상위 서브 블록(31)과 하위 서브 블록(132)이 어드레스 매핑을 통하여 위치가 서로 교환된 것을 알 수 있다. 따라서 상위 서브 블록(131)을 포함하는 그룹은 페일 셀을 포함하지 않으므로 해프 칩 인에이블시 페일 셀(FAIL CELL)을 포함하는 않는 그룹을 선택하면 동작 속도 측면에서 훨씬 효과를 볼 수 있다. 하위 서브 블록 들(131, 132)에 해당하는 논리적 어드레스(ADDL)를 하위 서브 블록들(132, 131)에 해당하는 물리적 어드레스로 매핑하면 하위 서브 블록들(131, 132)을 액세스하려는 논리적 어드레스가 입력되어도 물리적 어드레스(ADDP)는 하위 서브 블록들(132, 131)을 액세스하게 된다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 어드레스 매핑을 나타낸다.
도 11a는 어드레스 매핑 로직을 나타내고, 도 11b는 도 1a에 따른 어드레스 매핑 결과를 나타낸다. 도 11b의 어드레스 매핑 로직은 도 7의 어드레스 매퍼부(470)에 채용될 수 있다. 또한 도 11a 및 도 11b는 논리적 어드레스 디스에이블 신호를 이용하여 논리적 어드레스를 물리적 어드레스로 매핑하는 경우를 나타낸다.
도 11a를 참조하면, 어드레스 매핑 로직(600)은 앤드 게이트들(611~620), 노어(NOR) 게이트들(621, 622) 및 오어(OR) 게이트들(631~634)를 포함하여 구성될 수 있다. 도 11a에서 RA0~RA3은 논리적 어드레스를 나타내고, RA0_DIS(B)~RA3_DIS(B)는 논리적 어드레스 디스에이블 신호를 나타내고, RA0P~RA3P는 물리적 어드레스를 나타낸다. 또한 VDD는 전원전압을 나타낸다. 논리적 어드레스 디스에이블 신호(RA0_DIS(B)~RA3_DIS(B))는 MRS(mode register set)에서 제공될 수 있다.
도 11a 및 도 11b를 참조하면, RA0_DIS~RA3_DIS의 신호 조합과 전원전압의 조합으로 세 개의 논리적 어드레스(RA0~RA3)가 네 개의 물리적 어드레스(RA0P~RA3P) 중 세 개의 물리적 어드레스로 변환됨을 알 수 있다. RA0_DIS~RA3_DIS의 논리 레벨이 (1, 0, 0, 0)인 경우에는 RA0가 RA1P로, RA1이 RA2P로, RA2가 RA3P로 변환됨을 알 수 있다. RA0_DIS~RA3_DIS의 논리 레벨이 (0, 1, 0, 0)인 경우에는 RA0가 RA0P로, RA1이 RA2P로, RA2가 RA3P로 변환됨을 알 수 있다. RA0_DIS~RA3_DIS의 논리 레벨이 (0, 0, 1, 0)인 경우에는 RA0가 RA0P로, RA1이 RA1P로, RA2가 RA3P로 변환됨을 알 수 있다. RA0_DIS~RA3_DIS의 논리 레벨이 (0, 0, 0, 1)인 경우에는 RA0가 RA0P로, RA1이 RA1P로, RA2가 RA2P로 변환됨을 알 수 있다. 도 11a 및 도 11b에서 논리적 어드레스(RA0~RA3)와 물리적 어드레스(RA0P~RA3P)는 예시를 위한 것으로 논리적 어드레스(RA0~RA3) 각각은 도 2의 논리적 어드레스(RA09~RA12)에 해당할 수 있고, 따라서 물리적 어드레스(RA0P~RA3P)각각은 도 2의 논리적 어드레스(RA09~RA12) 각각에 상응하는 물리적 어드레스 일수 있다.
도 12a 내지 도 13b는 본 발명의 다른 실시예에 따른 어드레스 매핑을 나타낸다.
도 12a 내지 도 13b는 논리적 어드레스의 위상 반전 신호를 이용하여 어드레스를 매핑하는 경우를 나타낸다. 위상 반전 신호도 모드 레지스터 셋에서 제공될 수 있다. 도 12a 및 도 13a는 각각 어드레스 매핑 로직을 나타내고 도 12b 및 도 13b는 어드레스 매핑 결과를 나타낸다.
도 12a 및 도 12b는 논리적 어드레스(RA0)를 활성화시키는 경우를 나타낸다.
도 12a 및 도 12b를 참조하면, 어드레스 매핑 로직(650)은 앤드 게이트들(651, 652) 및 오어 게이트(653)를 포함하여 구성될 수 있다. 앤드 게이트(651)는 논리적 어드레스(RA0)와 위상 반전 신호의 반전 신호(RA0_INB)를 입력받는다. 앤드 게이트(652)는 논리적 어드레스의 반전 신호(RA0B)와 위상 반전 신호(RAO_IN) 를 입력받는다. 따라서 물리적 어드레스(RA0P)는 위상 반전 신호(RAO_IN)가 로우 레벨일 때는 RA0가 되고 위상 반전 신호(RAO_IN)가 하이 레벨일 때는 RA0B가 된다.
도 13a 및 도 13b는 논리적 어드레스(RA0)를 비활성화시키는 경우를 나타낸다. 즉 논리적 어드레스(RA0)에 해당하는 서브 블록에 페일 셀이 포함되어 있어 이를 해프 칩 인에이블의 경우 사용하지 않는 경우이다.
도 13a 및 도 13b를 참조하면, 앤드 게이트(651)는 전원전압(VDD)과 위상 반전 신호의 반전 신호(RA0_INB)를 입력받는다. 앤드 게이트(652)는 접지 전압(VSS)과 위상 반전 신호(RAO_IN)를 입력받는다. 따라서 물리적 어드레스(RA0P)는 위상 반전 신호(RAO_IN)가 로우 레벨일 때는 하이 레벨이 되고 위상 반전 신호(RAO_IN)가 하이 레벨일 때는 로우 레벨이 된다.
도 12a 내지 도 13b는 주로 해프 칩 엔이이블 시 적용되는 어드레스 매핑 로직의 경우를 나타낸다. 도 12a 내지 도 13b에서도 논리적 어드레스(RA0)와 물리적 어드레스(RA0P)는 예시를 위한 것으로 도 2의 논리적 어드레스(RA09~RA12) 중 하나가 이에 해당할 수 있고, 물리적 어드레스(RA0P)도 리적 어드레스(RA09~RA12)에 상응하는 물리적 어드레스 중 하나일 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 어드레스 매핑 로직의 경우의 일예를 나타낸다.
도 14를 참조하면, 어드레스 매핑 로직(670)은 앤드 게이트들(671~678) 및 오어 게이트(679)를 포함하여 구성될 수 있다. 도 23의 매핑 로직은 어드레스 신호들(RA0~RA3), 어드레스 신호의 반전 신호들(RA0B~RA3B) 및 어드레스 인에이블 신 호(RA0_EN0~RA0_EN7)의 논리 조합에 의하여 논리적 어드레스(RA0~RA3)가 물리적 어드레스(RA0P)로 변환된다. 도 23은 해프 칩 인에이블 모드 뿐만 아니라 메모리 컨트롤러(미도시)에서 요구되는 여러 가지 인에이블 모드에 적용가능한 어드레스 매핑 로직을 나타낸다. 도 14에서도 논리적 어드레스(RA0~RA3)와 물리적 어드레스(RA0P)는 예시를 위한 것으로 논리적 어드레스(RA0~RA3) 각각은 도 2의 논리적 어드레스(RA09~RA12)에 해당할 수 있다.
도 7 내지 도 14를 참조하여 설명한 것처럼 본 발명의 제어 설정 회로(400)는 제어 파라미터가 AC 특성인 경우에, 페일 셀을 포함하는 서브 블록을 어드레스 매핑 로직을 이용하여 페일 셀을 포함하는 않는 서브 블록으로 변환할 수 있다. 예를 들어, 페일 셀(FAIL CELL)의 분포가 도 2와 같고 플래그 신호(FLAG)가 메모리 사용량이 1/2임을 나타낸다면, 도 10c와 같이 매핑된 서브 블록들을 인에이블 펄스 신호(ENP)에 의하여 모두 활성화시켜 사용하면 AC 특성이 좋은 셀들만을 해프 칩 인에이블 할 수 있다. 또한 예를 들어 페일 셀(FAIL CELL)의 분포가 도 2와 같고 플래그 신호(FLAG)가 메모리 사용량이 1/4임을 나타낸다면, 도 10c와 같이 매핑된 서브 블록들을 인에이블 펄스 신호(ENP)에 의하여 반만 인에이블 시켜 사용할 수도 있다.
본 발명의 실시예에 따른 메모리 장치는 랜덤 데이터 액세스를 지원하며, 빠른 데이터 읽기 및 처리를 제공한다. 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3Player와 같은 모바일 장치들의 사용증가에 따라, 메모리 장치는 데이터 스토리지로서 널리 사용된다. 메모리 장치는, 또한 HDTV, DVD, 라우터 및 GPS와 같은 홈 어플리케이션에 사용된다.
본 발명의 실시예에 따른 메모리 장치를 포함한 애플리케이션 시스템이 도 15에 개략적으로 도시되어 있다. 컴퓨팅 시스템, 모바일 장치등과 같은 본 발명에 따른 애플리케이션 시스템(700)은 버스(710)에 전기적으로 연결된 마이크로프로세서(720), 사용자 인터페이스(730), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(750) 및 그리고 메모리 장치(760)를 포함하며, 메모리 장치(760)는 도 4 내지 도 14에서 설명된 것과 동일한 메모리 장치로 구현될 것이다. 메모리 장치(760)는 마이크로 프로세서(720)에 의하여 처리된/처리될 데이터를 저장할 것이다. 본 발명의 실시예에 따른 애플리케이션 시스템(700)이 모바일 장치일 경우, 애플리케이션 시스템(700)의 동작 전압을 공급하기 위한 배터리(740)가 추가적으로 제공된다. 비록 도면에는 도시되지는 않았지만, 본 발명의 실시예에 따른 애플리케이션 시스템(700)에는 응용 칩셋(appliaction chip set), 카메라 이미지 프로세서(CIS), 낸드 플래시 메모리 장치 등이 더 제공될 수 있다. 또한 본 발명의 실시예에 따른 메모리 장치는 동작 속도를 향상시킬 수 있기 때문에 애플리케이션 시스템(700)이 모바일 장치일 경우 모바일 디램으로서 제공될 수 있다.
본 발명에 따르면, 어드레스 매핑을 이용하여 복수의 서브 블록들에 대한 제어 파라미터를 서브 블록들의 특성에 따라 개별적으로 설정할 수 있다. 즉 AC 특성에 따라 서브 블록들을 선택적으로 인에이블시킴으로써 해프 칩이나 쿼드 칩 인에이블시 특성이 좋은 서브 블록들만을 포함시킴으로써 동작 속도의 향상에 크게 이 바지할 수 있다. 따라서 대용량 메모리 장치에 채택되어 동작 속도를 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 제어 방법을 나타내는 흐름도이다.
도 2는 본 발명의 메모리 장치의 제어 방법이 적용되는 하나의 메모리 블록을 나타낸다.
도 3은 도 2의 서브 블록들을 구분하기 위한 어드레스의 각 비트들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 6은 도 5의 메모리 셀 어레이의 구성의 일 예를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 도 5의 제어 설정 회로를 나타내는 블록도이다.
도 8은 도 7의 어드레스 매퍼부의 구성을 나타내는 일예이다.
도 9는 도 7의 어드레스 매퍼부의 구성을 나타내는 다른 예이다.
도 10a 내지 도 10c는 여러 가지 방법에 의하여 도 2의 메모리 블록을 해프 칩 인에이블 하는 경우를 나타낸다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 어드레스 매핑을 나타낸다.
도 12a 내지 도 13b는 본 발명의 다른 실시예에 따른 어드레스 매핑을 나타낸다.
도 14는 본 발명의 또 다른 실시예에 따른 어드레스 매핑 로직의 경우의 일 예를 나타낸다.
도 15는 본 발명의 일 실시예에 따른 애플리케이션 시스템의 구성을 나타내는 블록도이다.

Claims (10)

  1. 복수의 메모리 블록들로 구분되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들에 대한 테스트된 적어도 하나 이상의 제어 파라미터에 대한 페일 셀들의 분포에 따라 상기 메모리 블록들을 구성하는 복수의 서브 블록들에 대한 어드레스를 매핑하여 상기 서브 블록들을 재구성하고, 상기 재구성된 서브 블록별로 상기 제어 파라미터를 개별적으로 설정하는 제어 설정 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 설정 회로는 상기 테스트된 결과에 기초하여 상기 재구성된 서브 블록들을 선택적으로 인에이블시키는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 파라미터가 상기 메모리 셀들에 대한 AC 파라미터인 경우,
    상기 제어 설정 회로는,
    상기 테스트 결과를 저장하고 저장된 테스트 결과에 대한 상태 정보를 제공하는 상태 레지스터; 및
    상기 상태 정보에 응답하여 상기 서브 블록들에 대한 논리적 어드레스를 상 기 재구성된 서브 블록들에 해당하는 물리적 어드레스로 변환하는 어드레스 매퍼부를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    사용될 메모리 사이즈를 나타내는 플래그 신호에 응답하여 상기 물리적 어드레스에 해당하는 서브 블록들을 선택적으로 활성화시키기 위한 인에이블 펄스 신호를 생성하는 펄스 생성기를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서,
    상기 어드레스 매퍼부는
    상기 논리적 어드레스에 대한 디스에이블 신호를 이용하여 상기 논리적 어드레스를 상기 물리적 어드레스로 변경하는 것을 특징으로 하는 메모리 장치.
  6. 제3항에 있어서, 상기 어드레스 매퍼부는
    상기 논리적 어드레스에 대한 위상 반전 신호를 이용하여 상기 논리적 어드레스를 상기 물리적 어드레스로 변경하는 것을 특징으로 하는 메모리 장치.
  7. 제3항에 있어서, 상기 어드레스 매퍼부는
    상기 논리적 어드레스에 포함되는 로우 논리적 어드레스와 칼럼 논리적 어드레스를 각각 로우 물리적 어드레스와 칼럼 물리적 어드레스로 변경하는 것을 특징 으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 장치는 부분 칩(pratial chip)으로 사용되는 것을 특징으로 하는 메모리 장치.
  9. 데이터를 저장하는 복수의 메모리 셀들을 구비하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는 상기 복수의 메모리 셀들에 대한 적어도 하나 이상의 제어 파라미터에 대하여 테스트된 결과에 따라 상기 메모리 블록들을 구성하는 복수의 서브 블록들에 대한 어드레스를 매핑하여 상기 서브 블록들을 재구성하고, 상기 재구성된 서브 블록별로 상기 제어 파라미터를 개별적으로 설정하는 제어 설정 회로를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 장치는 동적 메모리 장치인 것을 특징으로 하는 메모리 시스템.
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