JP2006221704A - 半導体記憶装置 - Google Patents

Abstract

【課題】 電源電位や接地電位の変動を効果的に抑制しつつ、リフレッシュ欠陥セルを救済する。
【解決手段】 リフレッシュすべきワード線のアドレスを出力するリフレッシュカウンタ１４０と、リフレッシュ欠陥アドレスに関連づけられた関連アドレスを記憶するＲＯＭ回路１６０と、ＲＯＭ回路１６０が関連アドレスを検出したことに応答して、リフレッシュ欠陥アドレス及び関連アドレスを１リフレッシュサイクル内で同時若しくは連続的に活性化させる多重リフレッシュ制御回路１７０とを備える。多重リフレッシュ制御回路１７０は、多重リフレッシュが連続的に発生するパターンなど、電源電位や接地電位が大きく変動するおそれのあるパターンを排除する。これにより、電源電位や接地電位の変動を抑制しつつ、リフレッシュ欠陥セルを救済することが可能となる。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のように、リフレッシュ動作が必要な半導体記憶装置に関する。

種々の半導体記憶装置の中でも、ＤＲＡＭは最も大容量化に適した半導体記憶装置の一つであり、コンピュータのメインメモリなどに広く利用されている。ＤＲＡＭが大容量化に優れている最大の理由は、他の半導体記憶装置に比べてメモリセル構造が極めて単純だからである。すなわち、ＤＲＡＭのメモリセルは、１個のキャパシタと１個のＭＯＳトランジスタによって構成され、キャパシタに蓄えられた電荷量によって情報を記憶する。キャパシタに対する充放電は、ワード線に接続されたＭＯＳトランジスタによって制御され、ＭＯＳトランジスタがオンすると、キャパシタの蓄積電極がビット線に接続され、これによって情報の読み出し又は書き込みが行うことができる。

このように、ＤＲＡＭのメモリセルは、キャパシタに蓄えられた電荷量によって情報を記憶していることから、定期的にリフレッシュ動作を行わなければ、リーク電流によって情報が消失してしまう。このため、リーク電流によって情報が消失する前に、全てメモリセルをリフレッシュする必要があり、全てのメモリセルをリフレッシュすべきサイクル（＝ｔ_ＲＥＦ）は、規格によって例えば６４ｍｓｅｃと定められている。このことは、各メモリセルの情報保持時間としてｔ_ＲＥＦ以上の時間が要求されることを意味する。したがって、情報保持時間がｔ_ＲＥＦに満たないメモリセルは「リフレッシュ欠陥セル」であり、リフレッシュ欠陥セルに対応するアドレスは「リフレッシュ欠陥アドレス」として扱われる。通常は、リフレッシュ欠陥セルを冗長メモリセルに置き換えることによりリフレッシュ欠陥アドレスが救済され、正常チップとして出荷される。

しかしながら、微細化や大容量化が進むに連れ、１チップ当たりに含まれるリフレッシュ欠陥セルの数も非常に多くなっている。このため、近年、１チップ当たり用意すべき冗長メモリセルの数や、欠陥アドレスを記憶するためのヒューズ素子（ＲＯＭ）の数も非常に多くなっており、これが大容量化の妨げになるという問題が生じている。

このような問題を解決するためには、リフレッシュ欠陥セルを全て冗長メモリセルに置き換えるのではなく、情報保持時間が僅かにｔ_ＲＥＦに満たないリフレッシュ欠陥セルについては、リフレッシュ動作の実行頻度を高めることによって救済することが考えられる。例えば、情報保持時間がｔ_ＲＥＦ（＝例えば６４ｍｓｅｃ）に満たないものの、ｔ_ＲＥＦ／２（＝例えば３２ｍｓｅｃ）以上の情報保持時間を有するリフレッシュ欠陥セルについては、リフレッシュ動作の実行頻度を２倍に高めることにより、冗長メモリセルに置き換えることなく救済することが可能となる。

このように、特定のメモリセルのみリフレッシュ動作の実行頻度を高めることによってリフレッシュ欠陥セルを救済する技術としては、特許文献１に記載されているように、リフレッシュ欠陥アドレスと一部のビットのみが異なるアドレスがリフレッシュカウンタより与えられた際に、リフレッシュカウンタが示すアドレスに対応するワード線のみならず、リフレッシュ欠陥セルに対応するワード線についても同時に活性化させる（多重リフレッシュ）技術が知られている。
特開２０００−１３２９６３号公報

しかしながら、リフレッシュカウンタが示すアドレスに対応するワード線と、リフレッシュ欠陥セルに対応するワード線を同時に活性化させると、通常のリフレッシュ動作において流れる電流と比べて、約２倍の電流が流れることになる。このような大電流は、通常の電源回路を使用した場合であっても瞬間的には確保することは可能であるが、大電流が必要となる条件が連続して出現すると、電源電位や接地電位が大きく変動し、その結果、誤動作を生じる可能性が高まってしまう。大電流による電圧変動を防止するためには、電源回路を大型化するなどの対策が必要となり、この場合には、電源回路が占有する面積の増大によって、大容量化が妨げられるという別の問題が生じてしまう。

したがって、本発明の目的は、電源電位や接地電位の変動を効果的に抑制しつつ、リフレッシュ欠陥セルを救済可能な半導体記憶装置を提供することである。

本発明による半導体記憶装置は、複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、活性化すべきワード線のアドレスを出力する第１の手段と、少なくとも、欠陥のあるメモリセルに対応するワード線に関連づけられた所定のワード線のアドレスを前記第１の手段が出力したことに応答して、前記欠陥のあるメモリセルに対応するワード線及び前記関連づけられた所定のワード線を１リフレッシュサイクル内で同時若しくは連続的に活性化する多重リフレッシュを行うための第２の手段と、前記多重リフレッシュの出現パターンを制限する第３の手段とを備えていることを特徴とする。

第２の手段は、欠陥のあるメモリセルに対応するワード線のアドレスの少なくとも一部のビットを記憶するＲＯＭ回路を含んでいることが好ましい。このＲＯＭ回路は、他の欠陥を記憶するＲＯＭ回路と同様、縮退ビットが設けない方が望ましいが、実際の製品設計を考慮した場合、ＲＯＭ回路の実装面積と、歩留まりのトレードオフ等の制約により、ＲＯＭ回路に縮退ビットを設ける場合が生じる。ＲＯＭ回路に縮退ビットを設ける場合、縮退ビットを第１の手段が出力するアドレスの最下位ビット以外のビットに設定することがより好ましい。縮退ビットを最下位ビット以外のビットに設定すれば、縮退ビットを設けたことにより増大する多重リフレッシュの発生を分散することができるからである。この時、縮退ビットは第１の手段が出力するアドレスの最上位ビットに設定することが最も望ましい。

このように、本発明によれば、多重リフレッシュの出現パターンが制限されることから、多重リフレッシュが連続的に発生するパターンなど、電源電位や接地電位が大きく変動するおそれのあるパターンを排除することができる。これにより、電源電位や接地電位の変動を抑制しつつ、リフレッシュ欠陥セルを救済することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１００の構成を示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置１００は、複数のメモリアレイ１０１〜１０４を備え、アドレスピンＡＤＤを介して供給されるアドレスに記録されたデータを読み出し、これをデータピンＤＱを介して出力する機能（リード機能）を有するとともに、データピンＤＱを介して供給されたデータを、アドレスピンＡＤＤを介して供給されたアドレスに書き込む機能（ライト機能）を有している。本実施形態では、一例として、メモリアレイが４つ備えられているが、本発明においてメモリアレイの数は特に限定されず、また、一つのメモリアレイが複数のサブアレイに分割されていても構わない。

図２は、メモリアレイ１０１〜１０４の構造を模式的に示す回路図である。

図２に示すように、メモリアレイ１０１〜１０４は、複数のワード線ＷＬ_１〜ＷＬ_ｎと複数のビット線ＢＬ_１〜ＢＬ_ｍとが互いに交差するマトリクス構造を有しており、これらの各交点にメモリセルＭＣが配置されている。メモリセルＭＣは、ＭＯＳトランジスタ２０１とキャパシタ２０２の直列回路によって構成されており、ＭＯＳトランジスタ２０１のドレインは、対応するビット線ＢＬ_１〜ＢＬ_ｍに接続され、ＭＯＳトランジスタ２０１のゲートは、対応するワード線ＷＬ_１〜ＷＬ_ｎに接続されている。これにより、あるワード線ＷＬ_ｉがハイレベルに変化すると、ワード線ＷＬ_ｉに接続された全てのメモリセルＭＣのキャパシタ２０２が、対応するビット線ＢＬ_１〜ＢＬ_ｍにそれぞれ接続される。

ワード線ＷＬ_１〜ＷＬ_ｎの制御は、図１に示す多重選択回路１１０及びロウデコーダ１２１〜１２４によって行われる。多重選択回路１１０は、アドレスセレクタ１５１より供給されるロウアドレス（本実施形態においては、Ｘ１３〜Ｘ０からなる１４ビット構成）の最上位ビット（本実施形態においてはＸ１３）と、後述する多重リフレッシュ信号ＭＵＬＴＩを受け、これに基づき、プリデコード信号１１０ａ，１１０ｂの一方又は両方を活性化させる回路である。より具体的に説明すると、多重選択回路１１０は、プリデコード信号１１０ａを生成する論理和回路１１１と、プリデコード信号１１０ｂを生成する論理和回路１１２と、インバータ１１３とを備えており、多重リフレッシュ信号ＭＵＬＴＩがローレベルである場合には、ロウアドレスの最上位ビットＸ１３の論理値に基づいてプリデコード信号１１０ａ，１１０ｂのいずれか一方を活性化し、多重リフレッシュ信号ＭＵＬＴＩがハイレベルである場合には、ロウアドレスの最上位ビットＸ１３の論理値にかかわらず、プリデコード信号１１０ａ，１１０ｂの両方を活性化する。

プリデコード信号１１０ａは、ロウデコーダ１２１，１２２を活性化する信号であり、プリデコード信号１１０ｂは、ロウデコーダ１２３，１２４を活性化する信号である。ロウデコーダ１２１〜１２４は、アドレスセレクタ１５１より供給されるロウアドレスの下位ビット（本実施形態においては、Ｘ１２〜Ｘ０からなる下位１３ビット）を受け、これに基づいて、対応するワード線ＷＬ_１〜ＷＬ_ｎのいずれか一つを活性化させる回路である。尚、ロウデコーダ１２１〜１２４は、プリデコーダとメインデコーダに分割された構成を有していても構わない。

一方、図２に示すように、ビット線ＢＬ_１〜ＢＬ_ｍは、それぞれ対応するセンスアンプＳＡ_１〜ＳＡ_ｍに接続されており、これによって、リード時においてはメモリセルＭＣより読み出された信号が増幅され、ライト時においてはメモリセルＭＣに書き込むべき信号が増幅される。いずれのセンスアンプＳＡ_１〜ＳＡ_ｍをＩ／Ｏ回路１５２に接続するかは、図１に示すカラムデコーダ１５３によって制御される。カラムデコーダ１５３は、アドレスバッファ１５４より供給されるカラムアドレス（本実施形態においては、Ｙ１３〜Ｙ０からなる１４ビット構成）を受け、これに基づき選択された、１又は２以上のセンスアンプＳＡ_１〜ＳＡ_ｍとＩ／Ｏ回路１５２とを相互に接続する。

アドレスバッファ１５４は、アドレスピンＡＤＤを介して供給される外部アドレスを一時的に保持する回路であり、保持されたアドレスは、アドレスセレクタ１５１又はカラムデコーダ１５３へ供給される。具体的には、外部アドレスがロウアドレスである場合にはこれをアドレスセレクタ１５１へ供給し、外部アドレスがカラムアドレスである場合にはこれをカラムデコーダ１５３へと供給する。かかる制御は、制御信号ピンＣＯＭを介して供給される外部制御信号ＲＡＳ、ＣＡＳ、ＣＳ、ＷＥ・・・などの組み合わせからなる「コマンド」に基づき、コントローラ１５０による制御によって行われる。

アドレスセレクタ１５１は、アドレスバッファ１５４より供給されるロウアドレスと、リフレッシュカウンタ１４０より供給されるロウアドレスのいずれか一方を選択し、選択したアドレスの最上位ビット（Ｘ１３）を多重選択回路１１０に供給するとともに、下位ビット（Ｘ１２〜Ｘ０からなる下位１３ビット）をロウデコーダ１２１〜１２４へ共通に供給する回路である。かかる制御についても、制御信号ピンＣＯＭを介して供給されるコマンドに基づき、コントローラ１５０による制御によって行われる。具体的には、制御信号ピンＣＯＭを介して供給されるコマンドがリード動作又はライト動作を示している場合には、コントローラ１５０より供給される活性化信号ＡＣＴ信号が活性化し、これに基づき、アドレスセレクタ１５１はアドレスバッファ１５４からのロウアドレスを選択する。一方、制御信号ピンＣＯＭを介して供給されるコマンドがリフレッシュ動作を示している場合には、コントローラ１５０より供給されるリフレッシュ信号ＲＥＦが活性化し、これに基づき、アドレスセレクタ１５１はリフレッシュカウンタ１４０からのロウアドレスを選択する。

リフレッシュカウンタ１４０は、制御信号ピンＣＯＭを介してリフレッシュコマンドが供給されるたびにインクリメント（又はデクリメント）されるカウンタである。

図３は、リフレッシュカウンタ１４０の回路図である。

図３に示すように、リフレッシュカウンタ１４０は、アドレスの各ビットに対応する複数のフリップフロップ回路１４１−０〜１４１−１３（これらを「フリップフロップ回路１４１」と総称する）と、リフレッシュ信号ＲＥＦ及びインバータ１４２により反転されたカウント停止信号ＨＯＬＤを受ける論理積回路１４３と、各フリップフロップ回路１４１のクロック端ＣＫにそれぞれ出力を供給する論理積回路１４４−０〜１４４−１３（これらを「論理積回路１４４」と総称する）と、各フリップフロップ回路１４１の出力及び前段の論理積回路１４４の出力を受ける論理積回路１４５−０〜１４５−１２（これらを「論理積回路１４５」と総称する）と、カウント停止信号ＨＯＬＤと最終段のフリップフロップ回路１４１−１３の出力を受ける排他的論理和回路１４６とを備えている。

フリップフロップ回路１４１は、反転出力端／Ｑが自らのデータ入力端Ｄに接続された構成を有しており、これにより、クロック端ＣＫに供給される信号の立ち上がりに応答して保持内容が反転する。また、フリップフロップ回路１４１のリセット端ＲＳＴにはリセット信号ＰｏｗｅｒＵｐが供給されており、これにより、リセット信号ＰｏｗｅｒＵｐが活性化すると、フリップフロップ回路１４１の内容は全て「０」にリセットされる。

また、論理積回路１４４には、論理積回路１４３の出力と前段の論理積回路１４５の出力が供給されている。これにより、下位のフリップフロップ回路１４１の内容が全て「１」である場合にインクリメントが指示されると、つまり、リフレッシュ信号ＲＥＦがハイレベルとなり、カウント停止信号ＨＯＬＤがローレベルになると、その出力をハイレベルとし、対応するフリップフロップ回路１４１の内容を反転させる。

これにより、カウント停止信号ＨＯＬＤがローレベルである状態で、リフレッシュ信号ＲＥＦがハイレベルに変化する度に、フリップフロップ回路１４１によるカウント値がインクリメントされることになる。一方、カウント停止信号ＨＯＬＤがハイレベルである場合には、フリップフロップ回路１４１のクロック端ＣＫはローレベルに固定され、これによりカウント値のインクリメントが禁止される。

また、排他的論理和回路１４６は、カウント値の最上位ビットであるＸ１３の論理値を変化させるために設けられている。つまり、カウント停止信号ＨＯＬＤがローレベルであればフリップフロップ回路１４１−１３の保持内容をそのままＸ１３として出力し、カウント停止信号ＨＯＬＤがハイレベルであればフリップフロップ回路１４１−１３の保持内容の反転信号をＸ１３として出力する。このようにして得られるカウント値は、図１に示すように、ロウアドレス（Ｘ１３〜Ｘ０）としてアドレスセレクタ１５１に供給される。

以上がリフレッシュカウンタ１４０の回路構成及び動作である。

図１に戻って、アドレスセレクタ１５１より供給されるロウアドレスは、ＲＯＭ回路群１６０にも供給される。ＲＯＭ回路群１６０は、複数の「リフレッシュ欠陥アドレス」に関連づけられた所定のワード線のアドレスを記憶する回路であり、リフレッシュ動作時に活性化される回路である。「リフレッシュ欠陥アドレス」とは、既に説明したように、情報保持時間がｔ_ＲＥＦに満たないメモリセルである「リフレッシュ欠陥セル」に対応するアドレスを意味する。本実施形態においては、冗長メモリセルに置き換えることなく救済可能なリフレッシュ欠陥アドレスそのものではなく、リフレッシュ欠陥アドレスに関連づけられた所定のワード線のアドレスが記憶される。「リフレッシュ欠陥アドレスに関連づけられた所定のワード線のアドレス」とは、リフレッシュ欠陥アドレスと一部のビットのみが異なるアドレスを指し、本実施形態においては、最上位ビットであるＸ１３のみが異なるアドレスである。以下、このようなアドレスを「関連アドレス」と呼ぶ。尚、ショート不良など、冗長メモリセルに置き換えなければ救済できないアドレス（欠陥アドレス）は、リード動作時やライト動作時に活性化される他のＲＯＭ回路群（図示せず）に記憶される。

図４は、ＲＯＭ回路群１６０の具体的な回路構成の一例を示す回路図である。

図４に示すように、ＲＯＭ回路群１６０は、複数のＲＯＭ回路１６１と、これらＲＯＭ回路１６１からの出力を受ける論理和回路１６２によって構成されている。各ＲＯＭ回路１６１は、ロウアドレス（Ｘ１３〜Ｘ０）及びこれらの反転信号（／Ｘ１３〜／Ｘ０）にそれぞれ対応するＲＯＭ素子１６３が、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間に並列接続された構成を有している。各ＲＯＭ素子１６３にはＮチャンネルＭＯＳトランジスタ１６４がそれぞれ直列に接続されており、これらトランジスタ１６４のゲートには、ロウアドレス（Ｘ１３〜Ｘ０）及びこれらの反転信号（／Ｘ１３〜／Ｘ０）がそれぞれ供給される。ＲＯＭ素子１６３としては、例えばヒューズを用いることができる。

ＲＯＭ素子１６３は、当該ＲＯＭ回路１６１に関連アドレスを記憶させる場合、アドレスの各ビットに対応する２つのＲＯＭ素子１６３のうち、いずれか一方を非導通状態とする（ヒューズの場合は切断する）。具体的には、例えば記憶させる関連アドレスのビットＸ１１が「０」である場合には、Ｘ１１に対応するＲＯＭ素子１６３を非導通状態とし（切断し）、／Ｘ１１に対応するＲＯＭ素子１６３を導通状態（未切断のまま）とする。一方、関連アドレスを記憶させないＲＯＭ回路１６１においては、全てのＲＯＭ素子１６３を導通状態（未切断の状態）としておく。

プリチャージ配線ＬＡ及び引き抜き配線ＬＢは、それぞれＰチャンネルＭＯＳトランジスタ１６５，１６６を介して電源電位（ＶＤＤ）に接続されている。これにより、タイミング信号Ｓ１がローレベルになると、プリチャージ配線ＬＡ及び引き抜き配線ＬＢは、電源電位までプリチャージされる。また、引き抜き配線ＬＢは、ＮチャンネルＭＯＳトランジスタ１６７を介して接地電位（ＧＮＤ）に接続されている。これにより、タイミング信号Ｓ２がハイレベルになると、引き抜き配線ＬＢは、接地電位までディスチャージされる。

図５は、ＲＯＭ回路群１６０が関連アドレスを検出した場合（ＨＩＴ検出した場合）の動作を示すタイミングチャートである。

まず、初期状態においてはタイミング信号Ｓ１，Ｓ２はいずれもローレベルであり、このため、プリチャージ配線ＬＡ及び引き抜き配線ＬＢはいずれもハイレベルにプリチャージされている。また、ヒット信号ＨＩＴもローレベルに固定される。

ここで、時刻ｔ０においてアドレスセレクタ１５１より供給されるロウアドレスが変化し、さらに、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化すると、プリチャージ動作が終了し、プリチャージ配線ＬＡ及び引き抜き配線ＬＢはいずれもフローティングの状態となる。

次に、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化すると、トランジスタ１６７がオンするため、引き抜き配線ＬＢの電位がローレベルに変化する。このとき、リフレッシュカウンタ１４０より供給されるロウアドレスがＲＯＭ回路１６１に記憶された関連アドレスと一致すると、つまり、非導通であるＲＯＭ素子１６３に対応するトランジスタ１６４が全てオンとなり、導通しているＲＯＭ素子１６３に対応するトランジスタ１６４が全てオフとなる条件が成立すると、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間を短絡するルートが存在しないことから、プリチャージ配線ＬＡの電位はローレベルに変化せず、プリチャージ状態が維持されることになる。

そして、時刻ｔ３において、遅延素子１６８によりタイミング信号Ｓ２を遅延させたタイミング信号Ｓ３がハイレベルに変化すると、論理積回路１６９の入力がいずれもハイレベルとなることから、出力であるヒット信号ＨＩＴがハイレベルに変化し、ＨＩＴした旨が報知される。

図６は、ＲＯＭ回路群１６０が関連アドレスを検出しなかった場合（ＨＩＴ検出しなかった場合）の動作を示すタイミングチャートである。

時刻ｔ２までの動作は、図５のタイミングチャートに示した動作と同じであるが、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これに応答して引き抜き配線ＬＢの電位がローレベルに変化した後の動作が図５のタイミングチャートに示した動作と異なる。すなわち、関連アドレスを検出しなかった場合には、導通しているＲＯＭ素子１６３に対応するトランジスタ１６４が少なくとも一つオンすることから、プリチャージ配線ＬＡと引き抜き配線ＬＢとは短絡された状態となる。このため、引き抜き配線ＬＢの電位がローレベルに変化すると、プリチャージ配線ＬＡの電位もローレベルに変化することになる。

したがって、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、出力であるヒット信号ＨＩＴはローレベルを維持し、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。

以上が、図４に示すＲＯＭ回路１６１の動作である。ＲＯＭ回路群１６０は、このようなＲＯＭ回路１６１を複数個有しているため、複数個の関連アドレスを記憶することができる。したがって、リフレッシュ動作時において、リフレッシュカウンタ１４０のカウント値（ロウアドレス）が関連アドレスと一致するたびに、ヒット信号ＨＩＴはハイレベルに変化することになる。但し、ＲＯＭ回路群１６０は、カウント停止信号ＨＯＬＤが活性化している場合にはヒット検出を行わず、この場合、ヒット信号ＨＩＴはローレベルに維持される。このような制御を行う方法としては、カウント停止信号ＨＯＬＤが活性化している場合には、コントローラ１５０の制御によりタイミング信号Ｓ１，Ｓ２のレベルを固定するか、或いは、ヒット信号ＨＩＴがローレベルに固定されるよう、ＲＯＭ回路群１６０の内部にゲート回路を追加すればよい。

このようにしてＲＯＭ回路群１６０により生成されるヒット信号ＨＩＴは、図１に示すように、多重リフレッシュ制御回路１７０に供給される。多重リフレッシュ制御回路１７０は、リフレッシュ欠陥アドレスに対応するワード線及びこれに関連づけられた所定のワード線（関連アドレスに対応するワード線）を、１リフレッシュサイクル内で同時に活性化させるための制御を行う。本発明において、１リフレッシュサイクル内で同時（若しくは連続的）に活性化させる動作を「多重リフレッシュ」という。多重リフレッシュ制御回路１７０は、ヒット信号ＨＩＴに基づいて多重リフレッシュ信号ＭＵＬＴＩを生成するとともに、カウント停止信号ＨＯＬＤを生成する。多重リフレッシュ信号ＭＵＬＴＩは、多重選択回路１１０に供給され、カウント停止信号ＨＯＬＤはリフレッシュカウンタ１４０に供給される。

多重リフレッシュ信号ＭＵＬＴＩは、多重リフレッシュ制御回路１７０が「通常状態」である場合において、ヒット信号ＨＩＴが入力されると活性化される信号である。上述のとおり、多重リフレッシュ信号ＭＵＬＴＩが活性化される（ハイレベルになる）と、多重選択回路１１０は、プリデコード信号１１０ａとプリデコード信号１１０ｂの両方を強制的に活性化させる。

一方、カウント停止信号ＨＯＬＤは、多重リフレッシュ制御回路１７０が「禁止状態」である場合において、ヒット信号ＨＩＴが入力されると、次回のリフレッシュ信号ＲＥＦに同期して活性化される信号である。上述のとおり、カウント停止信号ＨＯＬＤが活性化される（ハイレベルになる）と、リフレッシュカウンタ１４０はカウント動作を停止し、且つ、カウント値の最上位ビットであるＸ１３の論理値を反転させて出力する。

通常状態から禁止状態への遷移は、多重リフレッシュの出現パターンがあらかじめ定められた「多重リフレッシュ禁止パターン」と一致した場合に発生する。ここで、「多重リフレッシュ禁止パターン」とは、多重リフレッシュが連続的、或いは、高頻度に行われる状態が続く結果、電源電位や接地電位が大きく変動するおそれのある出現パターンを意味する。具体的なパターンとしては特に限定されないが、一例として、多重リフレッシュが所定回数連続して出現する場合（例えば、多重リフレッシュが２回連続して出現する場合）や、所定期間内に多重リフレッシュが所定回数出現する場合（例えば、５００ｎｓ間に多重リフレッシュが３回出現する場合）などが挙げられる。「多重リフレッシュ禁止パターン」をどのようなパターンとするかは、電源回路の能力などによって適宜定めればよい。

一方、禁止状態から通常状態への遷移は、多重リフレッシュが一定期間、或いは、一定回数行われない「多重リフレッシュ許可パターン」が出現した場合や、リード動作又はライト動作が行われた場合に発生する。つまり、「多重リフレッシュ許可パターン」とは、多重リフレッシュが一定期間、或いは、一定回数行われない状態が続く結果、再び多重リフレッシュを行っても電源電位や接地電位が大きく変動するおそれの少ない状態を意味する。具体的なパターンとしては特に限定されないが、一例として、多重リフレッシュではない通常のリフレッシュが出現した場合や、５００ｎｓ間に多重リフレッシュが１度も出現しない場合などが挙げられる。「多重リフレッシュ許可パターン」をどのようなパターンとするかについても、電源回路の能力などによって適宜定めればよい。

図７は、遷移条件の一例を示す状態図である。同図において、「Ａ」は通常状態を表しており、「Ｂ」は禁止状態を表している。

図７に示す例では、１回の多重リフレッシュの発生を「多重リフレッシュ禁止パターン」とし、多重リフレッシュではない通常のリフレッシュの発生を「多重リフレッシュ許可パターン」としている。具体的に説明すると、リセット信号ＰｏｗｅｒＵｐが活性化される初期状態では「通常状態（Ａ）」であり、その後、リフレッシュ信号ＲＥＦが活性化しても、ヒット信号ＨＩＴが非活性（＝／ＨＩＴ）であれば、通常状態（Ａ）を維持し続ける。一方、リフレッシュ信号ＲＥＦ及びヒット信号ＨＩＴの両方が活性化すると、つまり、多重リフレッシュが発生すると「禁止状態（Ｂ）」に遷移し、次回の多重リフレッシュを禁止する。そして、リフレッシュ信号ＲＥＦが活性化し、ヒット信号ＨＩＴが非活性化すると、つまり、多重リフレッシュではない通常のリフレッシュが発生すると、「通常状態（Ａ）」に遷移し、次回の多重リフレッシュを許可する。

図８は、図７に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。一例として、図８には、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ及びワード線ＷＬ_ｉ＋１がリフレッシュ欠陥アドレスである場合が示されている。したがって、メモリアレイ１０１に含まれるワード線ＷＬ_ｉ及びワード線ＷＬ_ｉ＋１は、いずれも関連アドレスに対応するワード線である。

図８に示す例では、リフレッシュカウンタ１４０の出力であるロウアドレスの最上位ビットＸ１３が「０」であり、このため、メモリアレイ１０１又は１０２（ここではメモリアレイ１０１）が選択される。したがって、時刻ｔ１０に入力されたリフレッシュコマンド（同図では、リフレッシュ信号を表す「ＲＥＦ」と表記。以下同様）に応答して、まずメモリアレイ１０１のワード線ＷＬ_ｉ−１が活性化される。

ここで、図８に示すように、時刻ｔ１１に入力されたリフレッシュコマンドに対応してＨＩＴ検出されると、ＲＯＭ回路群１６０の出力であるヒット信号ＨＩＴはハイレベルに変化する。このとき多重リフレッシュ制御回路１７０は通常状態（Ａ）、つまり、多重リフレッシュの許可状態であることから、多重リフレッシュ信号ＭＵＬＴＩもハイレベルに活性化される。一方、カウント停止信号ＨＯＬＤは、ローレベルのまま維持される。

ここでは、ロウアドレスの最上位ビット（Ｘ１３）が「０」であり、このため、本来であればプリデコード信号１１０ａのみがハイレベルとなるべきであるが、多重リフレッシュ信号ＭＵＬＴＩがハイレベルに変化すると、多重選択回路１１０により活性化されるプリデコード信号は、プリデコード信号１１０ａとプリデコード信号１１０ｂの２つとなる。これにより、メモリアレイ１０１に含まれるワード線ＷＬ_ｉと、メモリアレイ１０３に含まれるワード線ＷＬ_ｉが同時に活性化されることになる。つまり、多重リフレッシュが行われる。その結果、多重リフレッシュ制御回路１７０は通常状態（Ａ）から禁止状態（Ｂ）へ遷移し、次回の多重リフレッシュが禁止される。

このため、時刻ｔ１２にて入力されたリフレッシュコマンドに応答して再びＨＩＴ検出がされても、多重リフレッシュ制御回路１７０が禁止状態であることから、多重リフレッシュ信号ＭＵＬＴＩはハイレベルとはならず、ローレベルを維持する。このため、多重リフレッシュは実行されず、メモリアレイ１０１のワード線ＷＬ_ｉ＋１のみに対して通常のリフレッシュが実行される。

そして、時刻ｔ１３にて次のリフレッシュコマンドが入力されると、カウント停止信号ＨＯＬＤがハイレベルとされる。これにより、カウント値の最上位ビットであるＸ１３の論理値が反転することから（＝「１」）、多重選択回路１１０により活性化されるプリデコード信号は、プリデコード信号１１０ａではなくプリデコード信号１１０ｂに切り替えられるとともに、リフレッシュカウンタ１４０のインクリメント動作が一時的に中断される。その結果、本来であれば、メモリアレイ１０１に含まれるワード線ＷＬ_ｉ＋２が活性化されるべきリフレッシュサイクルで、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ＋１が活性化されることになる。つまり、多重リフレッシュを行うことなく、リフレッシュ欠陥アドレスであるワード線ＷＬ_ｉ＋１を他のワード線よりも高頻度にリフレッシュすることが可能となる。

かかる動作が完了すると、多重リフレッシュ制御回路１７０は禁止状態（Ｂ）から通常状態（Ａ）に遷移し、以降、リフレッシュコマンドＲＥＦに応答して通常のリフレッシュ動作動作を続ける。

このように、本例では、１回でも多重リフレッシュが発生すると直ちに禁止状態に遷移することから、連続する多重リフレッシュの出現を防止することが可能となる。

図９は、遷移条件の他の例を示す状態図である。同図において、「Ａ_０」及び「Ａ_１」はそれぞれ第１及び第２の通常状態を表しており、「Ｂ」は禁止状態を表している。

図９に示す例では、２回連続する多重リフレッシュの発生を「多重リフレッシュ禁止パターン」とし、多重リフレッシュではない通常のリフレッシュの発生を「多重リフレッシュ許可パターン」としている。つまり、リセット信号ＰｏｗｅｒＵｐが活性化される初期状態では「第１の通常状態（Ａ_０）」であり、その後、リフレッシュ信号ＲＥＦが活性化しても、ヒット信号ＨＩＴが非活性（＝／ＨＩＴ）であれば、第１の通常状態（Ａ_０）を維持し続ける。この間に活性化信号ＡＣＴが活性化され、リード動作又はライト動作が行われた場合も同様である。

一方、リフレッシュ信号ＲＥＦ及びヒット信号ＨＩＴの両方が活性化すると、つまり、多重リフレッシュが発生すると「第２の通常状態（Ａ_１）」に遷移する。第２の通常状態（Ａ_１）における動作は、第１の通常状態（Ａ_０）における動作と同じであるが、第２の通常状態（Ａ_１）は、第１の通常状態（Ａ_０）とは異なり、禁止状態（Ｂ）の直前の状態である。このため、第２の通常状態（Ａ_１）において再びリフレッシュ信号ＲＥＦ及びヒット信号ＨＩＴの両方が活性化すると、つまり、再び多重リフレッシュが発生すると「禁止状態（Ｂ）」に遷移する。一方、多重リフレッシュではない通常のリフレッシュの発生すると、「第１の通常状態（Ａ_０）」に戻る。第２の通常状態（Ａ_１）において活性化信号ＡＣＴが活性化され、リード動作又はライト動作が行われた場合も同様である。

「禁止状態（Ｂ）」に遷移すると次回の多重リフレッシュが禁止される。そして、リフレッシュ信号ＲＥＦが活性化し、ヒット信号ＨＩＴが非活性化すると、つまり、多重リフレッシュではない通常のリフレッシュが発生すると、「第２の通常状態（Ａ_１）」に遷移し、次回の多重リフレッシュを許可する。禁止状態（Ｂ）において活性化信号ＡＣＴが活性化され、リード動作又はライト動作が行われた場合も同様である。

図１０は、図９に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。一例として、図１０には、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ、ワード線ＷＬ_ｉ＋１及びワード線ＷＬ_ｉ＋２がリフレッシュ欠陥アドレスである場合が示されている。したがって、メモリアレイ１０１に含まれるワード線ＷＬ_ｉ、ワード線ＷＬ_ｉ＋１及びワード線ＷＬ_ｉ＋２は、いずれも関連アドレスに対応するワード線である。

図１０に示す例でも、リフレッシュカウンタ１４０の出力であるロウアドレスの最上位ビットＸ１３が「０」であり、時刻ｔ１０に入力されたリフレッシュコマンドに応答して、メモリアレイ１０１のワード線ＷＬ_ｉ−１が活性化されている。

次に、時刻ｔ１１に入力されたリフレッシュコマンドに対応してＨＩＴ検出されると、ＲＯＭ回路群１６０の出力であるヒット信号ＨＩＴ及び多重リフレッシュ信号ＭＵＬＴＩがハイレベルに活性化される。これにより、メモリアレイ１０１に含まれるワード線ＷＬ_ｉと、メモリアレイ１０３に含まれるワード線ＷＬ_ｉが同時に活性化されることになる。つまり、多重リフレッシュが行われる。その結果、多重リフレッシュ制御回路１７０は第１の通常状態（Ａ_０）から第２の通常状態（Ａ_１）へ遷移する。

さらに、時刻ｔ１２に入力されたリフレッシュコマンドに対応して再びＨＩＴ検出されると、ヒット信号ＨＩＴ及び多重リフレッシュ信号ＭＵＬＴＩがハイレベルに活性化される。これにより、メモリアレイ１０１に含まれるワード線ＷＬ_ｉ＋１と、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ＋１が同時に活性化されることになる。つまり、再び多重リフレッシュが行われる。その結果、多重リフレッシュ制御回路１７０は第２の通常状態（Ａ_１）から禁止状態（Ｂ）へ遷移し、次回の多重リフレッシュが禁止される。

このため、時刻ｔ１３にて入力されたリフレッシュコマンドに応答してさらにＨＩＴ検出がされても、多重リフレッシュ制御回路１７０が禁止状態であることから、多重リフレッシュ信号ＭＵＬＴＩはハイレベルとはならず、ローレベルを維持する。このため、多重リフレッシュは実行されず、メモリアレイ１０１のワード線ＷＬ_ｉ＋２のみに対して通常のリフレッシュが実行される。

そして、時刻ｔ１４にて次のリフレッシュコマンドが入力されると、カウント停止信号ＨＯＬＤがハイレベルとされ、これにより、本来であれば、メモリアレイ１０１に含まれるワード線ＷＬ_ｉ＋３が活性化されるべきリフレッシュサイクルで、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ＋２が活性化されることになる。つまり、多重リフレッシュを行うことなく、リフレッシュ欠陥アドレスであるワード線ＷＬ_ｉ＋２を他のワード線よりも高頻度にリフレッシュすることが可能となる。

かかる動作が完了すると、多重リフレッシュ制御回路１７０は禁止状態（Ｂ）から第２の通常状態（Ａ_１）に遷移する。

このように、本例によれば、多重リフレッシュが２回連続して発生すると禁止状態に遷移することから、３回以上連続する多重リフレッシュの出現を防止することが可能となる。

図１１は、遷移条件のさらに他の例を示す状態図である。同図においても、「Ａ_０」及び「Ａ_１」はそれぞれ第１及び第２の通常状態を表しており、「Ｂ」は禁止状態を表している。

図１１に示す例は、基本的に図９に示した遷移条件と同じであるが、「禁止状態（Ｂ）」において、多重リフレッシュではない通常のリフレッシュが発生すると、「第２の通常状態（Ａ_１）」に遷移し、リード動作又はライト動作が行われると「第１の通常状態（Ａ_０）」に遷移する点において図９に示した遷移条件と異なる。このような遷移条件としているのは、リード動作やライト動作では、リフレッシュ動作のように短時間に大電流が流れることがない点を考慮したものである。

図１２は、図１１に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。図１２に示すように、時刻ｔ１４までの動作は図１１と同じであるが、時刻ｔ１５にて活性化信号ＡＣＴが活性化され、リード動作又はライト動作によって任意のワード線ＷＬ_ｊが活性化されると、多重リフレッシュ制御回路１７０は禁止状態（Ｂ）から第１の通常状態（Ａ_０）に遷移していることが分かる。

このように、本例においても、３回以上連続する多重リフレッシュの出現を防止することが可能となる。また、リード動作又はライト動作が行われると必ず「第１の通常状態（Ａ_０）」に遷移することから、図９に示した遷移条件に比べ、禁止状態（Ｂ）へ遷移する確率を下げることが可能となる。

尚、遷移条件については、図７，図９，図１１に示した条件に限らず、他の遷移条件に設定しても構わない。

以上説明したように、本実施形態による半導体記憶装置１００によれば、リフレッシュ欠陥アドレスに関連づけられた所定のワード線をリフレッシュする際、通常状態においては多重リフレッシュを行う一方、多重リフレッシュ禁止パターンが出現した場合には禁止状態に遷移し、多重リフレッシュすべき２つのアドレスを別のリフレッシュサイクルにて個別にリフレッシュしていることから、多重リフレッシュが連続することによる電源電位や接地電位の変動を効果的に抑制することが可能となる。

本発明による効果は、オートリフレッシュのように、外部からリフレッシュコマンドが入力されるたびにリフレッシュカウンタ１４０がインクリメント（又はデクリメント）されるケースにおいて特に顕著である。つまり、オートリフレッシュでは、リフレッシュコマンドがミニマムサイクル（例えば１００ｎｓ）で連続的に入力される可能性があり、このような場合、多重リフレッシュを行うことによる電源電位や接地電位の変動が極めて生じやすい。したがって、オートリフレッシュを行う場合には、本発明のように多重リフレッシュの出現パターンを制限する意義は非常に大きいと言える。

尚、上記実施形態においては、１リフレッシュサイクル内で複数のワード線を同時に活性化させることにより多重リフレッシュを行っているが、１リフレッシュサイクル内で複数のワード線が活性化される限り、これらが同時である必要はなく、連続的であっても構わない。図１３は、１リフレッシュサイクル内で２つのワード線を連続的に活性化させることにより多重リフレッシュを行う例を示すタイミングチャートであり、図１０に示した動作と対応している。図１３には、時刻ｔ１１に入力されたリフレッシュコマンドに応答して、１リフレッシュサイクル内でメモリアレイ１０１に含まれるワード線ＷＬ_ｉと、メモリアレイ１０３に含まれるワード線ＷＬ_ｉが連続的に活性化されるとともに、時刻ｔ１２に入力されたリフレッシュコマンドに応答して、１リフレッシュサイクル内でメモリアレイ１０１に含まれるワード線ＷＬ_ｉ＋１と、メモリアレイ１０３に含まれるワード線ＷＬ_ｉ＋１が連続的に活性化される状態を示している。このように、本発明においては、１リフレッシュサイクル内で複数のワード線を連続的に活性化させることにより多重リフレッシュを行っても構わない。

また、上記実施形態においては、ロウデコーダ１２１〜１２４に供給されるロウアドレス（Ｘ１３〜Ｘ０）の全てがＲＯＭ回路群１６０に供給されており、各ＲＯＭ回路１６１は、ロウアドレス（Ｘ１３〜Ｘ０）がリフレッシュ欠陥アドレスに関連づけられた所定のワード線のアドレスに完全一致したことに応答してヒット信号ＨＩＴを活性化させているが、各ＲＯＭ回路１６１に縮退ビットを設け、ロウアドレス（Ｘ１３〜Ｘ０）の一部がリフレッシュ欠陥アドレスに関連づけられた所定のワード線のアドレスに一致したことに応答してヒット信号ＨＩＴを活性化させても構わない。縮退ビットを設けると、ヒット信号ＨＩＴが活性化される回数が増大するものの、ＲＯＭ素子１６３の数を削減することが可能となる。

このような縮退ビットとしては、リフレッシュカウンタ１４０の出力の最下位ビット（Ｘ０）以外のビットに設定することが好ましく、より上位のビットに設定することが特に好ましい。これは、リフレッシュカウンタ１４０より供給されるロウアドレスがインクリメント（又はデクリメント）される値であることから、カウント値の最下位ビット（Ｘ０）を縮退ビットに設定すると、ヒット信号ＨＩＴが必ず２回連続発生することになり、多重リフレッシュ禁止パターンが出現しやすくなるからである。これに対し、縮退ビットをより上位のビットに設定すれば、縮退ビットを設けたことにより増大する多重リフレッシュの発生をより分散することができ、多重リフレッシュ禁止パターンの出現を抑制することが可能となる。

縮退ビットを例えば最上位ビットＸ１３とした場合、メモリアレイ１０１に含まれるワード線ＷＬ_ｉがリフレッシュ欠陥アドレスであるとすると、メモリアレイ１０１に含まれるワード線ＷＬ_ｉが選択された場合、及び、メモリアレイ１０３に含まれるワード線ＷＬ_ｉが選択された場合の両方のケースにおいて多重リフレッシュが行われることになる。換言すれば、欠陥のあるメモリセルに対応するワード線が選択された場合のみならず、これに関連づけられたワード線が選択された場合にも、多重リフレッシュが行われることになる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、２つのワード線を同時に活性化させることにより多重リフレッシュを行っているが、同時に活性化させるワード線の数はこれに限定されず、３つ以上であっても構わない。

本発明の好ましい実施形態による半導体記憶装置１００の構成を示すブロック図である。 メモリアレイ１０１〜１０４の構造を模式的に示す回路図である。 リフレッシュカウンタ１４０の回路図である。 ＲＯＭ回路群１６０の具体的な回路構成の一例を示す回路図である。 関連アドレスを検出した場合（ＨＩＴ検出した場合）におけるＲＯＭ回路群１６０の動作を示すタイミングチャートである。 関連アドレスを検出しなかった場合（ＨＩＴ検出しなかった場合）におけるＲＯＭ回路群１６０の動作を示すタイミングチャートである。 遷移条件の一例を示す状態図である。 図７に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。 遷移条件の他の例を示す状態図である。 図９に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。 遷移条件のさらに他の例を示す状態図である。 図１１に示す遷移条件下における半導体記憶装置１００の動作を説明するためのタイミングチャートである。 １リフレッシュサイクル内で２つのワード線を連続的に活性化させることにより多重リフレッシュを行う例を示すタイミングチャートである。

符号の説明

１００ 半導体記憶装置
１０１〜１０４ メモリアレイ
１１０ 多重選択回路
１１０ａ，１１０ｂ プリデコード信号
１１１，１１２，１６２ 論理和回路
１１３，１４２ インバータ
１２１〜１２４ ロウデコーダ
１４０ リフレッシュカウンタ
１４１ フリップフロップ回路
１４３〜１４５，１６９ 論理積回路
１４６ 排他的論理和回路
１５０ コントローラ
１５１ アドレスセレクタ
１５２ Ｉ／Ｏ回路
１５３ カラムデコーダ
１５４ アドレスバッファ
１６０ ＲＯＭ回路群
１６１ ＲＯＭ回路
１６３ ＲＯＭ素子
１６４〜１６７ トランジスタ
１６８ 遅延素子
１７０ 多重リフレッシュ制御回路
２０１ トランジスタ
２０２ キャパシタ
ＡＤＤ アドレスピン
ＣＯＭ 制御信号ピン
ＤＱ データピン
ＷＬ_１〜ＷＬ_ｎ ワード線
ＢＬ_１〜ＢＬ_ｍ ビット線
ＳＡ_１〜ＳＡ_ｍ センスアンプ
ＭＣ メモリセル
ＨＩＴ ヒット信号
ＨＯＬＤ カウント停止信号
ＭＵＬＴＩ 多重リフレッシュ信号
Ｓ１〜Ｓ３ タイミング信号
ＬＡ プリチャージ配線
ＬＢ 引き抜き配線

Claims (14)

1. 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
   活性化すべきワード線のアドレスを出力する第１の手段と、
   少なくとも、欠陥のあるメモリセルに対応するワード線に関連づけられた所定のワード線のアドレスを前記第１の手段が出力したことに応答して、前記欠陥のあるメモリセルに対応するワード線及び前記関連づけられた所定のワード線を１リフレッシュサイクル内で同時若しくは連続的に活性化する多重リフレッシュを行うための第２の手段と、
   前記多重リフレッシュの出現パターンを制限する第３の手段とを備えていることを特徴とする半導体記憶装置。
2. 前記第１の手段は、外部より供給されるリフレッシュコマンドに応答してインクリメント又はデクリメントされるリフレッシュカウンタを含んでいることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の手段は、前記第１の手段が前記欠陥のあるメモリセルに対応するワード線のアドレスを出力した場合にも、前記多重リフレッシュを行うことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第２の手段は、前記欠陥のあるメモリセルに対応するワード線のアドレスの少なくとも一部のビットを記憶するＲＯＭ回路を含んでいることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記ＲＯＭ回路は、前記第１の手段が出力するアドレスの少なくとも最下位ビットを含む一部のビットのみを記憶することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第３の手段は、前記多重リフレッシュの出現パターンがあらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、次のリフレッシュサイクルにおける多重リフレッシュを禁止することを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記第３の手段は、前記多重リフレッシュが一定期間、或いは、一定回数行われない場合、次のリフレッシュサイクルにおける多重リフレッシュを許可することを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第３の手段は、リード動作又はライト動作が行われた場合、次のリフレッシュサイクルにおける多重リフレッシュを許可することを特徴とする請求項６又は７に記載の半導体記憶装置。
9. 複数のワード線と、前記各ワード線にそれぞれ接続された複数のメモリセルとを有し、前記複数のワード線を順次活性化することによって前記複数のメモリセルをリフレッシュする半導体記憶装置であって、
   通常状態においては、第１のアドレスに対するリフレッシュが指示されたことに応答して、前記第１のアドレス及びこれに対応する第２のアドレスを同一リフレッシュサイクル内でリフレッシュし、
   禁止状態においては、前記第１のアドレスに対するリフレッシュが指示されたことに応答して、前記第１及び第２のアドレスをそれぞれ別個のリフレッシュサイクルにてリフレッシュすることを特徴とする半導体記憶装置。
10. 前記第１及び第２のアドレスを同一リフレッシュサイクル内でリフレッシュする多重リフレッシュの出現パターンが、あらかじめ定められた多重リフレッシュ禁止パターンと一致した場合、前記通常状態から前記禁止状態へ遷移することを特徴とする請求項９に記載の半導体記憶装置。
11. 前記多重リフレッシュが一定期間、或いは、一定回数行われない場合、前記禁止状態から前記通常状態へ遷移することを特徴とする請求項１０に記載の半導体記憶装置。
12. リード動作又はライト動作が行われた場合、前記禁止状態から前記通常状態へ遷移することを特徴とする請求項１０又は１１に記載の半導体記憶装置。
13. リフレッシュ信号に応答してインクリメント又はデクリメントされるリフレッシュカウンタと、前記リフレッシュカウンタのカウント値と記憶した複数のアドレスとの一致を検出するＲＯＭ回路群と、前記ＲＯＭ回路群による一致の検出パターンが所定のパターンに該当したことに応答して、前記リフレッシュカウンタのインクリメント又はデクリメントを禁止する手段とを備えていることを特徴とする半導体記憶装置。
14. 前記手段は、前記ＲＯＭ回路群による一致の検出パターンが前記所定のパターンに該当したことに応答して、前記リフレッシュカウンタのカウント値の一部のビットを反転させることを特徴とする請求項１３に記載の半導体記憶装置。

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