JP2011065743A - メモリ装置を動作する方法、メモリ装置のリフレッシュ動作遂行方法、メモリ装置、及びメモリシステム - Google Patents

メモリ装置を動作する方法、メモリ装置のリフレッシュ動作遂行方法、メモリ装置、及びメモリシステム Download PDF

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Abstract


【課題】サブスタンダードメモリセルの位置に基づいたロウアドレスコード選択を提供する。
【解決手段】メモリ装置はサブスタンダードメモリセルを含むメモリブロックを識別し、ロウアドレスコードを決定してリフレッシュ動作の間にロウアドレスコードをメモリブロックに印加する。ロウアドレスコードはメモリブロックのうち同時にリフレッシュされるメモリブロックを決定し、他のメモリセルよりさらに短い周期でリフレッシュするべきサブスタンダードメモリセルを含むメモリブロックが同時にリフレッシュでき、サブスタンダ−ドメモリセルを含まないメモリブロックが同時にリフレッシュできるように設計される。
【選択図】図２

Description

本発明は、半導体メモリ装置を動作する方法、メモリ装置のリフレッシュ動作遂行方法、メモリ装置、及びメモリシステムに係り、より詳細には、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ、標準に満たない）メモリセルの位置に基づいたロウアドレスコード選択に係るメモリ装置を動作する方法、メモリ装置のリフレッシュ動作遂行方法、メモリ装置、及びメモリシステムに関する。
ＤＲＡＭのような揮発性メモリは高集積度と動作速度により、現代の電子分野で次第に重要な役割を果たしている。このようなメモリはパーソナルコンピュータ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋ ｓｔａｔｉｏｎ）、ゲーミングコンソール（ｇａｍｉｎｇ ｃｏｎｓｏｌｅ）及び携帯用装置（ｈａｎｄ−ｈｅｌｄ ｄｅｖｉｃｅ）などのメインメモリ、キャッシュ及びデータバッファに使用される。
このような揮発性メモリの弱点は供給電源が遮断されると貯蔵されたデータが逸失するということである。このようなデータ逸失は貯蔵された電荷が構成メモリセルから放電されて貯蔵されたデータが時間の経過に伴って逸失するためである。例えば、ＤＲＡＭセルはキャパシター上に電荷を位置させデータを貯蔵するが、貯蔵された情報は電荷が消滅、又はキャパシターから放電されると逸失することになる。
貯蔵された情報の完全な逸失を防止するために、揮発性メモリセルはリフレッシュ動作の間周期的にレフレッシュ（ｒｅｆｒｅｓｈ）される。典型的なリフレッシュュ動作は貯蔵されたデータの論理状態（例えば、「０」又は「１」）を検出する検出段階と検出されたロジック状態によって追加的な電荷をセルに印加するリフレッシュ段階を含む。
しかし、相異なる揮発性メモリセルは製造工程上の偏差のため相異なる電荷保持（ｒｅｔｅｎｔｉｏｎ）特性を有する傾向がある。その結果として一部のメモリセルは他のメモリセルよりも頻繁に再充電を要する。言い換えれば、このような相異なる電荷保持特性のため一部のメモリセルは他のメモリセルよりもデータを速く逸失するので、より短い周期のリフレッシュ動作を要する。
このように、相異なる周期でメモリセルをリフレッシュするという要請は、揮発性メモリ装置の全体的な設計とタイミングにいろいろな潜在的な問題点を発生させる。例えば、全てのメモリセルを同一の周期でリフレッシュする場合は、その周期は最悪の電荷保持特性を有するメモリセルがデータを逸失しない程度に短くなければならない。しかし、そうすると電力消費面で非効率的になる。一方、相異なるメモリセルに相異なるリフレッシュタイミングが使用されると、メモリ装置は複雑な追加的回路とロジックを必要とするためチップ面積の利用が非効率的になる。
要するに、リフレッシュタイミングの細分化及びそれに伴う電力消費の効率化とリフレッシュ回路の複雑性の間にはトレードオフ（ｔｒａｄｅｏｆｆ）が存在する。
リフレッシュタイミングを個別的なメモリセルの要求に応じて細分化するほど電力消費を効率的になし得る半面リフレッシュ回路の複雑性は増加し、リフレッシュタイミングを単純化するほどリフレッシュ回路の複雑性は減少する反面、電力消費は非効率的になる。
特開２００２−０６３７８７号公報 韓国特許出願公開第２００５−００１０６５５号明細書 特開平５−１０９２６８号公報
本発明の目的は、相異なる電荷保持特性を有するメモリセルに対して、リフレッシュ回路があまり複雑にならないように対処するという要請に応える、メモリ装置の動作方法、メモリ装置のリフレッシュ動作遂行方法、メモリ装置、及びメモリシステムを提供することにある。
前記目的を達成するための本発明の一実施形態によるメモリ装置を動作する方法は、
それぞれ少なくとも１つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル（以下、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ）メモリセルという）を含む第１の複数の第１メモリブロックを識別（ｉｄｅｎｔｉｆｙ）する段階と、サブスタンダードメモリセルを含まない第２の複数の第２メモリブロックを識別する段階と、２つ以上のメモリブロックに対応する第１値を有するロウアドレスコードを生成する段階と、ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックであり、２つ以上のメモリブロックに対応する第２値を有するロウアドレスコードを生成する段階と、ここで、前記２つ以上のメモリブロックは前記第２メモリブロックであり、前記第１値を有するロウアドレスコードに対応するメモリブロックに対して第１リフレッシュ周期で第１リフレッシュ動作を遂行する段階と、前記第２値を有するロウアドレスコードに対応するメモリブロックに対して前記第１リフレッシュ周期より長い第２リフレッシュ周期で第２リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
本発明の他の側面によるメモリ装置を動作する方法は、
複数のメモリブロックに対応するロウアドレスコードを識別する段階と、ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる１つを識別し、前記複数のメモリブロックそれぞれが少なくとも１つのサブスタンダードメモリセルを含むか否かを決める段階と、前記メモリブロックのうち少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち１つ以上のビットを省略して縮約ロウアドレスコードを生成する段階と、前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
本発明の他の実施形態によるメモリ装置でリフレッシュ動作を遂行する方法は、
第１リフレッシュ周期を使用して第１グループのメモリブロックをリフレッシュする段階と、前記第１リフレッシュ周期より長い第２リフレッシュ周期を使用して第２グループのメモリブロックをリフレッシュする段階を含み、前記第１グループはサブスタンダードメモリセルを含むメモリブロックを含み、前記第２グループはサブスタンダードメモリセルを含むメモリブロックを含まず、前記メモリブロックの第１グループと第２グループへのグルーピングは、縮約ロウアドレスコードの同じ値を有するメモリブロックを同時にリフレッシュしながら、前記第１リフレッシュ周期を使用するメモリブロックの全体個数を最小化する、ことを特徴とする。
前記目的を達成するための本発明の一実施形態によるメモリ装置は、
それぞれがロウアドレスコードの相異なる値に対応する複数のメモリブロックを含むメモリセルアレイと、前記ロウアドレスコードのロウアドレスビットのサブセットで構成された縮約ロウアドレスコードを使用して前記複数のメモリブロックに対してリフレッシュ動作を遂行する制御器と、ここで、前記縮約ロウアドレスコードの各値は前記複数のメモリブロックのうち少なくとも２つを含むグループに対応し、複数の候補縮約ロウアドレスコードから前記縮約ロウアドレスコードを選択して少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数が最小化されるようにする選択回路と、を含むことを特徴とする。
前記目的を達成するための本発明の一実施形態によるメモリシステムは、
それぞれがロウアドレスコードの相異なる値に対応する複数のメモリブロックを含むメモリセルアレイと、ここで、前記メモリブロックのサブセット（部分集合）はそれぞれ少なくとも１つのサブスタンダードメモリセルを含み、前記サブスタンダードメモリセルを含むメモリブロックを検出するサブスタンダードメモリセル検出器と、前記ロウアドレスコードのロウアドレスビットのサブセットで構成された縮約ロウアドレスコードを使用して前記複数のメモリブロックに対してリフレッシュ動作を遂行する制御器と、ここで、前記縮約ロウアドレスコードの各値は前記複数のメモリブロックのうち少なくとも２つを含むグループに対応し、複数の候補縮約ロウアドレスコードから前記縮約ロウアドレスコードを選択して少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数が最小化されるようにする選択回路と、を含むことを特徴とする。
本発明の他の側面によるメモリ装置は、
それぞれが少なくとも１つのサブスタンダードメモリセルを含む複数の第１メモリブロックと、サブスタンダードメモリセルを含まない複数の第２メモリブロックと、２つ以上のメモリブロックに対応する第１値を有する第１ロウアドレスコードを生成して（ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックである）、２つ以上のメモリブロックに対応する第２値を有する第２ロウアドレスコードを生成する（ここで、前記２つ以上のメモリブロックは前記第２メモリブロックである）制御回路と、前記第１値を有する前記第１ロウアドレスコードに対応する前記メモリブロックに対して第１リフレッシュ周期で第１リフレッシュ動作を遂行し、前記第２値を有する前記第２ロウアドレスコードに対応する前記メモリブロックに対して第２リフレッシュ周期で第２リフレッシュ動作を遂行するリフレッシュ回路と、を含むことを特徴とする。
即ち本発明によれば、複数のメモリブロックは、頻繁なリフレッシュを必要とするサブスタンダードメモリセルを含むか否かを考慮して、グループに分割して各々同時にリフレッシュされる。即ち、サブスタンダードメモリセルを含むメモリブロックからなるグループは、第１のリフレッシュ周期でリフレッシュされ、サブスタンダードメモリセルを含まないメモリブロックからなるグループは、第１のリフレッシュ周期より長い第２のリフレッシュ周期でリフレッシュされる。ここで、メモリセルのグループ分けは一般に、リフレッシュ回路があまり複雑にならないように、且つ、頻繁なリフレッシュを要するメモリセルのブロックの数があまり増えないように行なう。
その結果、比較的簡単なリフレッシュ回路を用いてメモリ全体の消費電力を削減できる。
本発明の実施形態を具現するシステムの基本的な例を示す。 本発明の一実施形態に係るメモリ装置４０の構成を示す。 メモリセルアレイ１００とロウアドレスディコーダ２１０及びコラムアドレスディコーダ２２０の代替可能な（別の）構成を示すブロック図である。 本発明の一実施形態に係るメモリセルアレイ１００と対応するロウアドレスコード値を示すブロック図である。 図４に示したメモリセルアレイ１００のメモリブロック内のサブスタンダードメモリセルの位置を示すブロック図である。 図５のメモリブロックに対応するロウアドレスコード値を示す表である。 ロウアドレスコード（ＲＡ［１２：９］）から導出された縮約ロウアドレスコードと値及び図６に示された対応する値を示す表である。 ロウアドレスコード（ＲＡ［１２：９］）から導出された縮約ロウアドレスコードと値及び図６に示された対応する値を示す表である。 ロウアドレスコード（ＲＡ［１２：９］）から導出された縮約ロウアドレスコードと値及び図６に示された対応する値を示す表である。 ロウアドレスコード（ＲＡ［１２：９］）から導出された縮約ロウアドレスコードと値及び図６に示された対応する値を示す表である。 本発明の一実施形態に係る貯蔵されたデーァをリフレッシュするメモリ装置を動作する方法を示すフローチャートである。 本発明の一実施形態に係るメモリ装置のリフレッシュ動作に使用されるアドレスコードを選択する選択部９００を示すブロック図である。 制御回路４００の一実施形態を示すブロック図である。 本発明の一実施形態に係る制御回路４００の動作を示すタイミング図である。 メモリブロック選択信号生成器４２０を示すブロック図である。 リフレッシュ周期信号生成器４４０を示すブロック図である。 本発明の一実施形態に係るリフレッシュサイクル制御器４３０を示すブロック図である。 ヒューズ部４６０に含まれるヒューズ回路４６１を示す回路図である。 図１８のヒューズ部の異なる状態とリフレッシュサイクル制御器の動作間の関係を示す表である。 リフレッシュサイクル制御器の動作間の関係をさらに示す表である。 図１７のリフレッシュサイクル制御器内の大体のヒューズ回路４６５を示す表である。 図２１のヒューズ部の異なる状態とリフレッシュサイクル制御器の動作間の関係を示す表である。 本発明の一実施形態に係る図１のメモリ装置４０の大体の構成を示すブロック図である。
以下、添付した図面を参照して本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素については同一の参照符号を使用し、同一の構成要素についての重複説明は省略する。
全体的に、本発明の実施形態はリフレッシュ動作を遂行するのに必要とする電力を減少させるメモリ装置、システム及びその方法に関するものである。例えば、一実施形態において劣弱な電荷貯蔵特性を有するメモリセルを含むメモリブロックを識別（ｉｄｅｎｔｉｆｙ）し、このようなメモリブロック図を異なるメモリブロックと分離してリフレッシュすることによって電力消耗を減少させる。劣弱な電荷貯蔵特性を有するメモリセルを含まないグループは、劣弱な電荷貯蔵特性を有するメモリセルを含むグループより長いリフレッシュ周期でリフレッシュすることにより、全メモリブロックをリフレッシュするのに必要な電力を減少させる。
予め設定した質的標準を満たさず、他のメモリセルより短いリフレッシュ周期でリフレッシュ動作を必要とするメモリセルは「サブスタンダード（ｓｕｂｓｔｎａｄａｒｄ）」と呼ばれる。前記質的標準は、例えば、電力が遮断された場合、メモリセルがどれほど長く貯蔵されたデータを維持できるかによって定義される。予め設定したインターバル（例えば、２５６ナノ秒）より長く貯蔵された情報を維持できるメモリセルはノーマルメモリセルと呼び、前記予め設定したインターバルより長く貯蔵された情報を維持できないメモリセルはサブスタンダードメモリセルと呼ばれる。
メモリセルがノーマルかサブスタンダードなのかを決定するために、メモリセルに対して検出過程（ｄｅｔｅｃｔｉｏｎ ｐｒｏｃｅｄｕｒｅ）が遂行される。このような検出過程は、例えば、全てのメモリセルを特定値（例えば“１”又は“０”）にプログラムし、その後時間の経過に伴ってその値を測定する段階を包含する。前記予め設定したインターバルが過ぎた後も初期値（上記の特定値）を維持するメモリセルはノーマルとし、初期値を維持できないメモリセルはサブスタンダードとする。
実施形態によって、サブスタンダードメモリセルを検出する過程は前記メモリ装置外部に位置した１つ以上のコンポーネントを利用して遂行される。例えば、サブスタンダードメモリセルを検出する過程は貯蔵されたデータをキャッシュに読み込み、中央処理装置を使用して前記サブスタンダードメモリセルの位置を知り、記録して遂行される。他の実施形態においては、前記サブスタンダードメモリセルを検出する過程は前記メモリ装置の一部を構成するエレメントによって遂行される。
一旦、メモリセルがノーマル又はサブスタンダードと判定されると、前記メモリセルを具備するメモリチップ又は他の装置は、前記サブスタンダードメモリセルを含むメモリブロックが前記サブスタンダードメモリセルを含まないメモリブロックとは別のグループに属してリフレッシュされるように構成される。このような構成は、例えば、前記サブスタンダードメモリセルの位置に基づいて選択されたヒューズを切断してリフレッシュ回路を変更して遂行され、又は、ソフトウエアや多様な代替可能な（ａｌｔｅｒｎａｔｉｖｅ、別の）形式を有する再構成（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）ハードウエアを採用して遂行される。
図１は本発明の実施形態を具現するシステムの基本的な形態を示す。
図１を参照すると、システム１０は中央処理装置２０、使用者インタフェイス３０、電源供給装置５０、メモリ装置４０及びメモリ制御器６０を含み、中央処理装置２０、使用者インタフェイス３０、電源供給装置５０、メモリ装置４０及びメモリ制御器６０はバス・ネットワーク構造７０により相互接続される。
システム１０は、数例を挙げると、パソコン、ワークステーション、ネットワーキング装置、ゲーミングコンソール、携帯用装置、又はエンベデッドシステムなどのいずれの様式であってもよい。また、システム１０とそのコンポーネントは、例えば、多重ＣＰＵコア、分散メモリ、分散バス・ネットワーク構造、遠隔（リモート）使用者インタフェイスなどの多くの下位コンポーネントに分散又は分割される。
システム１０はポータブル型又は非ポータブル型の装置として具現される。従って、電源供給装置５０はバッテリーのようなポータブル電源、又は商用交流電源端子のような固定電源として構成される。さらに、電源供給装置５０はシステム１０の相異なるほかのエレメントに電源を供給する１つ以上の電源を包含できる。
メモリ装置４０は典型的には、少なくとも１つのＤＲＡＭのような揮発性メモリを含む。さらに、メモリ装置４０は、多様な型と大きさ（ビット容量）からなり、また相異なるプロトコルを使用する、１つ以上のメモリチップを包含できる。例えば、メモリ装置４０は非揮発性メモリなどの異なる形態のメモリと結合されたＤＲＡＭのような揮発性メモリを包含できる。
メモリ装置４０とその構成チップは任意の相異なる構造をとる。例えば、メモリ装置４０は任意の個数のチップ、バンク、メモリブロック、セクターなどのエレメントから構成される。このようなエレメントは、Ｌ２、Ｌ３キャッシュのようなヒエラルキー型に、並列型に、若しくは、ヒエラルキー、並列又は他の構成の組み合わせ型に、組織される。
メモリ装置４０は他の装置とパッケージング又は集積されて任意の相異なる製品又はコンポーネントを形成する。例えば、メモリ装置４０はメモリカード又は他のスタンドアローン型メモリ製品にパッケージされたり多くの追加的なエレメントを具備するシステム−オン−チップ（ＳＯＣ）の部分を形成する。
図２は本発明の一実施形態に係るメモリ装置４０の構成を示す。
図２を参照すると、メモリ装置４０はメモリセルアレイ１００、アドレスディコーダ２００、入・出力回路３００、制御回路４００、アドレスレジスタ５００及びタイミングレジスタ５５０を含む。
メモリセルアレイ１００はロウとコラムからなるマトリクス状に配置された複数のメモリセルＭＣｉを含む。各ロウは対応するワードラインＷＬｉに接続し、各コラムは対応するビットラインＢＬｉに接続する。本実施形態において、前記メモリセルはＤＲＡＭセルである。前記メモリセルは典型的にメモリブロックに分割され、各メモリブロックは１つの単位としてリフレッシュされ、全てのメモリブロックはメモリセルアレイの１つのリフレッシュ周期の間に順次リフレッシュされる。
メモリセルアレイ１００の前記メモリブロックは通常、ロウアドレスの一部分により指定される。例えば、メモリセルアレイ１００がｍ−ビットロウアドレスによってアクセスできる２ｍロウのメモリセルを具備すれば、前記ｍ−ビットロウアドレスの部分集合は同一のメモリブロックに属するロウを指定する。より具体的には、メモリセルアレイ１００のメモリセルがＲＡ［１２：０］に表記された１３−ビットのロウアドレスによってアドレス可能とすると（ここでＲＡ１２は１番目のビット、ＲＡ１１は２番目のビット、・・・、ＲＡ０は１３番目のビットを示す）、ＲＡ［１２：９］は相異なるメモリブロックを指定するのに使用される。言い換えれば、ＲＡ［１２：９］という同一のロウアドレスビットを有するメモリセルは同一のメモリブロックに属することになるので、ＲＡ［１２：９］というビットはリフレッシュ動作のような動作のためのメモリブロックを選択するロウアドレスコードとして使用される。ロウアドレスコードＲＡ［１２：９］は４つのビットを含むので、ロウアドレスコード ＲＡ［１２：９］はメモリセルアレイ１００をＲＡ［１２：９］の可能な１６個の値：「００００」、「０００１」、「００１０」、．．．、「１１１１」に対応する１６個のメモリブロックに分割するのに使用される。
アドレスディコーダ２００はロウアドレスディコーダ２１０とコラムアドレスディコーダ２２０を含む。アドレスディコーダ２００は制御回路４００からメモリセルアレイ１００のうちプログラムするべきメモリセルの位置を示すアドレスＡＤＤＲを受信する。アドレスディコーダ２００はさらに、リフレッシュ動作の間にリフレッシュするメモリブロックの順序と各メモリブロックに遂行されるリフレッシュ動作の期間を示すリフレッシュ周期情報を受信する。例えば、前記リフレッシュ周期情報は各リフレッシュ動作のためにリフレッシュ周期（ｔＲＥＦ）を示し、又はリフレッシュイネーブル信号（ＲＥＦ−ＥＮ）を提供する。また、このリフレッシュ周期情報は同時にリフレッシュされるべきメモリブロックを示すこともできる。
読み出し及び書き込み動作のために、ロウアドレスディコーダ２１０とコラムアドレスディコーダ２２０は前記アドレスＡＤＤＲをディコーディングして選択されたメモリセルのロウアドレス（ＲＡ［１２：０］）とコラムアドレス（ＣＡ［１２：０］）を生成する。リフレッシュ動作のために、ロウアドレスディコーダ２１０とコラムアドレスディコーダ２２０は前記リフレッシュ周期情報を利用してメモリセルアレイ１００のメモリブロックに印加されるリフレッシュ信号の順序と期間を制御する。
入・出力回路３００は書き込みモードではメモリセルアレイ１００に書き込まれるべき入力データＤＡＴＡを受信して貯蔵し、読み出しモードではメモリセルアレイ１００から読み出された出力データＤＡＴＡを受信して貯蔵するデータバッファを含む。
制御回路４００はメモリセルアレイ１００に対して遂行されるリフレッシュ動作のタイミングを決定するいろいろなエレメントを含む。制御回路４００はアドレスＡＤＤＲ、ロウアドレスコード選択回路（Ｓ＿ＲＡ）及びメモリセルアレイ１００内のメモリブロックの個数を受信する。このような情報に基づいて制御回路４００はリフレッシュイネーブル信号（ＲＥＦ＿ＥＮ）を生成して、相異なるメモリブロック及び・又は相異なる他のグループのメモリブロックのリフレッシュ周期を制御する。
アドレスレジスタ５００は論理的アドレスＡＤＤＬを受信して受信された論理的アドレスＡＤＤＬをアドレスＡＤＤＲに変更するストーリッジエレメントとデータを含む。言い換えると、アドレスレジスタ５００はメモリセルアレイ１００の論理的アドレスと物理的アドレスの間をマッピングするためのマッピングスキームを具現する。アドレスレジスタ５００は外部ソースから論理的アドレスＡＤＤＬとクロック信号ＣＬＫを受信してアドレスＡＤＤＲを制御回路４００に出力する。
タイミングレジスタ５５０はメモリ装置４０の他のエレメントの動作を制御するためのタイミングエレメントを含む。より詳細には、タイミングレジスタ５５０はクロック信号ＣＬＫ、チップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、コラムアドレスストローブ信号ＣＡＳＢ、書き込みイネーブル信号ＷＥＢ及びクロックイネーブル信号ＣＫＥを貯蔵し出力するレジスタを含む。タイミングレジスタ５５０はこのようないろいろな信号をアドレスディコーダ２００、制御回路４００、アドレスレジスタ５００、入・出力回路３００に出力して他のエレメントの情報の伝達を含むいろいろな動作のタイミングを制御する。
図３はメモリセルアレイ１００とロウアドレスディコーダ２１０及びコラムアドレスディコーダ２２０の代替可能な（別の）構成を示すブロック図である。
図３を参照すると、メモリセルアレイ１００は複数のメモリバンク（１００Ａ〜１００Ｘ）に分割され、ロウアドレスディコーダ２１０は複数のロウディコーダ（２１０Ａ〜２１０Ｘ）に分割され、コラムアドレスディコーダ２２０は複数のコラムディコーダ（２２０Ａ〜２２０Ｘ）に分割される。コラムディコーダ（２２０Ａ〜２２０Ｘ）はアドレスＡＤＤＲから抽出されたコラムアドレス（ＣＡ［１２：０］）を受信する。同様に、ロウディコーダ（２１０Ａ〜２１０Ｘ）はアドレスＡＤＤＲから抽出されたロウアドレス（ＲＡ［１２：０］）を受信する。
メモリバンク（１００Ａ〜１００Ｘ）それぞれは、図２の構成と同様にサブスタンダードメモリセルの位置に基づいてグループ単位でリフレッシュされる複数のメモリブロック図を含む。
図４は本発明の一実施形態に係るメモリセルアレイ１００と対応するロウアドレスコード値を示すブロック図である。
図４を参照すると、メモリセルアレイ１００は１６個のメモリブロック（１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２、１５１、１５２、１６１、１６２、１７１、１７２、１８１、１８２）に分割される。メモリブロックはそれぞれロウアドレス（ＲＡ［１２：０］）を有する複数のロウのメモリセルに対応する。より詳細には、各メモリブロックは同一のロウアドレスビット（ＲＡ［１２：９］）を有するメモリセルの集合に対応する。
図４に示すように、例えば、メモリブロック１１１はロウアドレスビット（ＲＡ［１２：９］）＝「００００」のメモリセルであり、メモリブロック１１２はロウアドレスビット（ＲＡ［１２：９］）＝「０００１」のメモリセルである。リフレッシュ動作の間、同一のロウアドレスビット（ＲＡ［１２：９］）、つまり同一のロウアドレスコード（ＲＡ［１２：９］）を有するロウのメモリセルは同時にリフレッシュされる。下記に記述される実施形態においてより詳細に説明されているように、共通の縮約（ａｂｂｒｅｖｉａｔｅｄ）ロウアドレスコードを有するロウのメモリセルは同時にリフレッシュされて、メモリブロックがリフレッシュされる全体の周波数を抑制しながら必要とするリフレッシュ回路の複雑性を減少させる。
図５は図４に示したメモリセルアレイ１００のメモリブロック内のサブスタンダードメモリセルの位置を示すブロック図である。
図５を参照すると、各サブスタンダードメモリセルの位置は「Ｘ」で示されている。従って、サブスタンダードメモリセルはメモリブロック（１１１、１２１、１３２、１５１、１６１、１７１、１８１）に存在することが識別される。従って、メモリセルアレイ１００は少なくとも１つのサブスタンダードメモリセルを含む７個のメモリブロックとサブスタンダードメモリセルを含まない９個のメモリブロックを含む。
メモリブロック（１１１、１２１、１３２、１５１、１６１、１７１、１８１）はそれぞれ少なくとも１つのサブスタンダードメモリセルを含むので、サブスタンダードメモリセルがデータを逸失しないようにするために、メモリブロック（１１１、１２１、１３２、１５１、１６１、１７１、１８１）は他のメモリブロックよりさらに短いリフレッシュ周期でリフレッシュされるべきである。従って、メモリセルアレイ１００の全てのメモリブロックが、前記さらに短いリフレッシュ周期でリフレッシュされると、サブスタンダードメモリセルを含まない９個のメモリブロックは本来さらに長いリフレッシュ周期でリフレッシュされてもデータを逸失しないので、電力消費側面からみると非効率である。一方、メモリセルアレイ１００の全てのメモリブロックを、サブスタンダードメモリセルを含むメモリブロックそれぞれの前記さらに短いリフレッシュ周期を確実にし、サブスタンダードメモリセルを含まないメモリブロックの前記さらに長いリフレッシュ周期を確実にするために個別的にリフレッシュすると、リフレッシュ回路の複雑性が相対的に増加することになる。
従って、本発明の実施形態では、回路の複雑性を限定するために、メモリブロックをグループ単位でリフレッシュすると共に、電力消費の非効率性を減少するために、サブスタンダードメモリセルを含むメモリセルブロックを他のサブスタンダードメモリセルを含むメモリセルブロックと同時にリフレッシュするようにグループを選択する、ことで上記トレードオフの妥協を図る。
図６は図５のメモリブロックに対応するロウアドレスコード値を示す表である。
図６を参照すると、表の各行はメモリブロック（１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２、１５１、１５２、１６１、１６２、１７１、１７２、１８１、１８２）の中の１つと関わるロウドレスビット（ＲＡ１２、ＲＡ１１、ＲＡ１０、ＲＡ０９）を示す。また、図６で矢印は少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを示す。
図７〜図１０はロウアドレコード（ＲＡ［１２：９］）から導出された縮約ロウアドレスコードと値、及び図６に示した対応する値を示す表である。
図７はロウアドレコード（ＲＡ［１２：９］）からロウアドレスビット（ＲＡ０９）を省略して生成された縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）を示す。
図８はロウアドレコード（ＲＡ［１２：９］）からロウアドレスビット（ＲＡ１０）を省略して生成された縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）を示す。
図９はロウアドレコード（ＲＡ［１２：９］）からロウアドレスビット（ＲＡ１１）を省略して生成された縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）を示す。
図１０はロウアドレコード（ＲＡ［１２：９］）からロウアドレスビット（ＲＡ１２）を省略して生成された縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）を示す。
図７〜図１０それぞれの矢印は少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを示す。
図７〜図１０に示した縮約アドレスコードはリフレッシュ動作のために相異なるメモリブロックをグループ化するのに使用される候補コードである。各候補縮約アドレスコードはメモリブロックを「ａ」〜「ｈ」に表示され分離されるグループからのグループ化を定義する。ここで各グループのメンバーは同一の値の縮約ロウアドレスコードを有する。例えば、図７において、グループ（「ａ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「０００」の同一の値を有するメモリブロック（１１１、１１２）を具備する。同様に図７において、グループ（「ｂ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「００１」の同一の値を有するメモリブロック（１２１、１２２）を具備する。少なくとも１つのサブスタンダードメモリセルを含む最小個数のグループを生成する前記候補コードは、リフレッシュ動作のためにグループ化する時使用される。
図７においてグループ（「ａ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「０００」に対応するメモリブロック（１１１、１１２）を含む。グループ（「ｂ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「００１」に対応するメモリブロック（１２１、１２２）を含む。グループ（「ｃ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「０１０」に対応するメモリブロック（１３１、１３２）を含む。グループ（「ｄ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「０１１」に対応するメモリブロック（１４１、１４２）を含む。グループ（「ｅ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「１００」に対応するメモリブロック（１５１、１５２）を含む。グループ（「ｆ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「１０１」に対応するメモリブロック（１６１、１６２）を含む。グループ（「ｇ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）「１１０」に対応するメモリブロック（１７１、１７２）を含む。 グループ（「ｈ」）は縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）が「１１１」に対応するメモリブロック（１８１、１８２）を含む。
図７のグループ化では８個のグループのうち７個のグループが少なくとも１つのサブスタンダードメモリセルを含む。より詳細に、グループ（ａ、ｂ、ｃ、ｅ、ｆ、ｇ、ｈ）には少なくとも１つのサブスタンダードメモリセルが含まれる。従って、各グループのメモリブロックが共にリフレッシュされる場合、８個のグループのうち７個のグループはサブスタンダードメモリセルを含むので相対的に短い周期のリフレッシュ周期を必要とする。その結果として図７のグループ化ではすべてのメモリブロックが相対的に短い周期のリフレッシュ周期でリフレッシュされる場合と比較してみると、電力減少の効果が非常にわずかである。
図８ではグループ（ａ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「０００」に対応するメモリブロック（１１１、１２１）を含む。グループ（ｂ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「００１」に対応するメモリブロック（１１２、１２２）を含む。グループ（ｃ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「０１０」に対応するメモリブロック（１３１、１４１）を含む。グループ（ｄ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「０１１」に対応するメモリブロック（１３２、１４２）を含む。グループ（ｅ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「１００」に対応するメモリブロック（１５１、１６１）を含む。グループ（ｆ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「１０１」に対応するメモリブロック（１５２、１６２）を含む。グループ（ｇ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「１１０」に対応するメモリブロック（１７１、１８１）を含む。 グループ（ｈ）は縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）が「１１１」に対応するメモリブロック（１７２、１８２）を含む。
図８のグループ化では８個のグループのうち４個のグループだけが少なくとも１つのサブスタンダードメモリセルを含む。より詳細には、少なくとも１つのサブスタンダードメモリセルを含むグループはグループ（ａ、ｄ、ｅ、ｇ）である。従って、各グループのメモリブロックが共にリフレッシュされる場合、８個のグルーのうち４個のグループだけがサブスタンダードメモリセルを含むので、相対的に短い周期のリフレッシュ周期を必要とする。その結果として、図８のグループ化は図７のグループ化と比較してみると、電力消耗減少の効果がさらに大きい。その結果として、図８のグループ化に使用された縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）は図７のグループ化に使用された縮約ロウアドレスコード（ＲＡ［１２、１１、１０］）より良い候補コードと考えられる。
図９において、グループ（ａ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「０００」に対応するメモリブロック（１１１、１３１）を含む。グループ（ｂ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）「００１」に対応するメモリブロック（１１２、１３２）を含む。グループ（ｃ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「０１０」に対応するメモリブロック（１２１、１４１）を含む。グループ（ｄ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「０１１」に対応するメモリブロック（１２２、１４２）を含む。グループ（ｄ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「０１１」に対応するメモリブロック（１２２、１４２）を含む。グループ（ｅ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「１００」に対応するメモリブロック（１５１、１７１）を含む。グループ（ｆ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「１０１」に対応するメモリブロック（１５２、１７２）を含む。グループ（ｇ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「１１０」に対応するメモリブロック（１６１、１８１）を含む。グループ（ｈ）は縮約ロウアドレスコード（ＲＡ［１２、１０、０９］）が「１１１」に対応するメモリブロック（１６２、１８２）を含む。
図９のグループ化で８個のグルーのうち５個のグループが少なくとも１つのサブスタンダードメモリセルを含む。より詳細には、少なくとも１つのサブスタンダードメモリセルを含むグループはグループ（ａ、ｂ、ｃ、ｅ、ｇ）である。従って、各グループのメモリブロックが共にリフレッシュされる場合、８個のグループのうち５個のグループがサブスタンダードメモリセルを含むので、相対的に短い周期のリフレッシュ周期を必要とする。その結果として、図９のグループ化は図７のグループ化と比較してみると電力消耗減少の効果がさらに大きいが、図８のグループ化と比較してみると電力消耗減少の効果が減る。
図１０において、グループ（ａ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「０００」に対応するメモリブロック（１１１、１５１）を含む。グループ（ｂ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「００１」に対応するメモリブロック（１１２、１５２）を含む。グループ（ｃ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「０１０」に対応するメモリブロック（１２１、１６１）を含む。 グループ（ｄ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「０１１」に対応するメモリブロック（１２２、１６２）を含む。グループ（ｅ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「１００」に対応するメモリブロック（１３１、１７１）を含む。グループ（ｆ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「１０１」に対応するメモリブロック（１３２、１７２）を含む。グループ（ｇ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「１１０」に対応するメモリブロック（１４１、１８１）を含む。 グループ（ｈ）は縮約ロウアドレスコード（ＲＡ［１１、１０、０９］）が「１１１」に対応するメモリブロック（１４２、１８２）を含む。
図１０のグループ化で８個のグルーのうち５個のグループが少なくとも１つのサブスタンダードメモリセルを含む。より詳細には、少なくとも１つのサブスタンダードメモリセルを含むグループはグループ（ａ、ｃ、ｆ、ｅ、ｇ）である。従って、各グループのメモリブロックが共にリフレッシュされる場合、８個のグルーのうち５個のグループがサブスタンダードメモリセルを含むので、相対的に短い周期のリフレッシュ周期を必要とする。その結果として、図１０のグループ化は図７のグループ化と比較してみると電力消耗減少の効果がさらに大きいが、図８のグループ化と比較してみると電力消耗減少の効果が減る。
結局、図８のグループ化の場合に、少なくとも１つのサブスタンダードメモリセルを含むグループの数が最も少ないことが分かったので、図８の縮約ロウアドレスコードが、他の候補（図７、９及び１０に示す縮約ロウアドレスコード）の代りにリフレッシュ動作を遂行するのに使用される。
図１１は、本発明の一実施形態に係る貯蔵されたデータをリフレッシュするメモリ装置を動作する方法を示すフロ−チャートである。
図１１の方法において、メモリ装置はテストされてサブスタンダードメモリセルの位置が決定される（８０５）。このようなテストは、例えば、予め設定したロジック状態に複数のメモリブロックをプログラムした後、プログラムされたメモリセルそれぞれが時間の経過に対して、前記予め設定したロジック状態を維持する能力を検出することを含む。前記予め設定したロジック状態を維持する能力を検出することは、例えば、メモリセルがプログラムされた後に若干の遅延時間後（例えば、２５６ナノ秒後）、メモリ装置に貯蔵された情報を読み出し遂行される。前記若干の遅延時間後にメモリ装置から読み出された情報が前記プログラムされたロジック状態と一致しない場合、このようなメモリセルはサブスタンダードメモリセルと判断される。そうでなければ、メモリセルはノーマルメモリセルと判断される。
サブスタンダードメモリセルの位置を判断するために貯蔵された情報を分析することは前記メモリ装置内部又は、外部の装置によって遂行される。例えば、中央処理装置のような外部装置がメモリブロックからデータを読み出して、どのデータがサブスタンダードメモリセルを示すかを決定する。
前記メモリ装置がテストされてサブスタンダードメモリセルの位置が決定されると、縮約ロウアドレスコードが生成されてより短い周期でリフレッシュするべきメモリブロックの数を制限するためにメモリブロックをグループ化する（８１０）。一実施形態において、ロウアドレスコードで相異なるロウアドレスビットをそれぞれ省略した複数の候補コードを考慮した後、少なくとも１つのサブスタンダードメモリセルを含むグループの数が最も少ない候補をリフレッシュ動作に使う縮約ロウアドレスコードとして識別し、前記縮約ロウアドレスコードを生成する。
一旦、前記縮約ロウアドレスコードが識別されると、前記縮約ロウアドレスコードの同一の値を有するメモリブロックに対し同時にリフレッシュ動作が遂行される（８１５）。さらに、メモリブロック全体を一巡するのに前記ロウアドレスコードを使用して、図７に示したメモリブロックのグループに対して順次リフレッシュ動作を遂行してリフレッシュサイクルを完了する。
図１２は、本発明の一実施形態に係るメモリ装置のリフレッシュ動作に使用されるアドレスコードを選択する選択部９００を示すブロック図である。
図１２を参照すると、選択部９００はそれぞれがロウアドレス（ＲＡ［１２：０］）の各ビットに対応するイネイブル信号を受信してリフレッシュ動作に使用される縮約ロウアドレスコードに基づいて対応するビットを選択的に出力する複数のロウアドレスＲＡ選択器９０５を含む。例えば、図８に示した、縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）がリフレッシュ動作を遂行するのに使われる場合、選択部９００は対応するイネイブル信号（ＲＡ１２＿ＥＮ、ＲＡ１１＿ＥＮ、ＲＡ０９＿ＥＮ）を受信してロウアドレビット（ＲＡ１２、ＲＡ１１、ＲＡ０９）の値に基づいてロウアドレスコード選択信号（Ｓ＿ＲＡ）を生成する。
図１３は制御回路４００の一実施形態を示すブロック図である。本実施形態においては、制御回路４００はカウンタ４１０、メモリブロック選択信号生成器４２０、リフレッシュサイクル制御器４３０、リフレッシュ周期信号生成器４４０及びリセット回路４５０を含む。
カウンタ４１０は、あるリフレッシュサイクルの間にリフレッシュするべきメモリブロックグループの数を受信する。図７の実施形態において、グループの数は８である。受信されたグループの数に基づいて、カウンタ４１０はリフレッシュ動作のタイミングを制御するためのカウンタ信号ＣＮＴＳを生成する。
メモリブロック選択信号生成器４２０はカウンタ信号ＣＮＴＳとリセット信号ＲＳＴを受信してカウンタ信号ＣＮＴＳに同期してブロック選択信号（ＢＬＫ［１：８］）を生成する。ブロック選択信号（ＢＬＫ［１：８］）はリフレッシュサイクルの間に順次、アサート（ａｓｓｅｒｔ、出力）されてインデックス（１〜８）それぞれに対応するメモリブロックグループ（ａ〜ｈ）に対して順次、リフレッシュ動作が遂行されるようにする。リセット信号ＲＳＴは制御回路４００が初期化される場合、インデックスメモリブロック選択信号生成器４２０とリフレッシュ周期信号生成器４４０を初期値にリセットさせる。ブロック選択信ＢＬＫ１とリフレッシュ周期信号ＰＲＤ１はメモリブロック選択信号生成４２０とリフレッシュ周期信号生成器４４０の初期化に続く他の信号に先立ってアサートされる。
リフレッシュサイクル制御器４３０はブロック選択信号（ＢＬＫ［１：８］）、ロウアドレスコード選択信号（Ｓ＿ＲＡ）及びリフレッシュ周期信号（ＰＲＤ［１：４］）を受信し、その受信信号に基づいてリフレッシュイネイブル信号（ＲＥＦ＿ＥＮ）を生成する。ブロック選択信号（ＢＬＫ［１：８］）は現段階のリフレッシュサイクルでリフレッシュするべきメモリブロックグループを示し、リフレッシュ周期信号（ＰＲＤ［１：４］）は現在のリフレッシュ周期を示す。ロウアドレスコード選択信号（Ｓ＿ＲＡ）はどのロウアドレスビットがメモリブロックのグループ化を定義するのかを示し、メモリブロックがリフレッシュされる順序を示す。ブロック選択信号（ＢＬＫ［１：８］）、リフレッシュ周期信号（ＰＲＤ［１：４］）及びロウアドレスコード選択信号（Ｓ＿ＲＡ）は共に特定の時間区間の間にリフレッシュするべきメモリブロックを決める。従って、ブロック選択信号（ＢＬＫ［１：８］）、リフレッシュ周期信号（ＰＲＤ［１：４］）及びロウアドレスコード選択信号（Ｓ＿ＲＡ）の組み合わせによってリフレッシュイネイブル信号（ＲＥＦ＿ＥＮ）の値が決定される。
リフレッシュサイクル制御器４３０はどのグループのメモリブロックが相対的に短いリフレッシュ周期を使用するのか、それともどのグループのメモリブロックが相対的に長いリフレッシュ周期を使用するかを示す情報をさらに貯蔵又は受信する。 例えば、相対的に短いリフレッシュ周期を使用するメモリブロックがリフレッシュ周期（ＰＲＤ１〜ＰＲＤ４）の各周期の間リフレッシュされて、相対的に長いリフレッシュ周期を使用するメモリブロックがリフレッシュ周期（ＰＲＤ１〜ＰＲＤ４）の１つ、又は２つの周期だけでリフレッシュできる。
リフレッシュサイクル制御器４３０の動作を説明するために、ロウアドレスコード選択信号が図８の縮約ロウアドレスコード（ＲＡ［１２、１１、０９］）を示して同時にリフレッシュするべきメモリブロックのグループを指定して、ブロック選択信号（ＢＬＫ［１：８］）とリフレッシュ周期信号（ＰＲＤ［１：４］）が現在リフレッシュするべきグループを示すと仮定する。
この場合、グループ（ａ）はサブスタンダードメモリセルを含んでいるので、グループ（ａ）はリフレッシュサイクルの間ブロック選択信号（ＢＬＫ１）がアサートされるたびにリフレッシュされる。反面、グループ（ｂ）はサブスタンダードメモリセルを含まないので、グループ（ｂ）はブロック選択信号（ＢＬＫ１）とリフレッシュ周期信号（ＰＲＤ１）が全てアサートされる場合にだけリフレッシュされる。即ち、グループ（ａ）はリフレッシュ周期信号（ＰＲＤ［１：４］）の値に関係なくリフレッシュされて、グループ（ｂ）はリフレッシュ周期信号（ＰＲＤ１）がアサートされる場合にだけリフレッシュされると、グループ（ｂ）のメモリブロックはグループ（ａ）のメモリブロックに比べて４倍も少なくリフレッシュされる。
リフレッシュ周期信号生成器４４０はブロック選択信号（ＢＬＫ［１：８］）及びリセット信号ＲＳＴ信号を受信して、ブロック選択信号（ＢＬＫ［１：８］）に同期してリフレッシュ周期信号（ＰＲＤ［１：４］）を生成する。リフレッシュ周期信号（ＰＲＤ［１：４］）は順次アサートされるが、各信号はブロック選択信号（ＢＬＫ［１：８］）のあるサイクルの間アサート状態を維持する。
リセット回路４５０はメモリブロック選択信号生成器４２０とリフレッシュ周期信号生成器４４０をリセットするためのリセット信号ＲＳＴを生成する。このようなリセット動作は、例えば、制御回路４００の初期化、又は他のイベントに応答して発生する。
図１４は、本発明の一実施形態に係る他の制御回路４００の動作を示すタイミング図である。
図１４の実施形態において、制御回路４００はリフレッシュ周期信号（ＰＲＤ１、ＰＲＤ２、ＰＲＤ３、ＰＲＤ４）それぞれに対応する４個の周期（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の間にリフレッシュ動作をそれぞれ遂行する。
各周期の間、カウンタ信号ＣＮＴＳはブロック選択信号（ＢＬＫ［１：８］）が連続的にアサートされる８個のサイクルを通過する。その間にリフレッシュ周期信号（ＰＲＤ１、ＰＲＤ２、ＰＲＤ３、ＰＲＤ４）は周期（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の間に順次アサートされる。一部のグループのメモリブロックにはさらに長いリフレッシュ周期を供給し、他のグループのメモリブロックにはさらに短いリフレッシュ周期を供給するために、一部のグループのメモリブロックは周期（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の毎周期ごとにリフレッシュされ、他のグループのメモリブロックは周期（Ｐ１、Ｐ２、Ｐ３、Ｐ４）のサブセット（ｓｕｂｓｅｔ）の間にだけリフレッシュされる。このような方法で、リフレッシュ周期信号（ＰＲＤ［１：４］）は相異なるグループのメモリブロックのリフレッシュレートを制御するのに使用される。
図１５はメモリブロック選択信号生成器４２０を示すブロック図である。
図１５を参照すると、メモリブロック選択信号生成器４２０は８個のデータフリップフロップ（４２１〜４２８）で構成されるシフトレジスタを含む。このようなフリップフロップはカウンタ信号（ＣＮＴＳ）に同期して単一ビットのデータを伝送して図１４に示したブロック選択信号（ＢＬＫ［１：８］）を生成する。
図１６はリフレッシュ周期信号生成器４４０を示すブロック図である。
図１６を参照すると、リフレッシュ周期信号生成器４４０は４個のデータフリップフロップ（４４１〜４４４）で構成されるシフトレジスタを含む。このようなフリップフロップはブロック選択信号（ＢＬＫ１）に同期して単一ビットのデータを伝送して図１４に示したリフレッシュ周期信号（ＰＲＤ［１：４］）を生成する。
図１７は本発明の一実施形態に係るリフレッシュサイクル制御器４３０を示すブロック図である。
図１７を参照すると、リフレッシュサイクル制御器４３０はヒューズ部４６０とリフレッシュイネイブル信号生成器４８０を含む。
ヒューズ部４６０はブロック選択信号（ＢＬＫ［１：８］）のうち１つ（ＢＬＫｉと表現される）を受信して対応するヒューズ信号（ＦＵＳＥｉ）を生成する。ヒューズ信号（ＦＵＳＥｉ）の値はブロック選択信号（ＢＬＫｉ）が少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのグループに対応するのかに関わる。より詳細には、ブロック選択信号（ＢＬＫｉ）が少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのグループに対応する場合には、ヒューズ信号（ＦＵＳＥｉ）は図１４の周期（Ｐ１〜Ｐ４）の毎周期間リフレッシュ動作を遂行するようにするロジック状態を有することになる。反面、ブロック選択信号（ＢＬＫｉ）がサブスタンダードメモリセルを含まないメモリブロックのグループに対応する場合にはヒューズ信号（ＦＵＳＥｉ）は図１４の周期（Ｐ１〜Ｐ４）のサブセットの間にだけリフレッシュ動作が遂行するようにするロジック状態を有することになる。ブロック選択信号（ＢＬＫｉ）とヒューズ信号（ＦＵＳＥｉ）の間の関係を確立するためにリフレッシュされるメモリブロックが含まれるグループの決定に基づいてヒューズ部４６０内のヒューズが切断される。ヒューズを切断する方式については図１８〜図２０を参照して後述する。
リフレッシュイネイブル信号生成器４８０はロウアドレスコード選択信号（Ｓ＿ＲＡ）、リフレッシュ周期信号（ＰＲＤ［１：４］）及びヒューズ信号（ＦＵＳＥｉ）を受信し、その受信信号の値に基づいて「ｉ」番目グループをリフレッシュするためのリフレッシュイネイブル信号（ＲＥＦ＿ＥＮ）を生成する。例えば、ブロック選択信号（ＢＬＫ１）及び図８のＲＡ１２、ＲＡ１１及びＲＡ０９と設定されたロウアドレス選択信号（Ｓ＿ＲＡ）を利用して、リフレッシュイネイブル信号生成器４８０はリフレッシュイネイブル信号（ＲＥＦ＿ＥＮ）を制御してメモリブロック（１１１、１２１）が周期（Ｐ１〜Ｐ４）の各周期の間共にリフレッシュされるようにする。この場合、ロウアドレス選択信号（Ｓ＿ＲＡ）の値によってメモリブロック（１１１、１２１）が共にリフレッシュされて、ヒューズ信号（ＦＵＳＥｉ）の値によってメモリブロックが周期（Ｐ１〜Ｐ４）の各周期の間リフレッシュされて、リフレッシュ周期信号（ＰＲＤ［１：４］）は周期（Ｐ１〜Ｐ４）のタイミングを示してタイミングを制御して適切な区間の間にリフレッシュイネイブル信号（ＲＥＦ＿ＥＮ）がアサートされるようにする。
図１８はヒューズ部４６０に含まれるヒューズ回路４６１を示す回路図である。
図１９は図１８のヒューズ部の異なる状態とリフレッシュサイクル制御器の動作の間の関係を示す表である。
図２０はリフレッシュサイクル制御器の動作の間の関係をさらに示す表である。
図１８を参照すると、ヒューズ回路４６１はヒューズ４６２、インバータ４６３、電圧源ＶＤＤ、トランジスターＭ１、Ｍ２及びブロック選択信号（ＢＬＫｉ）を受信する入力端子を含む。ブロック選択信号（ＢＬＫｉ）が少なくとも１つ以上のサブスタンダードメモリセルを含むメモリブロックのグループに対応する場合、ヒューズ４６２は切断されない。その結果として、ヒューズ信号（ＦＵＳＥｉ）は「０」のロジック状態を有することになって、図１９の表に示したようにブロック選択信号（ＢＬＫｉ）に対応するメモリブロックに対し周期（Ｐ１〜Ｐ４）の各周期の間リフレッシュ動作が遂行される。反面、ブロック選択信号（ＢＬＫｉ）がサブスタンダードメモリセルを含まないメモリブロックのグループに対応する場合、ヒューズ４６２は切断される。その結果として、ヒューズ信号（ＦＵＳＥｉ）は「１」のロジック状態を有することになって、図１９の表に示したようにブロック選択信号（ＢＬＫｉ）に対応するメモリブロックに対して周期（Ｐ１、Ｐ３）の各周期の間だけリフレッシュ動作が遂行される。言い換えれば、ヒューズ信号（ＦＵＳＥｉ）は「０」のロジック状態を有する場合にはヒューズ信号（ＦＵＳＥｉ）は「１」のロジック状態を有する場合に比べてリフレッシュ動作が２倍頻繁に遂行される。
図２０に示したように、サブスタンダードメモリセルを含むメモリブロックに対応する、フューヒューズ回路４６１のヒューズ４６２は切断されず、サブスタンダードメモリセルを含まないメモリブロックに対応する、フューヒューズ回路４６１のヒューズ４６２は切断される。しかし、図２０の切断されるべきヒューズとサブスタンダードメモリセルを含むメモリブロックの間の関係は設計上の選択だけで、反対に具現化、又は他の多様な方法に変更可能である。
図２１は、図１７のリフレッシュサイクル制御器内の代替可能な（別の）ヒューズ回路４６５を示す回路図である。
図２２は図２１のヒューズ部の異なる状態とリフレッシュサイクル制御器の動作の間の関係を示す表である。
ヒューズ回路４６５の動作はヒューズ回路４６５が４個の異なる構成を具現できて、周期（Ｐ１〜Ｐ４）の相異なる４種の組み合わせについてリフレッシュ動作を遂行する点を除いてヒューズ回路４６１と同様である。ヒューズ回路４６５の４個の相異なる構成はヒューズ４６６、４６８の切断の有無により決まる。ヒューズ４６６、４６８が切断されない場合、ヒューズ信号（ＦＵＳＥｉ１、ＦＵＳＥｉ２）は「００」のロジック状態を有することになって図２２に示したように周期（Ｐ１〜Ｐ４）の各周期の間リフレッシュ動作が遂行される。同様にヒューズ４６６、４６８の切断の有無によってヒューズ信号（ＦＵＳＥｉ１、ＦＵＳＥｉ２）は「０１」、「１０」、「１１」のロジック状態を有することになって、図２２に示した多様な周期の組み合わせの何れかを選んでリフレッシュ動作が遂行される。
図２２に示した相異なるリフレッシュパターンを使用して、相異なるメモリブロックが２種類以上の相異なる時間区間をおいてリフレッシュされる結果、電荷貯蔵特性の異なるサブスタンダードメモリセルをうまく処理できる。
図２３は、本発明の一実施形態に係る図１のメモリ装置４０の代替可能な（別の）構成を示すブロック図である。
図２３の構成は、メモリアクセス動作とリフレッシュ動作を制御するための多様な追加的なエレメントを含み、制御回路４００の構成が変更されている点を除くと、図２に示した構成と同様である。
例えば、図２３の構成はメモリ装置４０のリフレッシュ状態を制御して発振信号ＯＳＣを生成する（セルフ）リフレッシュ状態（ＳＲＥＦ）制御器５４０を含む。それに加えて、図２３の構成は上述の制御回路４００のエレメントのうち、メモリブロック選択信号生成器４２０、リフレッシュサイクル制御器４３０、リフレッシュ周期信号生成器４４０、及びリセット回路４５０をリフレッシュ制御部５１０に組み込んでおり、カウンタ４１０をリフレッシュカウンタ５３０に組み込んである。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明の実施形態に係る装置、方法及びシステムでは、サブスタンダードメモリセルを含むメモリブロックが共にリフレッシュされ、他方、サブスタンダードメモリセルを含まないメモリブロックが共にリフレッシュされる。従って、本発明の実施形態に係わる方法、装置及びシステムによれば、チップ面積の非効率的な使用を避けながら電力消費の効率化を実現できる。
１０ システム
２０ 中央処理装置（ＣＰＵ）
３０ 使用者インタフェイス（インターフェース）
４０ メモリ装置
５０ 電源供給装置
６０ メモリ制御器
７０ バス・ネットワーク構造
１００ メモリセルアレイ
１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２、１５１、１５２、１６１、１６２、１７１、１７２、１８１、１８２ メモリブロック
２００ アドレスディコーダ
２１０ ロウアドレスディコーダ
２１０Ａ〜２１０Ｘ ロウディコーダ
２２０ コラムアドレスディコーダ
２２０Ａ〜２２０Ｘ カラムディコーダ
３００ 入・出力回路
４００ 制御回路
４１０ カウンタ
４２０ メモリブロック選択信号生成器
４２１、４２２、４２３、４２４、４２５、４２６、４２７、４２８ データフリップフロップ
４３０ リフレッシュサイクル制御器
４４０ リフレッシュ周期信号生成器
４４１、４４２、４４３、４４４ データフリップフロップ
４５０ リセット回路
４６０ ヒューズ部
４６１、４６５ ヒューズ回路
４６２、４６６、４６８ ヒューズ
４６３、４６７、４６９ インバータ
４６４
４８０ リフレッシュイネイブル信号生成器
５００ アドレスレジスタ
５５０ タイミングレジスタ
９００ 選択部
９０５ ロウアドレスＲＡ選択器

Claims (40)

  1. それぞれ少なくとも１つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル（以下、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ）メモリセルという）を含む第１の複数の第１メモリブロックを識別（ｉｄｅｎｔｉｆｙ）する段階と、
    サブスタンダードメモリセルを含まない第２の複数の第２メモリブロックを識別する段階と、
    ２つ以上のメモリブロックに対応する第１値を有するロウアドレスコードを生成する段階と、
    ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックであり、
    ２つ以上のメモリブロックに対応する第２値を有するロウアドレスコードを生成する段階と、
    ここで、前記２つ以上のメモリブロックは前記第２メモリブロックであり、
    前記第１値を有するロウアドレスコードに対応するメモリブロックに対して第１リフレッシュ周期で第１リフレッシュ動作を遂行する段階と、
    前記第２値を有するロウアドレスコードに対応するメモリブロックに対して前記第１リフレッシュ周期より長い第２リフレッシュ周期で第２リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。
  2. 前記第１の複数の第１メモリブロックを識別する段階は、
    前記メモリ装置内の複数のメモリブロックのメモリセルを予め設定したロジック状態にプログラミングする段階と、
    時間の経過に対して、プログラムされたメモリセルそれぞれの前記予め設定したロジック状態を保持する能力を検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
  3. 選択されたメモリブロック内の１つ以上のメモリセルが前記第２リフレッシュ周期の間に貯蔵された情報の保持に失敗したことを検出した場合、前記選択されたメモリブロックを前記第１の複数の第１メモリブロックとする段階をさらに含むことを特徴とする請求項２に記載のメモリ装置を動作する方法。
  4. それぞれ少なくとも１つのサブスタンダードメモリセルを含む前記第１の複数の第１メモリブロックの識別に基づいて、制御回路の選択されたヒューズを切断して、前記第１の複数の第１メモリブロックに対し遂行するべきリフレッシュ動作のタイミングを、前記第１リフレッシュ周期に調節する段階をさらに含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
  5. 前記第１値を有するロウアドレスコードを生成する段階は、
    それぞれＮのビット長を有し、単一のメモリブロックに対応する、非縮約ロウアドレスコード値を複数個、識別する段階と、
    それぞれＮ未満のビット長を有し、前記非縮約ロウアドレスコード値のうち１つ以上に対応する、縮約ロウアドレスコード値を複数個、識別する段階と、
    前記縮約ロウアドレスコード値のうち１つが、サブスタンダードメモリセルを含む少なくとも１つのメモリブロックに対応すると決定した場合、前記縮約ロウアドレスコードの値のうち１つを前記第１値として区別（ｄｉｓｔｉｎｇｕｉｓｈ）する段階と、を含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
  6. 前記非縮約ロウアドレスコード値に対応する前記メモリブロック内のサブスタンダードメモリセルの位置に基づいて、前記非縮約ロウアドレスコード値のうち１つ以上のビットを無視して前記非縮約ロウアドレスコード値と前記縮約ロウアドレスコード値の間のマッピングを決定する段階をさらに含むことを特徴とする請求項５に記載にメモリ装置を動作する方法。
  7. 前記マッピングは１つ以上のサブスタンダードメモリセルを含む少なくとも１つのメモリブロックに対応する縮約ロウアドレスコード値の数を最小化することを特徴とする請求項６に記載のメモリ装置を動作する方法。
  8. 前記メモリ装置はＤＲＡＭであることを特徴とする請求項１に記載のメモリ装置を動作する方法。
  9. 前記第２リフレッシュ周期は少なくとも２５６ナノ（ｎａｎｏ）秒であることを特徴とする請求項１に記載のメモリ装置を動作する方法。
  10. 複数のメモリブロックに対応するロウアドレスコードを識別する段階と、
    ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる１つを識別し、
    前記複数のメモリブロックそれぞれが少なくとも１つのサブスタンダードメモリセルを含むか否かを決める段階と、
    前記メモリブロックのうち少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち１つ以上のビットを省略して縮約ロウアドレスコードを生成する段階と、
    前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。
  11. 前記縮約ロウアドレスコードの特定の値に対応するメモリブロック中少なくとも１つがサブスタンダードメモリセルを含む場合、第１リフレッシュ周期を使用して前記特定の値に対応するメモリブロック全部をリフレッシュする段階と、
    前記縮約ロウアドレスコードの特定の値に対応するメモリブロック中どれもサブスタンダードメモリセルを含まない場合、第２リフレッシュ周期を使用して前記特定の値に対応するメモリブロック全部をリフレッシュする段階と、を含むことを特徴とする請求項１０に記載のメモリ装置を動作する方法。
  12. 前記第２リフレッシュ周期は前記第１リフレッシュ周期より長いことを特徴とする請求項１１に記載のメモリ装置を動作する方法。
  13. 前記縮約ロウアドレスコードを生成する段階は、
    前記ロウアドレスコードから第１ロウアドレスビットを省略して第１候補縮約ロウアドレスコードを生成する段階と、
    前記第１ロウアドレスビットを維持しながら前記ロウアドレスコードから第２ロウアドレスビットを省略して第２候補縮約ロウアドレスコードを生成する段階と、
    それぞれが前記第１候補縮約ロウアドレスコードの同じ値を有する少なくとも２つのメモリブロックを含むメモリブロックのグループからなる第１セットを識別する段階と、
    それぞれが前記第２候補縮約ロウアドレスコードの同じ値を有する少なくとも２つのメモリブロックを含むメモリブロックのグループからなる第２セットを識別する段階と、
    前記第１セット内のグループのうち、少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数を示す第１数を決定する段階と、
    前記第２セット内のグループのうち、少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数を示す第２数を決定する段階と、
    前記第１数が前記第２数より小さいか否かに基づいて、前記第１又は前記第２候補縮約ロウアドレスコードを前記縮約ロウアドレスコードに割り当てる段階と、を含むことを特徴とする請求項１０に記載のメモリ装置を動作する方法。
  14. 前記リフレッシュ動作は前記同時にリフレッシュされるメモリブロックのうち１つ以上がサブスタンダードメモリセルを含む場合には第１周期で遂行されて、前記同時にリフレッシュされるメモリブロックのうち１つ以上がサブスタンダードメモリセルを含まない場合は、前記第１周期より長い第２周期で遂行されることを特徴とする請求項１０に記載のメモリ装置を動作する方法。
  15. メモリ装置のリフレッシュ動作遂行方法であって、
    第１リフレッシュ周期を使用して第１グループのメモリブロックをリフレッシュする段階と、
    前記第１リフレッシュ周期より長い第２リフレッシュ周期を使用して第２グループのメモリブロックをリフレッシュする段階を含み、
    前記第１グループはサブスタンダードメモリセルを含むメモリブロックを含み、前記第２グループはサブスタンダードメモリセルを含むメモリブロックを含まず、
    前記メモリブロックの第１グループと第２グループへのグルーピングは、縮約ロウアドレスコードの同じ値を有するメモリブロックを同時にリフレッシュしながら、前記第１リフレッシュ周期を使用するメモリブロックの全体個数を最小化する、ことを特徴とするメモリ装置のリフレッシュ動作遂行方法。
  16. サブスタンダードメモリセルを有するメモリブロックを示す情報を受信する段階と、
    前記サブスタンダードメモリセルを含むメモリブロックを示す情報に基づいて前記縮約ロウアドレスコードを生成する段階と、をさらに含むことを特徴とする請求項１５に記載の方法。
  17. 前記メモリ装置はＤＲＡＭであることを特徴とする請求項１５に記載の方法。
  18. 前記第２周期は前記第１周期より長いことを特徴とする請求項１５に記載の方法。
  19. 制御回路の選択されたヒューズを切断して前記１グループのメモリブロックに遂行されるリフレッシュ動作のタイミングを前記第１リフレッシュ周期で調節する段階をさらに含むことを特徴とする請求項１５に記載の方法．
  20. 前記第１リフレッシュ周期より短い第３リフレッシュ周期を使用して第３グループのメモリブロックをリフレッシュする段階をさらに含み、前記第３グループはサブスタンダードメモリセルを有するメモリブロックを含むことを特徴とする請求項１５に記載の方法．
  21. それぞれがロウアドレスコードの相異なる値に対応する複数のメモリブロックを含むメモリセルアレイと、
    前記ロウアドレスコードのロウアドレスビットのサブセットで構成された縮約ロウアドレスコードを使用して前記複数のメモリブロックに対してリフレッシュ動作を遂行する制御器と、
    ここで、前記縮約ロウアドレスコードの各値は前記複数のメモリブロックのうち少なくとも２つを含むグループに対応し、
    複数の候補縮約ロウアドレスコードから前記縮約ロウアドレスコードを選択して少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数が最小化されるようにする選択回路と、を含むことを特徴とするメモリ装置。
  22. 前記縮約ロウアドレスコードの同じ値に対応する複数のメモリブロックからなり、少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループは、第１リフレッシュ周期を使用してリフレッシュされ、残りの他のメモリブロックのグループは前記第１リフレッシュ周期より長い第２リフレッシュ周期を使用してリフレッシュされることを特徴とする請求項２１に記載のメモリ装置。
  23. 前記第２リフレッシュ周期は前記第１リフレッシュ周期の整数倍であることを特徴とする請求項２２に記載のメモリ装置。
  24. 前記第２リフレッシュ周期は前記第１リフレッシュ周期の少なくとも２倍以上であることを特徴とする請求項２２に記載のメモリ装置。
  25. 前記各グループのメモリブロックに対応するブロック選択信号を受信して前記ブロック選択信号の連続したサイクルの間に相異なるリフレッシュ周期をアサート（出力）するリフレッシュ周期信号生成器をさらに含むことを特徴とする請求項２１に記載のメモリ装置。
  26. 前記リフレッシュ周期信号生成器はシフトレジスタを含むことを特徴とする請求項２５に記載のメモリ装置。
  27. 前記相異なるリフレッシュ周期信号の全体を通すサイクルは、前記第２リフレッシュ周期と同じ時間を有することを特徴とする請求項２５に記載のメモリ装置。
  28. 前記相異なるリフレッシュ周期信号のうち１つの時間区間は前記第１リフレッシュ周期の時間区間に対応することを特徴とする請求項２５に記載のメモリ装置。
  29. 前記メモリセルはＤＲＡＭであることを特徴とする請求項２１に記載のメモリ装置。
  30. カウンタ信号を受信して前記カウンタ信号に同期して前記各グループのメモリブロックに対応するブロック選択信号を生成するメモリブロック選択信号生成器をさらに含むことを特徴とする請求項２１に記載のメモリ装置。
  31. 前記メモリブロック選択信号生成器はシフトレジスタを含むことを特徴とする請求項３０に記載のメモリ装置。
  32. 前記制御器は、対応するメモリブロックのグループが１つ以上のサブスタンダードメモリセルを含むことを切断により示すヒューズを含むヒューズ部を含むことを特徴とする請求項２１に記載のメモリ装置。
  33. 前記ヒューズ部は前記ヒューズ部を切断して前記対応するメモリブロックのグループのリフレッシュ周期が決定されるように構成されることを特徴とする請求項３２に記載のメモリ装置。
  34. それぞれがロウアドレスコードの相異なる値に対応する複数のメモリブロックを含むメモリセルアレイと、
    ここで、前記メモリブロックのサブセット（部分集合）はそれぞれ少なくとも１つのサブスタンダードメモリセルを含み、
    前記サブスタンダードメモリセルを含むメモリブロックを検出するサブスタンダードメモリセル検出器と、
    前記ロウアドレスコードのロウアドレスビットのサブセットで構成された縮約ロウアドレスコードを使用して前記複数のメモリブロックに対してリフレッシュ動作を遂行する制御器と、
    ここで、前記縮約ロウアドレスコードの各値は前記複数のメモリブロックのうち少なくとも２つを含むグループに対応し、
    複数の候補縮約ロウアドレスコードから前記縮約ロウアドレスコードを選択して少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループの数が最小化されるようにする選択回路と、を含むことを特徴とするメモリシステム。
  35. 前記サブスタンダードメモリセル検出器は、前記メモリブロックを予め設定した値を貯蔵するようにプログラムして、予め設定した時間区間後に前記貯蔵された値を読み出し劣弱なチャージ貯蔵特性を有するセルを識別してサブスタンダードメモリセルを検出することを特徴とする請求項３４に記載のメモリシステム。
  36. 少なくとも１つのサブスタンダードメモリセルを含むメモリブロックを含むグループは第１リフレッシュ周期を使用してリフレッシュされ、残りのメモリブロックのグループは前記第１リフレッシュ周期より長い第２リフレッシュ周期を使用してリフレッシュされることを特徴とする請求項３４に記載のメモリシステム．
  37. それぞれが少なくとも１つのサブスタンダードメモリセルを含む複数の第１メモリブロックと、
    サブスタンダードメモリセルを含まない複数の第２メモリブロックと、
    ２つ以上のメモリブロックに対応する第１値を有する第１ロウアドレスコードを生成して（ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックである）、２つ以上のメモリブロックに対応する第２値を有する第２ロウアドレスコードを生成する（ここで、前記２つ以上のメモリブロックは前記第２メモリブロックである）制御回路と、
    前記第１値を有する前記第１ロウアドレスコードに対応する前記メモリブロックに対して第１リフレッシュ周期で第１リフレッシュ動作を遂行し、前記第２値を有する前記第２ロウアドレスコードに対応する前記メモリブロックに対して第２リフレッシュ周期で第２リフレッシュ動作を遂行するリフレッシュ回路と、を含むことを特徴とするメモリ装置。
  38. 前記第２リフレッシュ周期は前記第１リフレッシュ周期の少なくとも４倍であることを特徴とする請求項３７に記載のメモリ装置。
  39. カウンタ信号を受信して前記カウンタ信号に同期して前記各グループのメモリブロックに対応するブロック選択信号を生成するメモリブロック選択信号生成器と、
    前記各グループのメモリブロックに対応するブロック選択信号を受信して前記ブロック選択信号の連続したサイクルの間に相異なるリフレッシュ周期をアサート（出力）して、前記第１及び第２リフレッシュ周期を制御するリフレッシュ周期信号生成器と、をさらに含むことを特徴とする請求項３７に記載のメモリ装置。
  40. 前記第１リフレッシュ周期は前記リフレッシュ周期信号のうち１つの時間区間と同一であることを特徴とする請求項１５に記載のメモリ装置。
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