JP2006323909A

JP2006323909A - 半導体装置

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Publication number: JP2006323909A
Application number: JP2005144942A
Authority: JP
Inventors: Chiaki Dono; 千晶堂野; Koji Koshikawa; 康二越川
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2006-11-30
Anticipated expiration: 2025-05-18
Also published as: US20090201757A1; US7551502B2; US20060262625A1; US7697360B2; JP4609813B2

Abstract

【課題】リフレッシュ動作が必要なメモリセルがマトリクス状に配置された半導体装置には、リテンション時間の短いメモリセルが存在し、歩留まりを低下させるという問題がある。
【解決手段】リフレッシュコマンドの形態（分散リフレッシュ、又は集中リフレッシュ）により、倍増リフレッシュ実行手段を変更ことで、倍増リフレッシュ時に問題となる内部電源ドロップを抑制することができるリフレッシュ方法、及び半導体装置。
【選択図】図４

Description

本発明は、半導体装置に係り、リフレッシュサイクルを変更できる半導体装置に関する。

半導体装置として、大容量で、かつランダムアクセス可能なダイナミック型ランダムアクセスメモリ（以下、DRAMと称する。）がある。DRAMは、キャパシタに蓄えられた電荷量を記憶情報とすることから、これらの電荷量が失われる前に読み出し増幅して元の状態に戻すリフレッシュ動作が必要である。DRAMにおけるメモリセルのキャパシタに蓄えられた電荷量が失われる時間（情報保持時間、または、リテンション時間と称される。）はメモリセルにより異なり、一定ではない。

これらのリテンション時間は短いものから長いものまで連続的に分布している。メモリセルに書き込まれた“HIGHデータ”の電荷量が接合リークにより失われることが主たる理由であるが、表面リークとか、その他隣接セルとの関係によってもリテンション時間は影響される。メモリセルにおけるリテンション時間は、大部分のメモリセルは長い時間を有しているが、ごく一部分のメモリセルが短い時間となっている。これらのリテンション時間の短いセルは、冗長メモリセルに置換されることで救済される。しかし、冗長回路数の制限から救済されずに、リテンション時間の短いメモリセルがそのまま存在することがある。

リテンション時間の短いメモリセルが存在した場合には、その半導体装置は規格外品で不良製品となり、製品の歩留まりを低下させ、製品コストを上昇させることになる。そのために冗長回路を数多く備え、全てのリテンション時間の短いメモリセルを救済する方法がある。しかし、数多くの冗長回路を備えた場合には、半導体装置のチップ面積が増大することで、逆に製品コストが上昇させるという新たな問題点が発生する。

このような問題に対応したものとしては、例えば、下記特許文献に記載されたような技術が提案されている。特許文献１に記載された半導体装置では、リテンション時間の短い特定のセルに対するリフレッシュを他のセルに対するリフレッシュよりも頻繁に行い救済することで、チップ面積の縮小及びコスト低減を図った半導体記憶装置が示されている。また特許文献２には、リテンション時間の短いメモリセルのアドレスをヒューズ回路群に記憶させ、長周期及び短周期で半導体装置をリフレッシュさせる。長周期と特定されたメモリセルにおいては短周期のリフレッシュをスキップすることで、ヒューズ回路情報に従って短周期、または長周期のリフレッシュを行う半導体装置が示されている。これらの文献によれば、リテンション時間の短いメモリセルに対して短周期のリフレッシュを行うことで、冗長回路に置換することなく救済することができる。

またデータリテンション時間が短いメモリセルを救済する手段として、倍増リフレッシュがある。しかし、倍増リフレッシュは通常リフレッシュに対して２倍のワード線を活性化されるために、チップ内部に設けられる電源回路の供給能力を２倍にする必要がある。倍増リフレッシュで短周期リフレッシュを行う場合には、電源回路の面積が通常の２倍必要となり、チップコストの上昇を招くという短所がある。

特開平４−０１０２９７号公報特開平８−３０６１８４号公報

上記したように半導体装置にはリテンション時間の短いメモリセルが存在し、歩留まりを低下させるという問題がある。また倍増リフレッシュを適用した場合には、チップ内部の電源ドロップが大きく電源回路の面積が通常の２倍必要となり、チップコストの上昇を招くという問題が発生する。そのためにチップ内部の電源ドロップを抑制するため、リフレッシュコマンドの入力形態に適した倍増リフレッシュ動作形態が望まれている。

またＤＤＲ２の集中リフレッシュ対し、ＤＤＲ１以前のＳＤＲＡＭであれば、ＤＲＡＭのデータシートに記載されたリフレッシュサイクル数、例えば８１９２回／６４ｍｓ等で連続するリフレッシュコマンド数が決められている。この時、８１９２回のリフレッシュコマンドを６４ｍｓ毎に入力すればメモリセルのデータが保持されることを意味する。この時、８１９２回／６４ｍｓでも、４０９６（＝８１９２／２）回／３２（＝６４／２）ｍｓでもメモリセルのデータが保持されるが、８１９２回／６４ｍｓでは倍増リフレッシュの効果が得られない。８１９２回／６４ｍｓの場合、３２ｍｓ毎にメモリセルがリフレッシュされないからである。ここで８１９２÷Ｋ回／６４÷Ｋ（ｍｓ）としたときＫ＝２以上でリフレッシュコマンドを入れた時、倍増リフレッシュの効果が得られることになる。よってＤＤＲ１以前のＳＤＲＡＭでは、ユーザのリフレッシュコマンドの入力形態により倍増リフレッシュの効果が得られない場合があるという問題がある。ただし、ＤＤＲ２以降の規格で定められたＳＤＲＡＭにおいては、集中リフレッシュの形態では最大８回以下でしかリフレッシュコマンドが連続入力できないため、倍増リフレッシュを用いることで、短周期のリフレッシュ効果を得ることができる。

本発明の課題は，上記した問題に鑑み、リテンション時間の短いメモリセルに対するリフレッシュ周期を短周期とする倍増リフレッシュ適用時に、チップ内部の電源ドロップを抑制するため、リフレッシュコマンドの入力形態により倍増リフレッシュの動作実行手段を選択することで、リテンション時間の短いメモリセルを救済するリフレッシュ方法、及び半導体装置を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。

本願の半導体装置は、リフレッシュコマンドの形態（分散リフレッシュ、又は集中リフレッシュ）により、倍増リフレッシュ実行手段を変更することを特徴とする。

本願の半導体装置における前記倍増リフレッシュ実行手段は、リフレッシュコマンドが入力されたサイクルにおいて、アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、次のリフレッシュコマンドが入力されるときに通常リフレッシュ動作を行わないで、前記ペアアドレスに対する倍増リフレッシュ動作を割り込ませる第１の倍増リフレッシュ実行手段を備えたことを特徴とする。

本願の半導体装置における前記第１の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、次のリフレッシュコマンドが入力されるときに、前記アドレスセレクタはアドレスのカウントアップを停止し、前のリフレッシュコマンドが入力されたとき選択されたアドレスを保持することを特徴とする。

本願の半導体装置における前記倍増リフレッシュ実行手段は、前記リフレッシュコマンドが入力されたサイクルにおいて、アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、前記ペアアドレスに対して前記入力されたリフレッシュコマンドと同じリフレッシュサイクルにおいて倍増リフレッシュ動作を行う第２の倍増リフレッシュ実行手段を備えたことを特徴とする。

本願の半導体装置における前記第２の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスを有したワード線と、ペアワード線とを同時にパラレルにリフレッシュすることを特徴とする。

本願の半導体装置における前記第２の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスを有したワード線と、ペアワード線とを前記入力されたリフレッシュコマンドと同じリフレッシュサイクル内で時分割パラレルリフレッシュすることを特徴とする。

本願の半導体装置は、入力されたリフレッシュコマンドがリフレッシュコマンドの形態（分散リフレッシュ、集中リフレッシュ）、及びペアアドレスが倍増リフレッシュであるかを判断し、リフレッシュ実行手段として、通常リフレッシュ実行手段と、前記入力されたリフレッシュコマンドと同じリフレッシュサイクルにおいて前記ペアアドレスに対する倍増リフレッシュ動作を割り込ませる第１の倍増リフレッシュ実行手段と、前記入力されたリフレッシュコマンドと同じリフレッシュサイクルにおいて前記ペアアドレスに対して倍増リフレッシュ動作を行う第２の倍増リフレッシュ実行手段と、を選択する多重リフレッシュ制御回路を備えたことを特徴とする。

本願の半導体装置における前記多重リフレッシュ制御回路は、単位時間に入力されるリフレッシュコマンド数をカウントすることで、リフレッシュコマンドの形態を認識し、前記リフレッシュ実行手段を選択することを特徴とする。

本願の半導体装置における前記単位時間を計数するタイマーは、セルフリフレッシュタイマーと共有することを特徴とする。

本願の半導体装置における前記多重リフレッシュ制御回路は、リフレッシュコマンドが分散リフレッシュで、倍増リフレッシュが必要な場合には、前記第２の倍増リフレッシュ実行手段を選択することを特徴とする。

本願の半導体装置における前記多重リフレッシュ制御回路は、リフレッシュコマンドが集中リフレッシュで、倍増リフレッシュが必要な場合には、初めに前記第２の倍増リフレッシュ実行手段を選択し、倍増リフレッシュがＮ回連続した場合には前記第１の倍増リフレッシュ実行手段を選択し、前記Ｎは４であることを特徴とする。

本願の半導体装置における前記多重リフレッシュ制御回路は、単位時間に入力されるリフレッシュコマンド数と連続倍増リフレッシュ回数とをカウントすることで、前記リフレッシュ実行手段を選択することを特徴とする。

本願のリフレッシュ方法は、ワード線とビット線との交点にメモリセルが配置された半導体装置のリフレッシュ方法において、リテンション時間の短いワード線アドレスを記憶させるステップと、リフレッシュコマンドによりワード線アドレスをカウントアップして発生させるステップと、前記発生されたワード線アドレスと前記リテンション時間の短いワード線アドレスとを比較し、リフレッシュ方法を決定するステップと、前記発生されたワード線アドレスで選択されたワード線、又は前記発生されたワード線アドレスで選択されたワード線及びペアワード線をリフレッシュするステップと、を備えたことを特徴とする。

本願のリフレッシュ方法においては、前記リフレッシュ方法は、入力されたリフレッシュコマンドにより前記発生されたワード線アドレスで選択されるワード線をリフレッシュするステップと、前記入力されたリフレッシュコマンドの次に入力されるリフレッシュコマンドにより前記発生されたワード線アドレスで選択されたワード線のペアワード線をリフレッシュするステップと、を備えたことを特徴とする。

本願のリフレッシュ方法においては、前記ペアワード線をリフレッシュする場合には、前記ワード線アドレスのカウントアップを停止することを特徴とする。

倍増リフレッシュが適用される半導体装置において、リフレッシュコマンドの入力形態により最適な倍増リフレッシュ動作を決めることで、内部発生電源電圧ＶＰＰの低下を抑制し、倍増リフレッシュによるリフレッシュ特性が向上できるリフレッシュ方法、半導体装置が得られる。

本発明のリフレッシュ方法、及びリフレッシュ方法を備えた半導体装置について、図面を参照して説明する。

実施例１として、図１、図５を用いて説明する。本実施例は分散リフレッシュにおいて、倍増リフレッシュを行うことでリテンション時間の短いメモリを救済する実施例である。分散リフレッシュとは、リフレッシュコマンドＲＥＦを最長間隔（ｔＲＥＦｉ）に１回入力され、リフレッシュを行うことである。例えば７．８μｓ毎にリフレッシュコマンドがメモリコントローラ（チップ外部）から発行される形態である。逆にリフレッシュコマンドＲＥＦを最短間隔（ｔＲＦＣ）で２回以上連続入力され、連続リフレッシュを行うことを集中リフレッシュと称する。集中リフレッシュとは、例えば１０５ｎｓ毎にリフレッシュコマンドがメモリコントローラ（チップ外部）から発行される形態である。

多重リフレッシュ制御回路でリフレッシュコマンドＲＥＦ数をカウントし、リフレッシュ形態として分散、集中リフレッシュを識別する。このとき時間を計測するタイマーとしては、後述するセルフリフレッシュタイマーを共用することも出来る。図１は本実施例のリフレッシュ方法のタイミングチャートであり、（Ａ）パラレルリフレッシュ、（Ｂ）時分割パラレルリフレッシュを示す。ここで１つのリフレッシュコマンドサイクル内でワード線及びペアワード線をリフレッシュすることを総称してパラレルリフレッシュとし、ほぼ同時刻にワード線及びペアワード線をリフレッシュすることをパラレルリフレッシュ、時分割してパラレルにリフレッシュすることを時分割パラレルリフレッシュと称する。一方後述する次のリフレッシュコマンドサイクルに挿入される倍増リフレッシュをシリアルリフレッシュと称する。図５には本願に係る半導体装置の概略ブロック図を示す。図５には本発明に関係する構成部のみの概略ブロック図を示し、通常の半導体装置と同一構成については省略している。

本願の半導体装置は、コントローラ１、セルフリフレッシュタイマー２、リフレッシュカウンタ３、アドレスセレクタ４、アドレスバッファ５、ヒューズ回路群６、多重リフレッシュ制御回路７、プリデコーダ８、選択回路９、ロウデコーダ１０、メモリアレイ１１、センスアンプ１２、Ｙスイッチ１３、カラムデコーダ１４及びＩ／Ｏ回路１５から構成される。本願においては、特にヒューズ回路群６と、多重リフレッシュ制御回路７及び選択回路９とを備えたことを特徴とする。

コントローラ１は外部入力端子２１から入力されるコマンドＣＯＭをデコードし、コマンドに従って各ブロックに制御信号を送り、半導体装置の各種動作を制御する。セルフリフレッシュタイマー２はリフレッシュ間隔を計測するためのタイマーである。リフレッシュカウンタ３はリフレッシュ回数をカウントアップし、設定回数になるとリセットされ、再び最初からカウントアップする。アドレスセレクタ４はリフレッシュカウンタのカウント数に従ってリフレッシュすべきアドレスを自動発生させる。アドレスバッファ５は外部入力端子１２からのアドレスまたはアドレスセレクタからのアドレスが入力され、デコーダ及びヒューズ回路群にアドレスを出力する。

ヒューズ回路群６はリテンション時間が短く短周期で行う倍増リフレッシュすべきメモリセルのロウアドレスを記憶する。多重リフレッシュ制御回路７はコントローラ１、セルフリフレッシュタイマー２及びヒューズ回路６からの信号を入力され、リフレッシュカウンタ３、選択回路９を制御し、最適なリフレッシュ方法を選択する。多重リフレッシュ制御回路７は入力されたリフレッシュコマンドがリフレッシュコマンドの形態（分散リフレッシュ、集中リフレッシュ）、及びペアアドレスが倍増リフレッシュであるかを判断し、最適なリフレッシュ実行手段を選択する。プリデコーダ８はロウデコーダの一部でメモリアレイの各ブロックを選択するデコーダである。選択回路９はプリデコーダからの出力に対しさらに多重リフレッシュ制御回路７からの制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を加味し、ロウデコーダ１０を制御する。

複数のロウデコーダ１０はメモリアレイ１１のそれぞれのワード線を活性化する。複数のメモリアレイ１１には、それぞれメモリセルがマトリクス状に配置され、ワード線及びビット線の交点にメモリセルが配置されている。配置されるメモリセルは一定期間毎にリフレッシュされる必要がある。各ビット線はセンスアンプＳＡ１２に接続されている。各センスアンプはカラムデコーダ１４により選択されたＹＳＷ１３によりＩ／Ｏ回路１５とデータをやり取りする。Ｉ／Ｏ回路１５はＤＱピン２３により外部とのデータをやり取りする。

ここでメモリアレイ１１及びロウデコーダ１０は４つのブロックに分かれている。例えば、全体として８１９２本のワード線であり、１つのブロックは２０４８本のワード線で構成されている。各ブロックはワード線０〜２０４７、２０４８〜４０９５、４０９６〜６１４３、６１４４〜８１９１と配置されている。通常のリフレッシュはリフレッシュコマンドＲＥＦにより、順次ワード線が活性化され、６４ｍｓ毎にリフレッシュされる。

例えばワード線０００３のメモリアレイのリテンション時間が短く短周期リフレッシュしたい場合には、ワード線０００３のリフレッシュ時とともにワード線４０９９（４０９６＋０００３）のリフレッシュ時にもワード線０００３をリフレッシュする。このリフレッシュとすることで短周期のリフレッシュは３２ｍｓ毎に行われることになる。リテンション時間が短くメモリに対して短周期リフレッシュを行うことで、リテンション時間が短くメモリを救済することができる。ワード線０００３と、ワード線４０９９（４０９６＋０００３）との関係をそれぞれペアワード線と呼ぶ。

さらにワード線０００３のリフレッシュ時とともに、ワード線２０５１（２０４８＋０００３）、ワード線４０９９（２０４８ｘ２＋０００３）、ワード線６１４７（２０４８ｘ３＋０００３）のリフレッシュ時にもリフレッシュする。このリフレッシュとすることで短周期のリフレッシュは１６ｍｓ毎に行われることになる。アドレスセレクタ４で自動発生されるアドレスに従ってリフレッシュされるワード線と、ペアとなるワード線が別ブロックであり、同時にリフレッシュされるように構成する。従って、１／２の短周期リフレッシュの場合には２ブロック以上が必要であり、１／４の短周期リフレッシュの場合には４ブロック以上の構成とすればよい。従ってメモリアレイ１１及びロウデコーダ１０は４つのブロックに分かれているが、特にこれらに限定されるものではない。

リフレッシュされるワード線と、そのペアワード線の関係は別ブロックであり、センスアンプが共有されてなく、短周期リフレッシュとして同時にリフレッシュできるように構成されていればよい。以下の記載においては説明が単純化できるように、１／２の短周期リフレッシュを行う倍増リフレッシュとし、最上位のアドレスビットが反転した関係にあるワード線同士をペアワード線とする。従ってワード線“０００３”と、ワード線“１００３”がペアとなる。またワード線はアドレスにより規定されることからアドレス“０００３”、ワード線“０００３”は同意語として扱う。

図１に本実施例のリフレッシュ方法に係り、同じリフレッシュサイクル内で実施される倍増リフレッシュで、（Ａ）パラレルリフレッシュ、（Ｂ）時分割パラレルリフレッシュのタイミングチャート図を示す。本実施例は分散リフレッシュであり、最長間隔（ｔＲＥＦｉ）７．８μｓに１回のリフレッシュコマンドＲＥＦが入力され、短周期リフレッシュとしては１／２の周期でリフレッシュする倍増リフレッシュの実施例である。図１（Ａ）においては、リフレッシュ周期（サイクル）７．８μｓ毎にリフレッシュコマンドＲＥＦが時刻ｔ０，ｔ１，ｔ２に入力されている。時刻ｔ０においては、最初のアドレスとして“００００”が入力され、ワード線“００００”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１０００”に接続されたメモリセルのリテンション時間は正常であることから倍増リフレッシュは行われない。

時刻ｔ１においては、次のアドレスとして“０００１”が入力され、ワード線“０００１”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００１”に接続されたメモリセルのリテンション時間が短いことから、ペアワード線“１００１”のリフレッシュが同時に行われる。ワード線“０００１”及びペアワード線“１００１”に接続されたメモリセルが同時にパラレルリフレッシュされる。このペアワード線“１００１”は、自分のアドレス“１００１”が選択されたときにも再びリフレッシュされる。正常であるメモリのリフレッシュ周期に対して、リテンション時間の短いメモリには１／２のリフレッシュ周期で倍増リフレッシュがおこなわれる。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

次の時刻ｔ２においても同様に、アドレスが１つカウントアップし、“０００２”が入力され、ワード線“０００２”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００２”に接続されたメモリセルのリテンション時間が短いことから、ペアワード線“１００２”のリフレッシュが行われる。このペアワード線“１００２”は自分のアドレス“１００２”が選択されたときにも再びリフレッシュされることで、正常であるメモリにおけるリフレッシュ周期に対して、１／２の倍増リフレッシュがおこなわれる。このようにしてリテンション時間の短いメモリセルに対しては、自分のアドレスが選択された時と、ペアアドレスが選択された時の２回リフレッシュ（倍増リフレッシュ）される。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

図１（Ｂ）には、倍増リフレッシュを時分割パラレルに行う実施例を示す。リフレッシュ周期（サイクル）７．８μｓ毎にリフレッシュコマンドＲＥＦが時刻ｔ０，ｔ１，ｔ２に入力されている。時刻ｔ０においては、最初のアドレスとして“００００”が入力され、ワード線“００００”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１０００”に接続されたメモリセルのリテンション時間は正常であることからリフレッシュされない。

時刻ｔ１においては、次のアドレスとして“０００１”が入力され、ワード線“０００１”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００１”に接続されたメモリセルのリテンション時間が短いことからリフレッシュが同一リフレッシュサイクル内に行われる。ワード線“０００１”及びペアワード線“１００１”に接続されたメモリセルが時分割パラレルリフレッシュされる。図１（Ａ）との違いはほぼ同時刻のパラレルリフレッシュが、時分割パラレルリフレッシュに変更されたことである。このペアワード線“１００１”は自分のアドレス“１００１”が選択されたときにも再びリフレッシュされることで倍増リフレッシュされる。正常であるメモリのリフレッシュ周期に対して、リテンション時間の短いメモリには１／２のリフレッシュ周期で倍増リフレッシュがおこなわれる。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

次の時刻ｔ２においても同様に、アドレスが１つカウントアップされ、“０００２”が入力され、ワード線“０００２”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００２”に接続されたメモリセルのリテンション時間が短いことから時分割パラレルリフレッシュが行われる。このペアワード線“１００２”は自分のアドレス“１００２”が選択されたときにも再びリフレッシュされることで、正常であるメモリにおけるリフレッシュ周期に対して、１／２の倍増リフレッシュがおこなわれる。このようにしてリテンション時間の短いメモリセルに対しては、自分のアドレスが選択された時と、ペアアドレスが選択された時の２回リフレッシュ（倍増リフレッシュ）される。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

ここで再び図５を参照して、半導体装置の回路ブロックの動作を説明する。リフレッシュコマンドＲＥＦが入力され、コントローラ１からリフレッシュ動作のコマンドが出力される。リフレッシュカウンタ３からカウンタによりアドレスセレクタ４はリフレッシュすべきアドレスを発生させる。図１においては最初のアドレス“００００”が発生され、アドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレスのペアアドレスであるワード線が倍増リフレッシュを必要である場合にはヒット信号を活性化させる。通常リフレッシュの場合にはヒット信号を非活性のままとする。アドレス“００００”の場合にはペアアドレス “１０００”は通常リフレッシュであることから、ヒット信号は非活性化のままとなる。従ってプリデコーダ８、ロウデコーダ１０に入力されたアドレスに従ってワード線“００００”がリフレッシュされる。

設定された時間が経過し、次のリフレッシュ時刻ｔ１となる。セルフリフレッシュタイマー２からキャリー信号２６が出力され、キャリー信号２６とリフレッシュコマンドＲＥＦが入力されたコントローラ１はリフレッシュカウンタ３をカウントアップさせ、アドレスセレクタ４に出力する。アドレスセレクタ４は、アドレスをアップさせ、アドレス“０００１”を指定する。アドレス“０００１”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレスのペアアドレスであるワード線が倍増リフレッシュを必要である場合にはヒット信号を活性化させる。通常リフレッシュの場合にはヒット信号を非活性のままとする。アドレス“０００１”の場合にはペアアドレス “１００１”は倍増リフレッシュが必要であることから、ヒット信号が活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。制御信号ＩＮＴ２７、ＭＵＬＴＩ２８はリフレッシュ方法を制御する信号である。

図１（Ａ）のパラレルリフレッシュの場合には制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｈ”が出力され、図１（Ｂ）の時分割パラレルリフレッシュの場合にはＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｈ”が出力される。制御信号ＩＮＴ２７、ＭＵＬＴＩ２８によりロウデコーダを制御することでワード線“０００１”、ペアワード線“１００１”が活性化され、パラレル又は時分割パラレルにリフレッシュされる。このときプリデコーダ８の出力はペアワード線“１００１”を有するブロックは非選択となるが、選択回路９により選択することになる。従って制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を直接プリデコーダ８に入力する構成とすることもできる。

再び設定された時間が経過し、次のリフレッシュ時刻ｔ２となる。セルフリフレッシュタイマー２からキャリー信号２６が出力され、キャリー信号２６とリフレッシュコマンドＲＥＦがコントローラ１に入力される。以下のブロック動作に関してはリフレッシュ時刻ｔ１と同様であることからその詳細な説明は省略する。

本実施例においては、リテンション時間の短いメモリセルを有するワード線のアドレスをヒューズ回路群に記憶させ、記憶された情報によりペアワード線のリフレッシュ時にもリフレッシュすることで、１／２周期の倍増リフレッシュとする。倍増リフレッシュは同じリフレッシュコマンドのサイクル内でのパラレルまたは時分割パラレルでフレッシュされる。これらのリフレッシュとすることで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できるリフレッシュ方法が得られる。このリフレッシュ方法を備えた半導体装置が得られる。

本願の実施例２について図２、図５を用いて説明する。本実施例は集中リフレッシュにおいて、倍増リフレッシュを行うことでリテンション時間の短いメモリを救済するリフレッシュ方法を行う実施例である。図２に本実施例のリフレッシュ方法に係り、同じリフレッシュサイクル内で実施される倍増リフレッシュで、（Ａ）パラレルリフレッシュ、（Ｂ）時分割パラレルリフレッシュのタイミングチャート図を示す。図５には本願に係る半導体装置の概略ブロック図を示す。図２においては、集中リフレッシュであり最長間隔（ｔＲＥＦｉ）７．８μｓ内に複数のリフレッシュコマンドＲＥＦが最短間隔（ｔＲＦＣ）で連続入力され、それぞれリフレッシュ動作がおこなわれる。短周期リフレッシュとしては１／２の周期でリフレッシュする倍増リフレッシュである。ここで最短間隔（ｔＲＦＣ）とは、例えば１０５ｎｓであり、ＤＤＲ２においては、リフレッシュコマンドＲＥＦは最大８回まで入力することができる。

図２（Ａ）においては、リフレッシュ期間に最短間隔（ｔＲＦＣ）にリフレッシュコマンドＲＥＦが時刻Ｔ０，Ｔ１，Ｔ２に入力されている。時刻Ｔ０においては、最初のアドレスとして“００００”が入力され、ワード線“００００”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１０００”に接続されたメモリセルのリテンション時間は正常であることから倍増リフレッシュは行われない。

時刻Ｔ１においては、次のアドレスとして“０００１”が入力され、ワード線“０００１”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００１”に接続されたメモリセルのリテンション時間が短いことから、ペアワード線“１００１”にもリフレッシュが同時に行われる。ワード線“０００１”及びペアワード線“１００１”に接続されたメモリセルが同時にパラレルリフレッシュされる。このペアワード線“１００１”は自分のアドレス“１００１”が選択されたときにも再びリフレッシュされる。正常であるメモリのリフレッシュ周期に対して、リテンション時間の短いメモリには１／２のリフレッシュ周期で倍増リフレッシュがおこなわれる。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

次の時刻Ｔ２においても同様に、アドレスが１つカウントアップされ、“０００２”が入力され、ワード線“０００２”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００２”に接続されたメモリセルのリテンション時間が短いことから、ペアワード線“１００２”にもリフレッシュが行われる。このペアワード線“１００２”は自分のアドレス“１００２”が選択されたときにも再びリフレッシュされることで、正常であるメモリにおけるリフレッシュ周期に対して、１／２の倍増リフレッシュがおこなわれる。このようにしてリテンション時間の短いメモリセルに対しては、自分のアドレスが選択された時と、ペアアドレスが選択された時の２回リフレッシュ（倍増リフレッシュ）される。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

図２（Ｂ）には、倍増リフレッシュを時分割パラレルに行う実施例を示す。リフレッシュコマンドＲＥＦが最短時間（ｔＲＦＣ）に時刻Ｔ０，Ｔ１，Ｔ２に入力されている。時刻Ｔ０においては、最初のアドレスとして“００００”が入力され、ワード線“００００”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１０００”に接続されたメモリセルのリテンション時間は正常であることからリフレッシュされない。

時刻Ｔ１においては、次のアドレスとして“０００１”が入力され、ワード線“０００１”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００１”に接続されたメモリセルのリテンション時間が短いことからリフレッシュが同一リフレッシュサイクル内に行われる。ワード線“０００１”及びペアワード線“１００１”に接続されたメモリセルが時分割パラレルリフレッシュされる。図２（Ａ）との違いはほぼ同時刻のパラレルリフレッシュが、時分割パラレルリフレッシュに変更されたことである。このペアワード線“１００１”は自分のアドレス“１００１”が選択されたときにも再びリフレッシュされることで倍増リフレッシュされる。正常であるメモリのリフレッシュ周期に対して、リテンション時間の短いメモリには１／２のリフレッシュ周期で倍増リフレッシュがおこなわれる。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

次の時刻Ｔ２においても同様に、アドレスが１つカウントアップし、“０００２”が入力され、ワード線“０００２”に接続されたメモリセルがリフレッシュされる。このとき、ペアアドレスを有するペアワード線“１００２”に接続されたメモリセルのリテンション時間が短いことから時分割パラレルリフレッシュが行われる。このペアワード線“１００２”は自分のアドレス“１００２”が選択されたときにも再びリフレッシュされることで、正常であるメモリにおけるリフレッシュ周期に対して、１／２の倍増リフレッシュがおこなわれる。このようにしてリテンション時間の短いメモリセルに対しては、自分のアドレスが選択された時と、ペアアドレスが選択された時の２回リフレッシュ（倍増リフレッシュ）される。このように倍増リフレッシュすることで、リテンション時間の短いメモリセルが救済できる。

ここで再び図５を参照して、半導体装置の回路ブロックの動作を説明する。リフレッシュコマンドＲＥＦが入力され、コントローラ１からリフレッシュ動作のコマンドが出力される。リフレッシュカウンタ３からカウンタによりアドレスセレクタ４はリフレッシュすべきアドレスを発生させる。まず最初のアドレス“００００”が発生され、アドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８及びロウデコーダ１０に入力される。

図２（Ａ）のパラレルリフレッシュの場合にはＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｈ”が出力され、図２（Ｂ）の時分割パラレルリフレッシュの場合にはＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｈ”が出力される。制御信号ＩＮＴ２７、ＭＵＬＴＩ２８によりロウデコーダを制御することでワード線“０００１”、ペアワード線“１００１”が活性化され、パラレル又は時分割パラレルにリフレッシュされる。このときプリデコーダ８の出力はペアワード線“１００１”を有するブロックは非選択となるが、選択回路９により選択することになる。従って制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を直接プリデコーダ８に入力する構成とすることもできる。

本実施例においては、リテンション時間の短いメモリセルを有するワード線のアドレスをヒューズ回路群に記憶させ、記憶された情報によりペアワード線のリフレッシュ時にもリフレッシュし、１／２周期の倍増リフレッシュとする。倍増リフレッシュは同じリフレッシュコマンドのサイクル内でのパラレルまたは時分割パラレルでフレッシュされる。これらのリフレッシュ方法とすることで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できるリフレッシュ方法が得られる。このリフレッシュ方法を備えた半導体装置が得られる。

本願の実施例３について図３、図５を用いて説明する。本実施例は集中リフレッシュにおいて、最短間隔（ｔＲＦＣ）でリフレッシュコマンド（ＲＥＦ）が連続入力され、倍増シリアルリフレッシュとして次のリフレッシュサイクルに挿入される実施例である。倍増リフレッシュが次のリフレッシュサイクルに挿入されることから倍増シリアルリフレッシュと呼ぶ。図３に本実施例における倍増シリアルリフレッシュのタイミングチャートを示す。図５には本願に係る半導体装置の概略ブロック図を示す。

図３のタイミングチャートには、最長間隔（ｔＲＥＦｉ）内に６個のリフレッシュコマンドＲＥＦが入力されている。時刻Ｔ０でリフレッシュコマンドＲＥＦが入力され、最初のアドレス“００００”のワード線がリフレッシュされる。このとき、ペアワード線“１０００”は倍増リフレッシュの対象でないため、リフレッシュされない。時刻Ｔ１でさらにリフレッシュコマンドＲＥＦが入力され、アドレス“０００１”のワード線がリフレッシュされる。このとき、ペアワード線“１００１”も倍増リフレッシュの対象でないため、リフレッシュされない。

次に時刻Ｔ２でリフレッシュコマンドＲＥＦが入力され、アドレス“０００２”のワード線がリフレッシュされる。このとき、ペアワード線“１００２”は倍増リフレッシュの対象であり、第４番目のリフレッシュコマンドＲＥＦが入力された時刻Ｔ３においてペアワード線“１００２”はリフレッシュされる。つまり、第３番目のリフレッシュコマンドＲＥＦが入力された時刻Ｔ２においてワード線“０００２”がリフレッシュされ、第４番目のリフレッシュコマンドＲＥＦが入力された時刻Ｔ３においてペアワード線“１００２”がシリアルにリフレッシュされる。時刻Ｔ４となり、第５番目のリフレッシュコマンドＲＥＦが実行されアドレス“０００３”がリフレッシュされる。このペアワード“１００３”が倍増リフレッシュの対象であり、次ぎの時刻Ｔ５においてペアワード線“１００３”はリフレッシュされる。時刻Ｔ３，Ｔ５においては第４番目、第６番目のリフレッシュコマンドＲＥＦが入力されるが、これらのコマンドでは、前に入力されたリフレッシュコマンドＲＥＦにより選択されたペアワード線のリフレッシュが、次のリフレッシュサイクルに割り込みシリアルリリフレッシュされる。

ここで図５を参照して、半導体装置の回路ブロックの動作を説明する。時刻Ｔ０及びＴ１の動作については実施例２の時刻Ｔ０の動作と同様であり、その説明は省略する。次の時刻Ｔ２となり、リフレッシュコマンドＲＥＦが入力されたコントローラ１はリフレッシュカウンタ３をカウントアップさせ、アドレスセレクタ４に出力する。アドレスセレクタ４は、アドレスをアップさせ、アドレス“０００２”を指定する。アドレス“０００２”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレスのペアアドレス“１００２”であるワード線が倍増リフレッシュを必要とされ、ヒット信号が活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は倍増シリアルリフレッシュ方法を選択し、制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”として選択回路９に出力する。さらにリフレッシュカウンタ３に対して、ホールド信号２５を出力する。この制御信号によりワード線“０００２”がリフレッシュされる。時刻Ｔ３になると第４のリフレッシュコマンドＲＥＦが入力されるが、リフレッシュカウンタ３はホールド信号２５により停止され、カウントアップを行わない。従ってアドレスセレクタの出力アドレスは“０００２”のままとなる。多重リフレッシュ制御回路７から制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｌ”が出力され、ペアワード線“１００２”がリフレッシュされる。ペアワード線“１００２”がリフレッシュされることで、リフレッシュカウンタ３に対するホールド信号２５は解除される。

時刻Ｔ４になり、第５のリフレッシュコマンドＲＥＦは入力される。入力された第５のリフレッシュコマンドＲＥＦによりリフレッシュカウンタ３がカウントアップし、アドレスセレクタ４はアドレス“０００３”となり、ヒューズ回路群６によりアドレス比較される。ペアアドレス“１００３”が倍増リフレッシュの対象であり、ヒット信号を出力する。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は倍増シリアルリフレッシュ方法を選択し、制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”として選択回路９に出力する。さらにリフレッシュカウンタ３に対して、ホールド信号２５を出力する。この制御信号によりワード線“０００３”がリフレッシュされる。

時刻Ｔ５になると第５のリフレッシュコマンドＲＥＦが入力されるが、リフレッシュカウンタ３はホールド信号２５により停止され、カウントアップを行わない。従ってアドレスセレクタの出力アドレスは“０００３”のままとなる。多重リフレッシュ制御回路７から制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｌ”が出力され、ペアワード線“１００３”がリフレッシュされる。ペアワード線“１００３”がリフレッシュされることで、リフレッシュカウンタ３に対するホールド信号２５は解除される。

本実施例においては、集中リフレッシュ時の倍増リフレッシュをペアアドレスのリフレッシュを次のリフレッシュコマンド時実行した。しかし次の周期が分散リフレッシュのときには、自分のリフレッシュコマンド時にペアアドレスのリフレッシュを行う実施例１のリフレッシュ方法に変更することができる。

本実施例は、集中リフレッシュにおいて、リフレッシュコマンドにより指定されたワード線をリフレッシュする。このときペアワード線が倍増リフレッシュの場合には多重リフレッシュ制御装置からのホールド信号により、リフレッシュカウンタのカウントアップを停止させる。次に入力されるリフレッシュコマンドにおいては、リフレッシュカウンタはカウントアップしないで、前のアドレスを出力させることで、ペアワード線がリフレッシュされる。倍増リフレッシュを次のリフレッシュコマンドサイクルに割り込ませることで倍増リフレッシュ時に問題となる内部電源ドロップを抑制できる。これらのリフレッシュ方法とすることで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できるリフレッシュ方法が得られる。このリフレッシュ方法を備えた半導体装置が得られる。

本願の実施例４について図４、図５を用いて説明する。本実施例は集中リフレッシュにおいて、最初の倍増リフレッシュを１つのリフレッシュコマンド内で行い、次の倍増リフレッシュは次のリフレッシュコマンドに割り込ませる実施例である。図４に本実施例のリフレッシュ方法に係る（Ａ）パラレルリフレッシュとシリアルリフレッシュ、（Ｂ）時分割パラレルリフレッシュとシリアルリフレッシュとを組み合わせたタイミングチャート図を示す。図５には本願に係る半導体装置の概略ブロック図を示す。実施例３においては、全ての倍増リフレッシュを、次のリフレッシュコマンド時に割り込ませた。そのために倍増リフレッシュされるサイクルが増加した場合には割り込みサイクルが増加することになる。割り込みサイクルが増加することで、本来のリフレッシュ周期が長くなる。このための改良型である。

図４（Ａ）のタイミングチャートには、最長間隔（ｔＲＥＦｉ）内に５個のリフレッシュコマンドＲＥＦが入力されている。時刻Ｔ０でリフレッシュコマンドＲＥＦが入力され、最初のアドレス“００００”のワード線がリフレッシュされる。このとき、ペアワード線“１０００”は倍増リフレッシュの対象でないため、リフレッシュされない。時刻Ｔ１でさらにリフレッシュコマンドＲＥＦが入力され、アドレス“０００１”のワード線がリフレッシュされる。このとき、ペアワード線“１００１”も倍増リフレッシュの対象でないため、リフレッシュされない。

次に時刻Ｔ２でリフレッシュコマンドＲＥＦが入力され、アドレス“０００２”のワード線がリフレッシュされる。このとき、ペアワード線“１００２”は倍増リフレッシュの対象であり、ワード線“０００２”とペアワード線“１００２”は同時にパラレルリフレッシュされる。時刻Ｔ３に第３番目のリフレッシュコマンドＲＥＦが入力され、アドレス“０００３”のワード線がリフレッシュされる。このとき、ペアワード線“１００３”は倍増リフレッシュの対象であるが、ペアワード線“１００３”は同時にはリフレッシュされない。時刻Ｔ４に第５番目のリフレッシュコマンドＲＥＦが入力された時点で、ペアワード線“１００３”は次のリフレッシュサイクルに割り込みシリアルリフレッシュされる。ここでは１回目の倍増リフレッシュは同じサイクルでのパラレルリフレッシュ、連続２回目目の倍増リフレッシュは次のサイクルに割り込むシリアルリフレッシュが行われる。

図４（Ｂ）のタイミングチャートには、最長間隔（ｔＲＥＦｉ）内に５個のリフレッシュコマンドＲＥＦが入力されている。図４（Ａ）と異なる点は時刻Ｔ２において倍増リフレッシュとして、ワード線“０００２”とペアワード線“１００２”は同時にパラレルリフレッシュされているのが、時分割パラレルにリフレッシュされている点である。他のタイミングは図４（Ａ）と同じであり、その説明を省略する。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレスのペアアドレス“１００２”であるワード線が倍増リフレッシュを必要とされ、ヒット信号が活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。このとき多重リフレッシュ制御回路７は連続したリフレッシュコマンドのうちで、何回目の倍増リフレッシュであるか倍増リフレッシュ回数をカウントする。ここでは１回目の倍増リフレッシュであり、倍増リフレッシュ１回目の制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を出力する。図４（Ａ）倍増パラレルリフレッシュの場合には制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｈ”が出力される。この制御信号により、ワード線“０００２”とペアワード線“１００２”が同時にパラレルリフレッシュされる。また図４（Ｂ）倍増時分割パラレルリフレッシュの場合には制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｈ”を選択回路に出力される。この制御信号により、ワード線“０００２”とペアワード線“１００２”が連続して時分割パラレルリフレッシュされる。

時刻Ｔ３になり、第４のリフレッシュコマンドＲＥＦは入力される。入力された第４のリフレッシュコマンドＲＥＦによりリフレッシュカウンタ３がカウントアップし、アドレスセレクタ４はアドレス“０００３”となり、ヒューズ回路群６によりアドレス比較される。ペアアドレス“１００３”が倍増リフレッシュの対象であり、ヒット信号を出力する。このとき多重リフレッシュ制御回路７は連続したリフレッシュコマンドのうちで、何回目の倍増リフレッシュであるか倍増リフレッシュ回数をカウントする。ここでは２回目の倍増リフレッシュであり、倍増リフレッシュ２回目の活性化されたヒット信号が入力された多重リフレッシュ制御回路７は倍増シリアルリフレッシュ方法を選択する。多重リフレッシュ制御回路７は制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”を選択回路９に出力し、ワード線“０００３”がリフレッシュされる。さらに多重リフレッシュ制御回路７はリフレッシュカウンタ３に対して、ホールド信号２５を出力する。

時刻Ｔ４になると第５のリフレッシュコマンドＲＥＦが入力されるが、リフレッシュカウンタ３はホールド信号２５により停止され、カウントアップを行わない。従ってアドレスセレクタの出力アドレスは“０００３”のままとなる。多重リフレッシュ制御回路７から制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｌ”が出力され、ペアワード線“１００３”がリフレッシュされる。ペアワード線“１００３”がリフレッシュされることで、リフレッシュカウンタ３に対するホールド信号２５は解除される。

多重リフレッシュ制御回路７はサイクル時間内の連続したリフレッシュコマンドのうちで、何回目の倍増リフレッシュであるか倍増リフレッシュ回数をカウントする。倍増リフレッシュ回数に従って、それぞれの制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。ここでは１回目の倍増リフレッシュの場合には、同じリフレッシュコマンド周期でリフレッシュを行う。２回目以降の倍増リフレッシュの場合には、次のリフレッシュコマンドに割り込ませる倍増シリアルリフレッシュ方法とする。

本願においては、制御信号ＩＮＴ２７、ＭＵＬＴＩ２８の出力レベルによりそれぞれのリフレッシュ方法が選択実施できる。ＩＮＴ２７“Ｌ”，ＭＵＬＴＩ２８“Ｌ”の場合には通常リフレッシュである。倍増シリアルリフレッシュの場合には、最初のリフレッシュコマンド時にＩＮＴ２７“Ｌ”，ＭＵＬＴＩ２８“Ｌ”を出力し、セレクタで選択されたワード線をリフレッシュする。次のリフレッシュコマンド時にＩＮＴ２７“Ｈ”，ＭＵＬＴＩ２８“Ｌ”を出力し、ペアワード線をリフレッシュする。ＩＮＴ２７“Ｌ”，ＭＵＬＴＩ２８“Ｈ”の場合には倍増パラレルリレッシュで、同じリフレッシュコマンドサイクル内にほぼ同時刻にパラレルリフレッシュを実行させる。ＩＮＴ２７“Ｈ”，ＭＵＬＴＩ２８“Ｈ”の場合には倍増時分割パラレルリレッシュで、同じリフレッシュコマンドサイクル内に時分割パラレルリフレッシュを実行させる。さらにこれらを組み合わせることで各種のリフレッシュ方法が選択実施できる。

倍増リフレッシュの回数によりリフレッシュ方法を変更する理由は同じリフレッシュコマンド周期内で倍増リフレッシュを行う場合には内部発生電源電圧の変動が大きくなり、連続させるには電源の強化が必要であることである。一方、次のリフレッシュコマンドに割り込ませる場合には、倍増リフレッシュ数が増加することで本来のリフレッシュ周期から長い周期でリフレッシュする弊害があることによる。倍増リフレッシュが複数回連続した場合には内部発生電源回路の供給電圧が低下することから、本実施例では２回目の倍増リフレッシュを次のリフレッシュコマンドに割り込ませた。しかし、３回目までは同じリフレッシュコマンドのサイクル内で倍増リフレッシュを行い、４回目から次のリフレッシュコマンドに割り込ませてもよい。これらの連続倍増パラレルリフレッシュの数は特に限定されるものではなく、内部発生電源電圧の低下が許容される範囲内であれば変更できる。

倍増リフレッシュを同じリフレッシュコマンドサイクル内のパラレルリフレッシュすることでリフレッシュ周期が本来のリフレッシュ周期から長くなることがなくなる。しかし、これらの倍増リフレッシュを連続させる場合には内部発生電源回路の供給電圧がドロップする。そのため内部発生電源回路の供給能力を強化する必要があり、内部発生電源回路が大きくなり、チップ面積が増加する。従って、倍増パラレルリフレッシュの連続回数Ｎは、内部発生電源回路の供給能力、チップ面積のトレードオフにより決められる。

本実施例は、集中リフレッシュにおいて、連続したリフレッシュコマンドのうちで、何回目の倍増リフレッシュであるか倍増リフレッシュ回数をカウントする。倍増リフレッシュ回数に従って、それぞれの制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。連続したＮ回目までの倍増リフレッシュの場合には、同じリフレッシュコマンド周期でリフレッシュを行う。（Ｎ＋１）回目以降の倍増リフレッシュの場合には、次のリフレッシュコマンドに割り込ませるリフレッシュ方法とする。倍増リフレッシュを次のリフレッシュコマンドサイクルに割り込ませることで倍増リフレッシュ時に問題となる内部電源ドロップを抑制できる。これらのリフレッシュ方法とすることで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できるリフレッシュ方法が得られる。このリフレッシュ方法を備えた半導体装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。

実施例１のリフレッシュ方法に係る（Ａ）パラレルリフレッシュ、（Ｂ）時分割パラレルリフレッシュのタイミングチャート図である。実施例２のリフレッシュ方法に係る（Ａ）パラレルリフレッシュ、（Ｂ）時分割パラレルリフレッシュのタイミングチャート図である。実施例３のリフレッシュ方法に係るタイミングチャート図である。実施例４のリフレッシュ方法に係る（Ａ）パラレルリフレッシュとシリアルリフレッシュ、（Ｂ）時分割パラレルリフレッシュとシリアルリフレッシュとを組み合わせたタイミングチャート図である。本発明に係る半導体装置の概略ブロック図である。

符号の説明

１コントローラ
２セルフリフレッシュタイマー
３リフレッシュカウンタ
４アドレスセレクタ
５アドレスバッファ
６ヒューズ回路群
７多重リフレッシュ制御回路
８プリデコーダ
９選択回路
１０ロウデコーダ
１１メモリアレイ
１２センスアンプ
１３Ｙスイッチ
１４カラムデコーダ
１５Ｉ／Ｏ回路

Claims

倍増リフレッシュが適用される半導体装置において、リフレッシュコマンドの形態（分散リフレッシュ、又は集中リフレッシュ）により、倍増リフレッシュ実行手段を変更することを特徴とする半導体装置。
前記倍増リフレッシュ実行手段は、リフレッシュコマンドが入力されたサイクルにおいて、アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、次のリフレッシュコマンドが入力されるときに通常リフレッシュ動作を行わないで、前記ペアアドレスに対する倍増リフレッシュ動作を割り込ませる第１の倍増リフレッシュ実行手段を備えたことを特徴とする請求項１に記載の半導体装置。
前記第１の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、次のリフレッシュコマンドが入力されるときに、前記アドレスセレクタはアドレスのカウントアップを停止し、前のリフレッシュコマンドが入力されたとき選択されたアドレスを保持することを特徴とする請求項２に記載の半導体装置。
前記倍増リフレッシュ実行手段は、前記リフレッシュコマンドが入力されたサイクルにおいて、アドレスセレクタが選択するアドレスのペアアドレスが倍増リフレッシュ動作を必要とする時、前記ペアアドレスに対して前記入力されたリフレッシュコマンドと同じリフレッシュサイクルにおいて倍増リフレッシュ動作を行う第２の倍増リフレッシュ実行手段を備えたことを特徴とする請求項１に記載の半導体装置。
前記第２の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスを有したワード線と、ペアワード線とを同時にパラレルにリフレッシュすることを特徴とする請求項４に記載の半導体装置。
前記第２の倍増リフレッシュ実行手段は、前記アドレスセレクタが選択するアドレスを有したワード線と、ペアワード線とを前記入力されたリフレッシュコマンドと同じリフレッシュサイクル内で時分割パラレルにリフレッシュすることを特徴とする請求項４に記載の半導体装置。
入力されたリフレッシュコマンドがリフレッシュコマンドの形態（分散リフレッシュ、集中リフレッシュ）、及びペアアドレスが倍増リフレッシュであるかを判断し、リフレッシュ実行手段として、通常リフレッシュ実行手段と、次のリフレッシュコマンドが入力されるときに前記ペアアドレスに対する倍増リフレッシュ動作を割り込ませる第１の倍増リフレッシュ実行手段と、前記入力されたリフレッシュコマンドと同じリフレッシュサイクルにおいて前記ペアアドレスに対して倍増リフレッシュ動作を行う第２の倍増リフレッシュ実行手段と、を選択する多重リフレッシュ制御回路を備えたことを特徴とする半導体装置。
前記多重リフレッシュ制御回路は、単位時間に入力されるリフレッシュコマンド数をカウントすることで、リフレッシュコマンドの形態を認識し、前記リフレッシュ実行手段を選択することを特徴とする請求項７に記載の半導体装置。
前記単位時間を計数するタイマーは、セルフリフレッシュタイマーと共有することを特徴とする請求項８に記載の半導体装置。
前記多重リフレッシュ制御回路は、リフレッシュコマンドが分散リフレッシュで、倍増リフレッシュが必要な場合には、前記第２の倍増リフレッシュ実行手段を選択することを特徴とする請求項７に記載の半導体装置。
前記多重リフレッシュ制御回路は、リフレッシュコマンドが集中リフレッシュで、倍増リフレッシュが必要な場合には、初めに前記第２の倍増リフレッシュ実行手段を選択し、倍増リフレッシュがＮ回連続した場合には前記第１の倍増リフレッシュ実行手段を選択することを特徴とする請求項７に記載の半導体装置。
前記多重リフレッシュ制御回路は、単位時間に入力されるリフレッシュコマンド数と連続倍増リフレッシュ回数とをカウントすることで、前記リフレッシュ実行手段を選択することを特徴とする請求項７に記載の半導体装置。
ワード線とビット線との交点にメモリセルが配置された半導体装置のリフレッシュ方法において、リテンション時間の短いワード線アドレスを記憶させるステップと、リフレッシュコマンドによりワード線アドレスをカウントアップして発生させるステップと、前記発生されたワード線アドレスと前記リテンション時間の短いワード線アドレスとを比較し、リフレッシュ方法を決定するステップと、前記発生されたワード線アドレスで選択されたワード線、又は前記発生されたワード線アドレスで選択されたワード線及びペアワード線をリフレッシュするステップと、を備えたことを特徴とするリフレッシュ方法。
前記リフレッシュ方法は、入力されたリフレッシュコマンドにより前記発生されたワード線アドレスで選択されるワード線をリフレッシュするステップと、前記入力されたリフレッシュコマンドの次に入力されるリフレッシュコマンドにより前記発生されたワード線アドレスで選択されたワード線のペアワード線をリフレッシュするステップと、を備えたことを特徴とする請求項１３に記載のリフレッシュ方法。
前記ペアワード線をリフレッシュする場合には、前記ワード線アドレスのカウントアップを停止することを特徴とする請求項１３に記載のリフレッシュ方法。