CN106533601A - 模块冗余系统中时钟同步的方法 - Google Patents

模块冗余系统中时钟同步的方法 Download PDF

Info

Publication number
CN106533601A
CN106533601A CN201610955666.1A CN201610955666A CN106533601A CN 106533601 A CN106533601 A CN 106533601A CN 201610955666 A CN201610955666 A CN 201610955666A CN 106533601 A CN106533601 A CN 106533601A
Authority
CN
China
Prior art keywords
clock
interrupt signal
redundant
module
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610955666.1A
Other languages
English (en)
Inventor
施华君
陆国强
张利芬
闵杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
No32 Research Institute Of China Electronics Technology Group Corp
Original Assignee
No32 Research Institute Of China Electronics Technology Group Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by No32 Research Institute Of China Electronics Technology Group Corp filed Critical No32 Research Institute Of China Electronics Technology Group Corp
Priority to CN201610955666.1A priority Critical patent/CN106533601A/zh
Publication of CN106533601A publication Critical patent/CN106533601A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0617—Systems characterised by the synchronising information used the synchronising signal being characterised by the frequency or phase
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供了一种模块冗余系统中时钟同步的方法，包括以下步骤：系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志；当其中两个冗余模块均输出标志后，对各冗余模块的标志进行三取二表决后输出清零信号，清零信号将各冗余模块计数值异步清零，此时各冗余模块同步开始计数，从而使冗余模块在能够产生保持相位差不变的中断信号；M和N都是自然数。本发明在冗余模块中分别安装同频率晶振，但在FPGA芯片中对晶振进行同步处理，使冗余模块产生保持相位差不变的中断信号，从而到达同步效果。

Description

模块冗余系统中时钟同步的方法
技术领域
本发明涉及一种时钟同步的方法，具体地，涉及一种模块冗余系统中时钟同步的方法。
背景技术
晶振电路的作用是为系统提供基本的时钟信号，通常一个系统共用一个晶振，便于各部分保持同步。在模块冗余系统中，需要将冗余模块时钟保持同步，目前有多种方法可以使用：一种方法是冗余模块共用一个时钟源，这种方法面临的问题是如果此时钟源发生问题，冗余模块将全部发生故障，冗余作用不复存在；另一种方法是在各冗余模块上分别装晶振，不做处理，这种方法面临的问题是各晶振的稳定度不能保证，存在累积误差，将会导致冗余模块行为不一致，产生错误数据。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种模块冗余系统中时钟同步的方法，其在冗余模块中分别安装同频率晶振，但在FPGA芯片中对晶振进行同步处理，使冗余模块产生保持相位差不变的中断信号，从而到达同步效果。
根据本发明的一个方面，提供一种模块冗余系统中时钟同步的方法，其特征在于，包括以下步骤：系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志；当其中两个冗余模块均输出标志后，对各冗余模块的标志进行三取二表决后输出清零信号，清零信号将各冗余模块计数值异步清零，此时各冗余模块同步开始计数，从而使冗余模块在能够产生保持相位差不变的中断信号；M和N都是自然数。
优选地，所述多个冗余模块时钟为第一时钟、第二时钟、第三时钟。
优选地，所述中断信号采用第一中断信号、第二中断信号、第三中断信号。
优选地，所述系统启动复位采用系统复位信号。
与现有技术相比，本发明具有如下的有益效果：本发明有效解决了模块冗余系统中时钟同步问题，实现真正的模块冗余。本发明在冗余模块中分别安装同频率晶振，但在FPGA芯片中对晶振进行同步处理，使冗余模块产生保持相位差不变的中断信号，从而到达同步效果。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为模块冗余系统中时钟同步的方法的原理图。
图2为第一种时钟发生偏移情况的波形图。
图3为第一种时钟发生偏移情况的波形图。
图4为第一种时钟发生偏移情况的波形图。
具体实施方式
如图1所示，本发明模块冗余系统中在冗余模块中分别安装同频率晶振，但在FPGA芯片中对晶振进行同步处理。模块冗余系统中时钟同步的方法包括以下步骤：系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志Flag；当其中两个冗余模块均输出标志Flag后，对各冗余模块的标志Flag进行三取二表决后输出清零信号Clr，清零信号Clr将各冗余模块计数值异步清零，此时各冗余模块同步开始重新计数，当计数值达到N后，输出中断信号，从而使冗余模块在能够产生保持相位差不变的中断信号(其中第一、二个中断信号进行处理不予输出，因为第一、二个中断信号与后面输出的中断信号不同步)；M和N都是自然数。
系统启动复位采用系统复位信号。多个冗余模块时钟为第一时钟1、第二时钟2、第三时钟3；中断信号采用第一中断信号1、第二中断信号2、第三中断信号3。
图2中的仿真设计输入时钟周期均为40ps。第二时钟2与第一时钟1偏移5ps，第三时钟3与第一时钟1偏移10ps时，第一中断信号1、第二中断信号2、第三中断信号3为输出的同步中断信号。
图3中的仿真设计输入时钟周期均为40ps。第二时钟2与第一时钟1偏移10ps，第三时钟3与第一时钟1偏移10ps时，第一中断信号1、第二中断信号2、第三中断信号3为输出的同步中断信号。
图4中的仿真设计输入时钟周期均为40ps。第二时钟2与第一时钟1偏移10ps，第三时钟3与第一时钟1偏移半个时钟周期20ps时，第一中断信号1、第二中断信号2、第三中断信号3为输出的同步中断信号。
在图2、图3、图4三种仿真条件下，冗余模块均能正确输出保持相位差不变的中断信号，可见此方法能够有效的解决模块冗余系统中时钟同步问题。
具体实施例如下：某型号火箭的计算机上就采取了此时钟同步方法实现了冗余模块的毫秒中断同步输出。此计算机有三个数据处理冗余模块，在程序运行过程中需要给CPU周期提供毫秒中断信号，正是采用了本文提出的是时钟同步方法，对三个模块时钟信号进行处理，给出了同步毫秒中断信号。三个数据处理模块上电复位启动后运行FPGA芯片中的程序，开始对10MHz时钟信号进行上升沿计数，当计数到5000是输出一个中断信号，当计数到10000时输出一个计数标志。每个模块的计数标志Flag均发送到另外两个模块，当其中有两个模块计数满10000后，FPGA中进行三取二处理，各模块FPGA内部同时输出一个清零信号Clr将计数值异步清零，计数从零开始，这样就将三个模块的计数开始时刻进行了同步。完成同步计数后，FPGA芯片继续对10MHz时钟信号进行上升沿计数，当计数到5000是输出一个中断信号，当计数到10000时就进行计数值清零(此时不再输出计数标志Flag，不再使用清零信号Clr)。在FPGA芯片中的程序对中断信号的输出进行处理，程序运行后第一中断信号、二个中断信号不予输出，从产生第三个中断信号开始输出，这样三个模块的毫秒中断信号将保持相位差不变的情况下同步输出。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (4)

1.一种模块冗余系统中时钟同步的方法，其特征在于，包括以下步骤：系统启动复位后，FPGA芯片分别对多个冗余模块时钟上升沿进行计数，当计数值达到N后，输出一个中断信号；当计数值达到M且M＞N后，输出一个标志；当其中两个冗余模块均输出标志后，对各冗余模块的标志进行三取二表决后输出清零信号，清零信号将各冗余模块计数值异步清零，此时各冗余模块同步开始计数，从而使冗余模块在能够产生保持相位差不变的中断信号；M和N都是自然数。
2.根据权利要求1的模块冗余系统中时钟同步的方法，其特征在于，所述多个冗余模块时钟为第一时钟、第二时钟、第三时钟。
3.根据权利要求1的模块冗余系统中时钟同步的方法，其特征在于，所述中断信号采用第一中断信号、第二中断信号、第三中断信号。
4.根据权利要求1的模块冗余系统中时钟同步的方法，其特征在于，所述系统启动复位采用系统复位信号。
CN201610955666.1A 2016-10-27 2016-10-27 模块冗余系统中时钟同步的方法 Pending CN106533601A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610955666.1A CN106533601A (zh) 2016-10-27 2016-10-27 模块冗余系统中时钟同步的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610955666.1A CN106533601A (zh) 2016-10-27 2016-10-27 模块冗余系统中时钟同步的方法

Publications (1)

Publication Number Publication Date
CN106533601A true CN106533601A (zh) 2017-03-22

Family

ID=58325465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610955666.1A Pending CN106533601A (zh) 2016-10-27 2016-10-27 模块冗余系统中时钟同步的方法

Country Status (1)

Country Link
CN (1) CN106533601A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109217966A (zh) * 2018-09-29 2019-01-15 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 2oo3冗余结构下的操作系统时钟同步方法、系统
CN111538369A (zh) * 2020-04-17 2020-08-14 北京中科宇航技术有限公司 一种三模冗余计算机时钟同步方法及其系统
CN113190082A (zh) * 2021-05-27 2021-07-30 上海航天计算机技术研究所 三冗余计算机时钟中断检测和同步方法及计算机系统
CN113282134A (zh) * 2021-05-18 2021-08-20 北京轩宇空间科技有限公司 热备份三模冗余计算机时间同步实现装置及方法
CN114115005A (zh) * 2021-11-12 2022-03-01 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 基于三cpu冗余架构的飞行控制任务同步系统及方法
CN114938258A (zh) * 2022-07-25 2022-08-23 星河动力(北京)空间科技有限公司 火箭控制时钟同步装置、飞行控制器和箭上控制计算机

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101441585A (zh) * 2009-01-13 2009-05-27 首都师范大学 三模冗余容错计算机精确同步的方法
US20090201757A1 (en) * 2005-05-18 2009-08-13 Elpida Memory, Inc. Semiconductor device
CN102053883A (zh) * 2010-12-17 2011-05-11 北京控制工程研究所 一种三模冗余容错计算机控制周期同步装置
CN103389914A (zh) * 2013-07-03 2013-11-13 浙江大学 基于时钟同步技术的星载三模冗余系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090201757A1 (en) * 2005-05-18 2009-08-13 Elpida Memory, Inc. Semiconductor device
CN101441585A (zh) * 2009-01-13 2009-05-27 首都师范大学 三模冗余容错计算机精确同步的方法
CN102053883A (zh) * 2010-12-17 2011-05-11 北京控制工程研究所 一种三模冗余容错计算机控制周期同步装置
CN103389914A (zh) * 2013-07-03 2013-11-13 浙江大学 基于时钟同步技术的星载三模冗余系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
宋征宇: "运载火箭冗余设计中的同步控制技术", 《载人航天》 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109217966A (zh) * 2018-09-29 2019-01-15 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 2oo3冗余结构下的操作系统时钟同步方法、系统
CN111538369A (zh) * 2020-04-17 2020-08-14 北京中科宇航技术有限公司 一种三模冗余计算机时钟同步方法及其系统
CN113282134A (zh) * 2021-05-18 2021-08-20 北京轩宇空间科技有限公司 热备份三模冗余计算机时间同步实现装置及方法
CN113282134B (zh) * 2021-05-18 2024-03-08 北京轩宇空间科技有限公司 热备份三模冗余计算机时间同步实现装置及方法
CN113190082A (zh) * 2021-05-27 2021-07-30 上海航天计算机技术研究所 三冗余计算机时钟中断检测和同步方法及计算机系统
CN113190082B (zh) * 2021-05-27 2023-02-07 上海航天计算机技术研究所 三冗余计算机时钟中断检测和同步方法及计算机系统
CN114115005A (zh) * 2021-11-12 2022-03-01 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 基于三cpu冗余架构的飞行控制任务同步系统及方法
CN114115005B (zh) * 2021-11-12 2024-05-03 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 基于三cpu冗余架构的飞行控制任务同步系统及方法
CN114938258A (zh) * 2022-07-25 2022-08-23 星河动力(北京)空间科技有限公司 火箭控制时钟同步装置、飞行控制器和箭上控制计算机
CN114938258B (zh) * 2022-07-25 2022-10-14 星河动力(北京)空间科技有限公司 火箭控制时钟同步装置、飞行控制器和箭上控制计算机

Similar Documents

Publication Publication Date Title
CN106533601A (zh) 模块冗余系统中时钟同步的方法
US8760325B2 (en) Scheme for balancing skew between lanes of high-speed serial digital interface
CN100559356C (zh) 跨不同时钟域的数据信号传输方法
CN104935329B (zh) 一种时间同步设备多路参考源软倒换方法及系统
CN106027187A (zh) 一种gps同步信号频率源电路
CN105897261B (zh) 时钟同步方法
CN101873187A (zh) 时钟同步方法及系统
CN101441585A (zh) 三模冗余容错计算机精确同步的方法
CN110377106A (zh) 一种时统卡虚拟化方法、系统及介质
CN108206683A (zh) 一种动态补偿脉冲电路
CN105242903B (zh) 随机数生成装置和方法
CN104579295A (zh) 时钟动态切换电路及方法
US8832500B2 (en) Multiple clock domain tracing
CN101399653A (zh) 一种时钟同步的实现方法
Kinali et al. Fault-tolerant clock synchronization with high precision
US20160306383A1 (en) Multi-card synchronization system of fundamental and divided clock frequencies
EP2620834A1 (en) Modulated clock synchroniser
CN105955398A (zh) 一种基于fpga的系统对时装置及对时方法
CN105468561A (zh) 一种高速异步串行通信方法
CN105607689A (zh) 高速多相时钟同步方法
CN106533598A (zh) 同步装置
CN205247370U (zh) 随机数生成装置
CN106814596B (zh) 一种运载火箭控制系统半实物仿真试验地面设备时间同步方法
CN103516455B (zh) 一种数据同步的方法及装置
CN104597456A (zh) 一种gnss信号仿真系统的多板卡同步控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170322