CN113282134A - 热备份三模冗余计算机时间同步实现装置及方法 - Google Patents

Abstract

本发明提供一种热备份三模冗余计算机时间同步实现装置及方法，应用于三机时间同步，三机包括本机、左机、右机，实现装置包括：本机5ms脉冲产生模块，连接本机时钟源，用于产生5ms本地脉冲，并用于在收到清零信号或在本地计数器达到5ms时清零本地计数器；两个5ms脉冲有效性判决模块，分别用于实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；三取二输出模块，用于输出5ms本地脉冲，并用于在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块。该方法可极大提高热备三机之间的时间同步性，三机时间同步误差小于600ns。

Description

热备份三模冗余计算机时间同步实现装置及方法

技术领域

本发明涉及三机时间同步技术，尤其与一种热备份三模冗余计算机时间同步实现方法及装置有关。

背景技术

随着工业化大生产的发展，可靠性设计在核工业、航空航天工业、石油化工工业、交通控制、医疗器械、家用电器等领域显得越来越重要。超大规模集成电路技术及具有高可靠性和容错功能的计算机系统技术的发展，为系统可靠性的实现提供了更为先进的手段。在采用容错技术的高可靠性及高安全性系统中，以双模冗余、三模冗余结构较为普遍。其中，三模冗余(TMR)容错控制技术在航空航天、军事、铁路、石油、化工、电力等高可靠性要求的行业得到了广泛的应用。而在实际研制过程中时三机时常出现比对数据不一致的现象，原因是由于三机采用各自CPU板的定时器进行控制任务的时间计算，而三块CPU板的硬件不可避免的存在个性差异，造成三机长时间运行时的系统时间差异，进而导致比对数据的差异，从而影响时钟仲裁逻辑选择当班机，导致非预期的切机操作。

发明内容

针对上述相关现有技术不足，本发明提供一种热备份三模冗余计算机时间同步实现装置及方法，极大提高热备三机之间的时间同步性，三机时间同步误差小于600ns。

为了实现本发明的目的，拟采用以下方案：

一种热备份三模冗余计算机时间同步实现装置，应用于三机时间同步，三机包括本机、左机、右机，实现装置包括：

本机5ms脉冲产生模块，连接本机时钟源，用于产生5ms本地脉冲，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平，并用于在收到清零信号或在本地计数器达到5ms时清零本地计数器；

两个5ms脉冲有效性判决模块，一个连接左机5ms脉冲输入，另一个连接右机5ms脉冲输入，分别用于实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；

三取二输出模块，与本机5ms脉冲产生模块和两个5ms脉冲有效性判决模块分别连接，用于输出5ms本地脉冲，并用于在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块。

进一步，5ms脉冲有效性判决模块包括：

边沿滤波检测单元，用于检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效；

高电平计数单元，用于在边沿滤波检测单元检测到上升沿有效时开始高电平计数，并在边沿滤波检测单元检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值；

低电平计数单元，用于在边沿滤波检测单元检测到下降沿有效时开始低电平计数，并在边沿滤波检测单元检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值；

判决单元，用于判断高电平计数数据和低电平计数数据之和是否满足预设周期区间，并用于在无效计数器的无效计数值小于等于2时，向三取二输出模块发送有效输入标志信息；其中，无效计数器，用于在连续两次判断高电平计数数据和低电平计数数据之和不满足预设周期区间内时，使无效计数值增加1，并用于在下一次判断满足预设周期区间时，使无效计数值清零。

进一步，边沿滤波检测单元包括上升沿滤波单元和下降沿滤波单元，均采用64位移位寄存器reg_wave；

当上升沿滤波单元检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当下降沿滤波单元检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效。

进一步，预设周期区间为[4.9，5.1]ms。

进一步，三取二输出模块包括：

5ms脉冲输出单元，用于输出5ms本地脉冲；

三取二表决单元，用于在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或用于在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果；

复位单元，用于根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

一种热备份三模冗余计算机时间同步实现方法，应用于三机时间同步，三机包括本机、左机、右机，实现方法包括：

提供一本机5ms脉冲产生模块，使其连接本机时钟源以产生5ms本地脉冲，其中，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平；

提供两个5ms脉冲有效性判决模块，使其中一个连接左机5ms脉冲输入，使另一个连接右机5ms脉冲输入，分别实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；

提供一个三取二输出模块，使其与本机5ms脉冲产生模块和两个5ms脉冲有效性判决模块分别连接，通过三取二输出模块直接输出5ms本地脉冲，且在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块；

本机5ms脉冲产生模块在收到清零信号或在本地计数器达到5ms时清零本地计数器。

进一步，5ms脉冲有效性判决模块实时检测并判决左机5ms脉冲输入或右机5ms脉冲输入是否有效，包括如下步骤：

检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效；

在检测到上升沿有效时开始高电平计数，并在检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值；

在检测到下降沿有效时开始低电平计数，并在检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值；

判断高电平计数数据和低电平计数数据之和是否满足预设周期区间，若连续两次判断高电平计数数据和低电平计数数据之和不满足预设周期区间内，则使无效计数值增加1；若下一次判断满足预设周期区间，则使无效计数值清零；

在无效计数器的无效计数值小于等于2时，向三取二输出模块发送有效输入标志信息。

进一步，上升沿和下降沿的检测均采用64位移位寄存器reg_wave；当检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效。

进一步，预设周期区间为[4.9，5.1]ms。

进一步，在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块，包括如下步骤：

三取二输出模块在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果；

三取二输出模块根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

本发明的有益效果在于：

直接输出本地5ms脉冲，将不存在输出脉冲与清零计数器之间的延时，并且不用再选择此时该输出高电平还是低电平，而且清零信号会根据三取二的结果直接复位本地5ms脉冲计数器，实现同步功能，极大提高热备三机之间的时间同步性，三机时间同步误差小于600ns，相比于目前主流的100us左右的时间误差，极大降低了误差，具有明显优异的同步性能。

附图说明

本文描述的附图只是为了说明所选实施例，而不是所有可能的实施方案，更不是意图限制本申请的范围。

图1为本申请实施例的三机内部互联关系示意图。

图2为本申请实施例的实现装置结构框图。

图3为本申请实施例的5ms脉冲有效性判决模块结构框图。

图4为本申请实施例的三取二输出模块结构框图。

图5为本申请实施例的相邻两个下降沿间距（5ms脉冲周期）测试结果。

图6为本申请实施例的三机同步误差实测结果。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面结合附图对本发明的实施方式进行详细说明，但本发明所描述的实施例是本发明一部分实施例，而不是全部的实施例。

本申请实施例的一个方面提供一种热备份三模冗余计算机时间同步实现装置，采用FPGA进行实现，应用于热备冗余计算机三机时间同步，三机包括本机、左机、右机。

三机之间信息通道包括心跳信号、5ms周期中断、三机握手信号与机内并行总线。三机互联信号除专用信号外，均采用“一机发送两机接收模式”，计算机内部信息互联关系如图1所示：三机左右机角色按以下方式定义：A机左机为B机，右机为C机；B机左机为A机，右机为C机；C机左机为A机，右机位B机。

三机内部交互信号，如下表所示：

本实例提供的热备份三模冗余计算机时间同步实现装置，如图2所示，包括本机5ms脉冲产生模块、左机5ms脉冲有效性判决模块、右机5ms脉冲有效性判决模块、三取二输出模块。

本机5ms脉冲产生模块连接本机时钟源，用于产生5ms本地脉冲，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平，并用于在收到清零信号或在本地计数器达到5ms时清零本地计数器。具体的，该模块通过检测cnt小于2.5ms，输出高电平，大于2.5ms且小于5.0ms，输出低电平。cnt将在计数够5.0ms，或收到清零信号且输入有效时，清零。

左机5ms脉冲有效性判决模块连接左机5ms脉冲输入，右机5ms脉冲有效性判决模块，分别用于实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效。

具体的，左机5ms脉冲有效性判决模块和右机5ms脉冲有效性判决模块均包括：边沿滤波检测单元、高电平计数单元、低电平计数单元、判决单元。

边沿滤波检测单元用于检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效。具体的，边沿滤波检测单元包括上升沿滤波单元和下降沿滤波单元，均采用64位移位寄存器reg_wave；当上升沿滤波单元检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当下降沿滤波单元检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效。

高电平计数单元用于在边沿滤波检测单元检测到上升沿有效时开始高电平计数，并在边沿滤波检测单元检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值。具体的，高电平计数单元在检测到上升沿后cnt开始计数，到检测到下降沿为止，将cnt值赋给high_time，同时清零cnt。

低电平计数单元用于在边沿滤波检测单元检测到下降沿有效时开始低电平计数，并在边沿滤波检测单元检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值。具体的，低电平计数单元在检测到下降沿后cnt开始计数，到检测到上升沿后停止，将cnt值赋给low_time，同时清零cnt。

high_time+low_time=full_time。

判决单元用于判断full_time是否满足预设周期区间，即是否在[4.9，5.1]ms内，并用于在无效计数器err_cnt的无效计数值小于等于2时，向三取二输出模块发送有效输入标志信息。其中，无效计数器err_cnt，用于在连续两次full_time不在[4.9 , 5.1]ms时，使无效计数值增加1，并用于在下一次判断满足[4.9 , 5.1]ms时，使无效计数值清零。

三取二输出模块与本机5ms脉冲产生模块和两个5ms脉冲有效性判决模块分别连接，用于输出5ms本地脉冲，并用于在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块。

具体的，三取二输出模块包括：5ms脉冲输出单元、三取二表决单元、复位单元。

5ms脉冲输出单元用于输出5ms本地脉冲。

三取二表决单元用于在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或用于在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果。即：3’b011时，输出1；3’b000时，输出0。

复位单元用于根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

基于上述热备份三模冗余计算机时间同步实现装置，本申请实施例的另一面提供一种热备份三模冗余计算机时间同步实现方法，包括如下步骤：

提供一本机5ms脉冲产生模块，使其连接本机时钟源以产生5ms本地脉冲，其中，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平；

提供两个5ms脉冲有效性判决模块，分别为左机5ms脉冲有效性判决模块和右机5ms脉冲有效性判决模块；使左机5ms脉冲有效性判决模块连接左机5ms脉冲输入，使右机5ms脉冲有效性判决模块连接右机5ms脉冲输入，分别实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；

提供一个三取二输出模块，使其与本机5ms脉冲产生模块、左机5ms脉冲有效性判决模块、右机5ms脉冲有效性判决模块分别连接，完成如图2所示的连接关系；

通过三取二输出模块直接输出5ms本地脉冲，且在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块；

本机5ms脉冲产生模块在收到清零信号或在本地计数器达到5ms时清零本地计数器。

其中，具体的，5ms脉冲有效性判决模块实时检测并判决左机5ms脉冲输入或右机5ms脉冲输入是否有效，包括如下步骤：

检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效；具体的，上升沿和下降沿的检测均采用64位移位寄存器reg_wave；当检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效；

在检测到上升沿有效时开始高电平计数，并在检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值，即，在检测到上升沿后cnt开始计数，到检测到下降沿为止，将cnt值赋给high_time，同时清零cnt；

在检测到下降沿有效时开始低电平计数，并在检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值；即，在检测到下降沿后cnt开始计数，到检测到上升沿后停止，将cnt值赋给low_time，同时清零cnt；

判断full_time=high_time+low_time，是否在是否在[4.9，5.1]ms内，若连续两次判断full_time不在[4.9，5.1]ms内，则使无效计数值增加1；若下一次判断在[4.9，5.1]ms内，则使无效计数值清零；

在无效计数器的无效计数值小于等于2时，输出有效标志位cycle_valid高电平，向三取二输出模块发送有效输入标志信息。

其中，在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块，包括如下步骤：

三取二输出模块在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果；即：3’b011时，输出1；3’b000时，输出0。

三取二输出模块根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

仿真验证：

仿真激励文件主要有四部分组成：时钟生成：主要提供25MHz的FPGA全局时钟，时钟周期为40ns。复位激励：初始时给FPGA一个周期的复位信号，使内部寄存器恢复初始值。左机输入、右机输入：为FPGA提供一个同频不同相的5ms脉冲信号。仿真结果：A/B/C三机内部的5ms周期信号可实现同步。

功能测试：

测试方法：单机采用DSP作为主控制器，FPGA将输出的5ms中断信号发送给DSP外部中断，当DSP检测到中断后进入中断程序，在中断程序中控制GPIO输出高脉冲信号。通过示波器在外部抓取三机的脉冲信号上升沿来确认三机的时间同步功能。

测试结果：

根据上述测试方法，三机时间同步具体测试结果如图5、图6所示，三机可以实现5ms时间同步功能，三机时间同步误差最大约为598ns，时间同步误差小于600ns，三机之间可实现较为精确的时间同步。

以上所述仅为本发明的优选实施例，并不表示是唯一的或是限制本发明。本领域技术人员应理解，在不脱离本发明的范围情况下，对本发明进行的各种改变或同等替换，均属于本发明保护的范围。

Claims (10)

1.一种热备份三模冗余计算机时间同步实现装置，应用于三机时间同步，三机包括本机、左机、右机，其特征在于，实现装置包括：

本机5ms脉冲产生模块，连接本机时钟源，用于产生5ms本地脉冲，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平，并用于在收到清零信号或在本地计数器达到5ms时清零本地计数器；

两个5ms脉冲有效性判决模块，一个连接左机5ms脉冲输入，另一个连接右机5ms脉冲输入，分别用于实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；

三取二输出模块，与本机5ms脉冲产生模块和两个5ms脉冲有效性判决模块分别连接，用于输出5ms本地脉冲，并用于在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块。

2.根据权利要求1所述的热备份三模冗余计算机时间同步实现装置，其特征在于，5ms脉冲有效性判决模块包括：

边沿滤波检测单元，用于检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效；

高电平计数单元，用于在边沿滤波检测单元检测到上升沿有效时开始高电平计数，并在边沿滤波检测单元检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值；

低电平计数单元，用于在边沿滤波检测单元检测到下降沿有效时开始低电平计数，并在边沿滤波检测单元检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值；

判决单元，用于判断高电平计数数据和低电平计数数据之和是否满足预设周期区间，并用于在无效计数器的无效计数值小于等于2时，向三取二输出模块发送有效输入标志信息；其中，无效计数器，用于在连续两次判断高电平计数数据和低电平计数数据之和不满足预设周期区间内时，使无效计数值增加1，并用于在下一次判断满足预设周期区间时，使无效计数值清零。

3.根据权利要求2所述的热备份三模冗余计算机时间同步实现装置，其特征在于，边沿滤波检测单元包括上升沿滤波单元和下降沿滤波单元，均采用64位移位寄存器reg_wave；

当上升沿滤波单元检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当下降沿滤波单元检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效。

4.根据权利要求2所述的热备份三模冗余计算机时间同步实现装置，其特征在于，预设周期区间为[4.9，5.1]ms。

5.根据权利要求2所述的热备份三模冗余计算机时间同步实现装置，其特征在于，三取二输出模块包括：

5ms脉冲输出单元，用于输出5ms本地脉冲；

三取二表决单元，用于在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或用于在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果；

复位单元，用于根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

6.一种热备份三模冗余计算机时间同步实现方法，应用于三机时间同步，三机包括本机、左机、右机，其特征在于，实现方法包括：

提供一本机5ms脉冲产生模块，使其连接本机时钟源以产生5ms本地脉冲，其中，当本地计数器小于2.5ms时，输出高电平，当本地计数器大于2.5ms且小于5ms时，输出低电平；

提供两个5ms脉冲有效性判决模块，使其中一个连接左机5ms脉冲输入，使另一个连接右机5ms脉冲输入，分别实时检测并判决左机5ms脉冲输入和右机5ms脉冲输入是否有效；

提供一个三取二输出模块，使其与本机5ms脉冲产生模块和两个5ms脉冲有效性判决模块分别连接，通过三取二输出模块直接输出5ms本地脉冲，且在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块；

本机5ms脉冲产生模块在收到清零信号或在本地计数器达到5ms时清零本地计数器。

7.根据权利要求6所述的热备份三模冗余计算机时间同步实现方法，其特征在于，5ms脉冲有效性判决模块实时检测并判决左机5ms脉冲输入或右机5ms脉冲输入是否有效，包括如下步骤：

检测左机5ms脉冲输入或右机5ms脉冲输入的上升沿和下降沿是否有效；

在检测到上升沿有效时开始高电平计数，并在检测到下降沿有效时停止高电平计数，以获得高电平计数值，并以高电平计数值更新高电平计数存储器的高电平计数数据后，清零高电平计数值；

在检测到下降沿有效时开始低电平计数，并在检测到上降沿有效时停止低电平计数，以获得低电平计数值，并以低电平计数值更新低电平计数存储器的低电平计数数据后，清零低电平计数值；

判断高电平计数数据和低电平计数数据之和是否满足预设周期区间，若连续两次判断高电平计数数据和低电平计数数据之和不满足预设周期区间内，则使无效计数值增加1；若下一次判断满足预设周期区间，则使无效计数值清零；

在无效计数器的无效计数值小于等于2时，向三取二输出模块发送有效输入标志信息。

8.根据权利要求7所述的热备份三模冗余计算机时间同步实现方法，其特征在于，上升沿和下降沿的检测均采用64位移位寄存器reg_wave；当检测到reg_wave=64‘h00000000FFFFFFFF时，判定上升沿有效；当检测到reg_wave=64‘hFFFFFFFF00000000时，判定下降沿有效。

9.根据权利要求7所述的热备份三模冗余计算机时间同步实现方法，其特征在于，预设周期区间为[4.9，5.1]ms。

10.根据权利要求7所述的热备份三模冗余计算机时间同步实现方法，其特征在于，在左机5ms脉冲输入和右机5ms脉冲输入中至少一个有效时，三取二输出模块产生表决结果，并根据表决结果的上升沿传递清零信号给本机5ms脉冲产生模块，包括如下步骤：

三取二输出模块在接收到两个5ms脉冲有效性判决模块中至少一个发送的有效输入标志信息时，从本地5ms脉冲与左机5ms脉冲/右机5ms脉冲中选择两者相同的值输出作为表决结果，或在接收到两个5ms脉冲有效性判决模块均发送的有效输入标志信息时，从本地5ms脉冲、左机5ms脉冲、右机5ms脉冲中选择三者相同的值输出作为表决结果；

三取二输出模块根据表决结果的上升沿来传递清零信号，在表决结果从低电平跳变为高电平时，发送清零信号给本机5ms脉冲产生模块。

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