CN104981874A - 用于存储器的目标刷新的设备及方法 - Google Patents

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Abstract

本文揭示用于目标行刷新的设备及方法。在实例设备中，预解码器接收目标行地址，且确定与所述目标行地址相关联的目标存储器行是主要存储器行还是冗余存储器行。所述预解码器经进一步配置以在所述主要存储器行为所述目标行时引起刷新物理上邻近于所述主要行的一或多个存储器行，或在所述冗余存储器行为所述目标存储器行时引起刷新物理上邻近于所述冗余存储器行的一或多个存储器行。

Description

用于存储器的目标刷新的设备及方法
相关申请案的交叉参考
本申请案主张2013年2月4日申请的第13/758,667号美国非临时专利申请案的优先权。此申请案的全文出于全部目的以引用方式并入本文中。
技术领域
本发明的实施例通常涉及半导体存储器，且更具体来说，在一或多个所描述的实施例中，所述实施例涉及刷新与一或多个目标存储器行物理上邻近的一或多个存储器行。
背景技术
在当前存储器系统中，必须周期性刷新存储于非易失性存储器(例如DRAM)中的数据以补偿存储器单元中的电容器的固有泄漏。本质上，刷新包含(例如)从每一存储器行读出数据且随后将所述数据写入回到相同相应行。结果，每一电容器上的原始电荷电平被恢复且数据得以保存。
尽管使用存储器刷新来补偿泄漏的许多方法在此技术领域中是众所周知的，然而这些方法在应用于现今日益苛求的存储器操作速度及应用时已遇到困难。例如，在一些情况中，可按高频率重复存取一或多个特定存储器行。由物理上邻近于经重复存取的存储器行的存储器行的存储器单元存储的数据可在执行正常刷新操作以保存所述邻近行的数据之前降级。即，由于耦合效应，单元对单元泄漏可增加，且重复存取可使物理上邻近于所述一或多个经重复存取的行的行的数据降级。
发明内容
本文揭示用于刷新存储器的设备及方法。实例设备包含预解码器。所述预解码器经配置以接收目标行地址且确定与所述目标行地址相关联的目标存储器行是主要存储器行还是冗余存储器行。所述预解码器经进一步配置以在所述主要存储器行为所述目标存储器行时引起刷新与物理上邻近于所述主要存储器行的一或多个存储器行，或在所述冗余存储器行为所述目标存储器行时引起刷新物理上邻近于所述冗余存储器行的一或多个存储器行。
一种实例设备包含行地址预解码器及行冗余控制电路。所述行地址预解码器经配置以接收与目标存储器行相关联的目标行地址且包含TRR行地址控制电路。TRR行地址控制电路经配置成至少部分地基于所述目标存储器行为主要存储器行而引起刷新物理上邻近于所述目标存储器行的一或多个行。所述行冗余控制电路经配置以接收所述目标行地址且包含TRR冗余控制电路。TRR冗余控制电路经配置成至少部分地基于所述目标存储器行为冗余存储器行而引起刷新物理上邻近于所述目标存储器行的一或多个行。
一种实例方法包含：接收目标行地址；确定与所述目标行地址相关联的目标存储器行是主要存储器行还是冗余存储器行；如果所述目标存储器行为主要存储器行且如果物理上邻近于所述目标存储器行的主要存储器行尚未修复，那么刷新所述物理上邻近的主要存储器行；及如果所述目标存储器行为冗余存储器行且物理上邻近于所述目标存储器行的冗余存储器行被启用，那么刷新所述物理上邻近的冗余存储器行。
一种实例方法包含：接收目标行地址；确定与所述目标行地址相关联的目标存储器行是包含在主要存储器部分中还是包含在冗余存储器部分中；如果所述目标存储器行包含在主要存储器部分中且物理上邻近于所述目标存储器行的存储器行尚未修复，那么刷新物理上邻近于所述目标存储器行的所述存储器行；及如果所述目标存储器行包含在冗余存储器部分中，那么不刷新物理上邻近于所述目标存储器行的所述存储器行。
一种实例方法包含：确定主要存储器行是否已修复；如果所述主要存储器行尚未修复，那么刷新物理上邻近于所述主要存储器行的一或多个存储器行；及如果所述主要存储器行已修复，那么刷新物理上邻近于与所述主要存储器行相关联的冗余存储器行的一或多个行。
一种用于刷新存储器的实例方法包含：通过存储器外部的装置，识别所述存储器中的已被存取多于阈值次数的存储器单元行作为目标存储器单元行，其中所述目标存储器单元行与目标行地址(TRA)相关联；引起向所述存储器的预解码器提供第一行地址(TRAdd1)及第一有效命令，其中所述第一行地址邻近于所述目标行地址且在所述目标行地址之前，且其中所述预解码器响应于被提供所述第一行地址及所述第一有效命令而引起刷新物理上邻近于所述目标存储器单元行的第一存储器单元行；及引起向所述存储器的所述预解码器提供第二行地址(TRAdd2)及第二有效命令，其中所述第二行地址邻近于所述目标行地址且在所述目标行地址之后，且其中所述预解码器响应于被提供所述第二行地址及所述第二有效命令而引起刷新物理上邻近于所述目标存储器单元行的第二存储器单元行。
一种用于刷新存储器的实例方法，其中所述存储器外部的装置已识别所述存储器中的已被存取多于阈值次数的存储器单元行作为目标存储器单元行，其中所述目标存储器单元行与目标行地址(TRA)相关联，其中所述方法包含：引起向所述存储器的预解码器提供第一行地址(TRAdd1)及第一有效命令，其中所述第一行地址邻近于所述目标行地址且在所述目标行地址之前，且其中所述预解码器响应于被提供所述第一行地址及所述第一有效命令而引起刷新物理上邻近于所述目标存储器单元行的第一存储器单元行；及引起向所述存储器的所述预解码器提供第二行地址(TRAdd2)及第二有效命令，其中所述第二行地址邻近于所述目标行地址且在所述目标行地址之后，且其中所述预解码器响应于被提供所述第二行地址及所述第二有效命令而引起刷新物理上邻近于所述目标存储器单元行的第二存储器单元行。
附图说明
图1为根据本发明的实施例的设备的框图。
图2为根据本发明的实施例的存储器区段的框图。
图3为根据本发明的实施例的预解码器的框图。
图4为根据本发明的实施例的用于刷新存储器区段的行的方法的流程图。
图5为根据本发明的实施例的用于刷新存储器区段的主要部分的内部行的方法的流程图。
图6为根据本发明的实施例的用于刷新存储器区段的主要部分的边界行的方法的流程图。
图7为根据本发明的实施例的用于刷新存储器区段的冗余部分的内部行的方法的流程图。
图8为根据本发明的实施例的用于刷新存储器区段的冗余部分的边界行的方法的流程图。
图9为根据本发明的实施例的用于刷新存储器区段的冗余部分的外部行的方法的流程图。
图10a为根据本发明的实施例的目标行刷新状态控制电路的框图。
图10b为根据本发明的实施例的目标行刷新状态机的示意图。
图10c为根据本发明的实施例的冗余匹配停用控制电路的示意图。
图10d为根据本发明的实施例的目标行刷新模式锁存电路的示意图。
图11a为根据本发明的实施例的边界行控制电路的示意图。
图11b为根据本发明的实施例的边界行控制电路的示意图。
图12a为根据本发明的实施例的目标行刷新冗余控制电路的示意图。
图12b为根据本发明的实施例的邻近行控制电路的示意图。
图13为包含根据本发明的实施例的设备的存储器的框图。
具体实施方式
本文揭示用于刷新存储器的设备及方法，根据一或多个实施例，可以目标行刷新(TRR)模式刷新物理上邻近于“目标”行的一或多行。在下文阐释某些细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员应清楚，本发明的实施例可在不具有这些特定细节的情况下实践。此外，本文所描述的本发明的特定实施例是以举例方式提供且不应被用于将本发明的范围限于这些特定实施例。在其它情况中，未详细展示众所周知电路、控制信号、时序协议及软件操作以避免不必要地使本发明不清楚。
本发明的实例通常涉及刷新物理上邻近于“目标”存储器行的存储器行，而不论所述目标存储器行及/或所述物理上邻近的存储器行是在主要存储器部分中还是在冗余存储器部分中。冗余存储器部分用于“修复”有故障的主要存储器。所述有故障的主要存储器可为(例如)存储器区段的主要部分的一或多个存储器单元、存储器单元群组、存储器行等等。例如，在主要存储器行发生故障的情况下，所述故障行的地址可与原本未使用的存储器行相关联。结果，可将任何随后试图存取所述故障存储器行的尝试重定向到所述地址与之相关联的冗余存储器行。与所述冗余存储器行相关联的启用熔丝(或反熔丝)经熔断以指示所述行已启用，且与所述冗余存储器行相关联的地址熔丝经熔断以指示与所述冗余存储器行相关联的地址。一旦此过程已实现，所述故障存储器可视为被“修复”且所述故障存储器行不被存取，且替代地存取所述相关联的冗余存储器行。在一些情况中，经修复的存储器可与其它存储器区段的冗余存储器相关联。
本发明的实例进一步通常涉及目标行刷新操作。可接收及锁存目标存储器行的地址，即，目标行地址。至少部分地基于有效命令，可激活(例如开启)所述目标存储器行，及借此进行刷新。在刷新所述行时，可将数据重新写入到所述存储器行的存储器单元。所述存储器行将保持开启，直到接收到预充电命令，此时所述存储器行被停用(例如关闭)。
图1为根据本发明的实施例的设备100的框图。设备100可包含地址及命令输入控制电路102、地址控制电路104及多个预解码器110。地址及命令输入控制电路102可耦合到地址控制电路104，且可经配置以接收及/或缓冲外部地址，且将所述外部地址提供到地址控制电路104。
地址控制电路104可耦合到多个预解码器110且可经配置成将目标行地址提供到预解码器110中的一或多者。在至少一个实施例中，地址控制电路104可通过相同总线115将目标行地址提供到预解码器110中的一或多者。在其它实施例中，地址控制电路104可个别耦合到预解码器110中的每一者使得地址控制电路104可将目标行地址选择性提供到预解码器110中的每一者。所述目标行地址中的每一者可至少部分地基于从地址及命令控制电路102提供到地址控制电路104的外部地址。
预解码器110中的每一者可耦合到相应行解码器(图1中未展示)且可经配置成部分或完全解码目标行地址以将预解码行地址提供到其相应解码器。以此方式提供预解码行地址可引起行解码器存取所述预解码行地址的存储器行。如先前所描述，例如，可基于预充电命令而预充电所述经存取的存储器行。
每一预解码器110可经进一步配置成以目标行刷新(TRR)模式而操作。当以TRR模式操作时，预解码器110可经配置以接收行地址且刷新与所述经接收的行地址相关联的存储器行。在一个实施例中，在TRR模式期间提供到预解码器110的行地址或通过预解码器110提供的行地址可与目标存储器行及邻近于(例如物理上邻近于)所述目标存储器行的存储器行相关联。例如，在TRR模式期间，可提供三个行地址。第一行地址可为目标行地址TRA，及第二行地址及第三行地址可为邻近行地址TRAdd1及TRAdd2。
在下文中，将关于分别包括在目标行地址TRA之前的行地址及在目标行地址TRA之后的行地址的行地址TRAdd1及行地址TRAdd2描述实例。然而，应理解，在其它实施例中，TRAdd1及TRAdd2可分别包括在目标行地址TRA之后的行地址及在目标行地址TRA之前的行地址。
在至少一个实施例中，一或多个行地址可包括与多个物理行相关联的逻辑行地址。在一些情况中，例如，目标行地址可为逻辑行地址，且可如本文所描述而刷新物理上邻近于与所述逻辑行地址相关联的多个物理行的行。另外或替代地，与物理上邻近于目标行的行相关联的行地址可为逻辑行地址。在刷新所述物理上邻近行时，可刷新与所述逻辑行地址相关联的多个行中的每一者或可仅刷新物理上邻近于目标行的行。
在一个实施例中，可将TRR控制信号同时提供到设备100的预解码器110中的每一者。当TRR控制信号处于有效状态中时，可将TRA及相关联的有效命令提供到所述多个预解码器110中的一者。作为响应，接收TRA的预解码器110可开始以TRR模式操作。在有效至有效时段(例如tRRD)内，TRR控制信号可转变到非有效状态，且之后其它预解码器110可响应于独立的存储器存取，而接收TRA的预解码器110以TRR模式操作。在一些实施例中，可从模式寄存器或命令解码器(未展示于图1中)提供TRR控制信号，或由定位于设备100外部的装置(例如存储器控制器(未展示于图1中))提供TRR控制信号。
在一些情况中，目标存储器行可为冗余存储器行。即，与目标行地址相关联的主要存储器行未正常运作且已通过行地址与之相关联的冗余存储器行予以修复。因此，预解码器110可经配置成至少部分地基于确定已修复所述目标存储器行而引起刷新所述目标行地址与之相关联的所述冗余存储器行，而非所述未正常运作存储器行。如本文所描述，冗余存储器行的行地址可称为冗余行地址(RTRA)。RTRA可表示所述冗余存储器行的相对物理位置，且可与相关联于冗余存储器行的目标行地址不相同。预解码器110可经进一步配置以引起刷新物理上邻近于与TRA相关联的冗余存储器行的行，而非物理上邻近于未正常运作存储器行的那些行。即，预解码器110可引起刷新与RTRAdd1和RTRAdd2相关联的冗余存储器行，而非分别与TRAdd1及TRAdd2相关联的主要存储器行。
在设备100的实例操作中，TRR控制信号可提供到预解码器110，且至少部分地基于有效命令及经断言TRR控制信号，解码器110可在TRR模式中操作。可由存储器控制器将所述有效命令及TRR控制信号中的一或多者提供到预解码器110。可(例如)至少部分地基于(例如)在特定时段中存储器行(例如目标行)被存取多于阈值次数(例如64毫秒内250,000次存取)而断言TRR控制信号。
在各种实施例中，可(例如由存储器外部的装置(例如存储器控制器))将存储器中的已被存取多于阈值次数的存储器单元行识别为目标存储器单元行。所述目标存储器单元行可与目标行地址(TRA)相关联。在至少一些实施例中，所述TRA由外部装置产生且提供到存储器(例如提供到所述存储器的地址及命令输入控制电路及/或地址控制电路)。如本文所使用，所述TRA可指代经产生且提供到存储器的外部地址，及/或可指代(例如)由地址及命令输入电路及/或地址控制电路产生且提供到存储器的预解码器的内部地址(至少部分地基于此外部地址)。
可由预解码器110接收目标行地址TRA，且作为响应，所述预解码器可确定与所述目标行地址TRA相关联的主要存储器行是否已修复。例如，预解码器110可确定冗余存储器行是否已修复与TRA相关联的主要存储器行。至少在一些实施例中，如果主要存储器行尚未修复，那么预解码器110可引起刷新所述主要存储器行。如果所述主要存储器行已修复，那么预解码器110可确定存取替代主要存储器行的哪一个冗余存储器行作为目标存储器行。在至少一些实施例中，可刷新所述目标行。在其它实施例中，可不刷新所述目标行。
以此方式，还可将随后行地址(例如TRAdd1及TRAdd2)提供到地址及命令输入控制电路102，其中此类随后行地址与物理上邻近于目标存储器行的存储器行相关联，如上文所描述。响应于这些额外地址，可刷新物理上邻近于所存取的目标存储器行的存储器行(例如无论是在主要存储器中还是在冗余存储器中)。如描述，此可包含刷新主要存储器行，刷新冗余存储器行，或刷新主要存储器行及/或冗余存储器行的组合。
在一些实施例中，存储器的预解码器可被提供第一行地址(TRAdd1)及第一有效命令，及第二行地址TRAdd2及第二有效命令。TRAdd1可邻近于TRA且在TRA之前，及TRAdd2可邻近于TRA且在TRA之后。如同TRA的情况，TRAdd1及/或TRAdd2可各自指代经产生且提供到存储器的相应外部地址，及/或可指代经产生且提供到存储器的预解码器的相应内部地址(至少部分地基于此外部地址)。
在一或多个实施例中，存储器控制器可将TRAdd1及/或TRAdd2(以及第一及第二有效命令)提供到存储器，其中可(例如通过地址及命令输入电路及/或地址控制电路)将TRAdd1及/或TRAdd2提供到预解码器。在另一实施例中，存储器内部逻辑(例如，计数器或反演逻辑，不管是地址控制电路及/或地址及命令输入电路的部分还是与地址控制电路及/或地址及命令输入电路分离)可响应于被提供TRA(例如经由地址及命令输入控制电路及/或地址控制电路)而产生TRAdd1及/或TRAdd2，且将TRAdd1及/或TRAdd2提供到预解码器。
例如，在一些实施例中，目标行地址TRA可由地址控制电路104及预解码器110中的一或多者接收，且至少部分地基于TRA，地址控制电路104及预解码器110中的一或多者可确定TRAdd1及TRAdd2及/或RTRAdd1及RTRAdd2的相应地址。举例来说，预解码器110可接收目标行地址TRA且确定与TRA相关联的行是否被修复。在所述行未修复时，预解码器110可产生行地址TRAdd1及TRAdd2。在所述行被修复时，预解码器110可产生行地址RTRAdd1及RTRAdd2。这些经产生的地址可用于引起刷新物理上邻近于所述目标行的行，如所描述。
所述预解码器可经配置成响应于被提供TRAdd1及第一有效命令而引起刷新物理上邻近于目标存储器单元行的第一存储器单元行，及响应于被提供TRAdd2及第二有效命令而引起刷新物理上邻近于目标存储器单元行的第二存储器单元行。如本文所使用，存储器单元行可指代单一存储器单元行或存储器单元行的组合，其中后者有时在此技术领域中统称为“丰行(fat row)”。
尽管至少在一些实施例中，TRAdd1是由存储器控制器连同第一有效命令一起提供，及TRAdd2是由所述存储器控制器连同第二有效命令一起提供，但是本文所揭示的实施例不限于此。例如，在一些实施例中，所述第一及/或第二有效命令可由存储器控制器连同另一行地址(例如TRA及/或其它行地址)一起提供。
另外，在一些实施例中，预解码器还可被提供TRA及第三有效命令。例如，存储器控制器可将TRA提供到存储器的地址控制电路及/或地址及命令输入控制电路，其中所述地址控制电路及/或地址及命令输入控制电路可将TRA(例如，连同TRAdd1及/或TRAdd2)提供到预解码器。尽管在本文称为“第三”有效命令，但是所述术语在本文中仅用于方便区别，这是因为在一些实施例中可在第一及/或第二有效命令之前提供第三有效命令。
例如，在至少一个实施例中，存储器控制器可首先提供TRA及第三有效命令，接着提供TRAdd1及第一有效命令，及接着提供TRAdd2及第二有效命令。在另一实施例中，所述存储器控制器可首先提供TRA及第三有效命令，接着提供第一有效命令(连同TRA或其它行地址)，及接着提供第二有效命令(连同TRA或其它行地址)，其中所述存储器可于内部产生TRAdd1及/或TRAdd2且使得将TRAdd1及/或TRAdd2提供到预解码器。
在一些实施例中，预解码器可经配置成响应于被提供TRA及第三有效命令而引起刷新目标存储器单元行。然而，还可期望避免不必要地存取目标存储器单元行。因此，在其它实施例中，所述预解码器未引起刷新目标存储器单元行(即使被提供TRA及/或第三有效命令)。
在刷新物理上邻近的存储器行之后，预解码器110可退出TRR模式。在一些实施例中，在刷新物理上邻近行之后，预解码器110可在接收到预充电命令之后自动退出TRR模式。在其它实施例中，预解码器110可至少部分地基于由其它电路(例如模式寄存器(未展示))提供的控制信号而退出TRR模式。
预解码器110可经进一步配置以选择性引起刷新邻近于目标行的行。例如，如下文更详细解释，预解码器110可经配置成仅在启用邻近行时引起刷新邻近冗余存储器行。以此方式，可避免存取故障及/或损坏的行。此外，如果目标行为边界行(例如，邻近于冗余部分的主要存储器行或邻近于主要部分的冗余存储器行)，那么预解码器110可选择性引起刷新邻近部分中的邻近行中的行。如果目标行为主要部分或冗余部分的外部行，那么预解码器110可经配置成引起仅刷新目标行及/或邻近于所述目标行的一个内部行。
例如，刷新物理上邻近于目标存储器行的存储器行可补偿在特定时段内多次存取目标存储器行所致的电荷泄漏。由于以相对高频率存取存储器行可引起邻近存储器行中的电荷泄漏，所以可刷新邻近于重复存取的存储器行的存储器行以维持由所述邻近存储器行的存储器单元存储的数据完整性。
图2为根据本发明的实施例的存储器区段200的框图。存储器区段200可(例如)与图1的预解码器100一起操作且可包含主要部分250及冗余部分260。
主要部分250可包含多个存储器行，其在下文中有时称为“主要行”，例如主要存储器行252、254、256、258。主要存储器行252可为主要部分250的第一存储器行，且可称为外部主要存储器行。主要存储器行254、256可分别为主要部分250的第二存储器行及第三存储器行，且可称为内部主要存储器行。主要存储器行258可为主要部分250的最后存储器行，且可称为边界主要存储器行。
冗余部分260可包含多个存储器行，其在下文中有时称为“冗余行”，例如冗余存储器行262、264、266、268。冗余存储器行264、266可为冗余部分260的第二存储器行及第三存储器行，且可称为内部冗余存储器行。冗余存储器行262可为冗余部分260的第一存储器行，且可称为边界冗余存储器行。冗余存储器行268可为冗余部分260的最后存储器行，且可称为外部冗余存储器行。对存储器行252、258、262、268中的任何者的存取可导致边界条件，且更特定来说，对边界主要存储器行258或边界冗余存储器行262的存取可导致边界条件。
如从图2将了解，刷新物理上邻近于目标存储器行的存储器行可包含确定(例如)所述目标存储器行是主要存储器行还是冗余存储器行，且可进一步包含确定所述目标存储器行是否在主要部分250及冗余部分260的边界。
图3为根据本发明的实施例的预解码器300的框图。预解码器300可用于实施图1的预解码器110。预解码器300包含行地址预解码器302、行冗余控制电路310及TRR状态控制电路320。
行地址预解码器302可经配置成(例如)从图1的地址控制电路104接收行地址，且可经进一步配置以部分或完全解码所述行地址以将经预解码的行地址提供到行解码器(未展示于图3中)。以此方式提供行地址可引起所述行解码器存取所述经预解码的行地址的行。
行地址预解码器302可包含TRR行地址控制电路304。如下文将更详细解释，TRR行地址控制电路304可经配置成，当目标存储器行为主要存储器行时，在TRR模式期间控制存储器行的刷新。例如，在目标存储器行为边界主要存储器行的情况中，TRR行地址控制电路304可经配置成，如果边界冗余存储器行已被启用(例如用于修复主要存储器行)，那么引起刷新物理上邻近于目标存储器行(例如边界主要存储器行)的边界冗余存储器行。
行冗余控制电路310可耦合到行地址预解码器302且可经配置以从地址控制电路304接收行地址。至少部分地基于每一所接收的目标行地址，行冗余控制电路310可确定是否已修复与目标行地址相关联的主要存储器行，即，所述目标存储器行是否为冗余存储器行。如果与所述目标行地址相关联的主要存储器行已修复，那么所述行冗余控制电路310可提供指示所述行已修复的MATCH(匹配)控制信号及/或用于修复的冗余存储器行的冗余行地址。至少部分地基于MATCH控制信号，可停用所述行地址(例如目标行地址TRA)通过所述行地址预解码器302的路径，且冗余存储器行的冗余行地址可替代地用于提供经预解码的行地址。
行冗余控制电路310可包含TRR冗余控制电路312。如下文将更详细解释，TRR冗余控制电路312可经配置成，当目标存储器行为冗余存储器行时，在TRR模式期间控制存储器行的刷新。作为实例，在目标存储器行为边界冗余存储器行的情况中，TRR冗余控制电路312可经配置成，如果边界主要存储器行尚未修复，那么引起刷新物理上邻近于边界冗余存储器行(例如所述目标存储器行)的边界主要存储器行。作为另一实例，TRR冗余控制电路312可经配置成引起仅刷新经启用的邻近冗余存储器行。
TRR状态控制电路320可耦合到行地址预解码器302的TRR行地址控制电路304，且进一步耦合到行冗余控制电路310的TRR冗余控制电路312。TRR状态控制电路320可经配置以接收TRR控制信号及预充电及有效命令。TRR状态控制电路320可基于TRR控制信号及有效命令而启用TRR行地址控制电路304及TRR冗余控制电路312，且开始在TRR模式中操作。随后，TRR状态控制电路320可停用TRR行地址控制电路304及TRR冗余控制电路312且退出TRR模式。在一个实施例中，TRR状态控制电路320可至少部分地基于预充电命令(例如对应于TRAdd2行地址的预充电命令)停用TRR行地址控制电路304及TRR冗余控制电路312，且退出TRR模式。
TRR状态控制电路320可经进一步配置成至少部分地基于目标存储器行被修复(例如，所述目标存储器行为冗余存储器行)而停用行冗余控制电路310中的比较逻辑。在一实施例中，例如，如果TRAdd1或TRAdd2为经修复的行的地址，那么TRR状态控制电路320可停用比较逻辑以防止行冗余控制电路310将MATCH控制信号提供到行地址预解码器302。在其它实施例中，TRR状态控制电路320可防止所接收的地址与经修复的行地址相比较。
图4为根据本发明的实施例的用于刷新存储器行的方法400的流程图。可(例如)通过图3的预解码器300的一或多个组件而实施方法400。在动作405处，进入TRR模式，且作为响应，TRR状态控制电路320可开始在TRR模式中操作。TRR状态控制电路320可进一步将一或多个控制信号提供到TRR行地址控制电路304及TRR冗余控制电路312，及因此，可启用TRR行地址控制电路304及TRR冗余控制电路312两者。在动作410处，可由行地址预解码器302及行冗余控制电路310接收目标行地址TRA。
在动作415处，至少部分地基于目标行地址TRA，行冗余控制电路310可确定所述目标存储器行是否已修复(例如，所述目标存储器行为冗余存储器行)，及如果如此，提供指示所述目标存储器行已修复的MATCH控制信号及/或用于修复的冗余存储器行的冗余地址。如果所述目标存储器行尚未修复(例如，所述目标存储器行为主要存储器行)，那么在动作420处，TRR行地址控制电路304可确定所述目标存储器行是否为边界主要存储器行。如果所述目标存储器行并非为边界主要存储器行(指示所述目标存储器行为内部主要存储器行)，那么在动作425处，TRR行地址控制电路304可引起刷新为目标存储器行的内部主要存储器行(例如，通过允许将TRA提供到行解码器)，及进一步引起刷新物理上邻近于为目标存储器行的内部主要存储器行的任何未修复的存储器行(例如，通过允许将如由地址控制电路104提供的TRAdd1及TRAdd2提供到行解码器)。如果所述目标存储器行为边界主要存储器行，那么在动作430处，TRR行地址控制电路304可引起刷新物理上邻近于所述边界主要存储器行的一或多行。
在动作415处，如果所述目标存储器行被确定为被修复(例如，所述目标行为冗余存储器行)，那么在动作435处，TRR冗余控制电路312可确定所述目标存储器行是否为边缘存储器行(例如，外部冗余存储器行或边界冗余存储器行)。如果所述目标存储器行并非为边缘行，那么在动作440处，TRR冗余控制电路312可引起刷新修复目标存储器行的内部冗余存储器行以及物理上邻近于所述内部冗余存储器行的任何经启用冗余存储器行。在动作435处，如果确定目标存储器行为边缘存储器行，那么在动作445处，TRR冗余控制电路312可确定目标存储器行是否为边界冗余存储器行。如果所述目标存储器行并非为边界冗余存储器行(且因此为外部冗余存储器行)，那么TRR冗余控制电路312可引起刷新外部冗余存储器行及/或邻近于所述外部冗余存储器行的内部冗余存储器行(如果启用)。在动作445处，如果确定所述目标存储器行为边界冗余存储器行，那么TRR冗余控制电路312可引起刷新边界冗余存储器行及/或一或多个物理上邻近的存储器行(如果启用(在邻近冗余存储器行的情况中)及未被修复(在邻近主要存储器行的情况中))。
在动作460处，可完成TRR模式的行刷新，并且TRR状态控制电路320可停用TRR行地址控制电路304及TRR冗余控制电路312，且进一步终止在TRR模式中操作。如所描述，TRR状态控制电路320可经配置成至少部分地基于接收到对于最后TRR行地址TRAdd2的预充电命令而停用TRR行地址控制电路304及TRR冗余控制电路312及/或退出TRR模式。
尽管方法400的动作已被描述为具有特定序列，但应了解，可以任何序列执行所述动作。方法400可进一步包括方法400的所描述动作的全部或部分，或可包含额外动作。在一些实施例中，无需修复冗余行。举例来说，可使用部分冗余存储器行(例如每隔一行)使得无需刷新邻近冗余行。由于仅可使用特定冗余行使得两个所使用的冗余行不邻近，因此一旦目标行已确定为冗余行，就无需发生邻近行的刷新。在至少一个实施例中，可故意停用未使用的冗余行使得这些行不可用于修复主要行。在其它实施例中，行地址预解码器302及/或行冗余控制电路310可包含经配置成仅允许特定冗余行用于修复主要行的控制逻辑。
此外，已以依序方式而描述方法400的动作，但应了解，可并行、同时及/或以重叠方式执行方法400的动作中的一或多者。例如，在至少一个实施例中，可同时部分或完全执行动作415、420、435及445中的两者或两者以上。
图5为根据本发明的实施例的用于刷新存储器区段的主要部分的内部行的方法500的流程图。例如，目标存储器行及物理上邻近的存储器行为主要存储器行。例如，方法500可用于实施图4的方法400的动作425。在动作505处，行地址预解码器302(例如TRR行地址控制电路304)可引起刷新与目标行地址TRA相关联的主要存储器行。随后在动作510处，可由行地址预解码器302及行冗余控制电路310接收行地址TRAdd1。在动作515处，行地址预解码器302可引起刷新TRAdd1的行，及在动作520处，可由行地址预解码器302及行冗余控制电路310接收行地址TRAdd2。在动作525处，行地址预解码器302可引起刷新TRAdd2的行。
图6为根据本发明的实施例的用于刷新存储器区段的主要部分的边界行的方法600的流程图。例如，目标存储器行为边界主要存储器行，及一个邻近存储器行为主要存储器行且另一邻近存储器行为边界冗余存储器行。方法600可用于实施图4的方法400的动作430。在动作605处，行地址预解码器302可引起刷新与目标行地址TRA相关联的存储器行。在动作610处，由行地址预解码器302及行冗余控制电路310接收行地址TRAdd1。在动作615处，行地址预解码器302可引起刷新与TRAdd1相关联的行。
如上文所描述，在目标存储器行为边界主要存储器行的情况中，边界冗余存储器行为可刷新的邻近行。因此，在动作620处，TRR行地址控制电路304可引起刷新边界冗余存储器行而非行地址TRAdd2(与TRR有效命令相关联)处的主要存储器行。例如，TRR行地址控制电路304可引起由行解码器解码冗余行地址RTRAdd2而非行地址TRAdd2。
以此方式引起刷新可(例如)包含停用行地址解码器中的行地址的正常路径及/或强制将地址(例如与边界冗余存储器行相关联的行地址)提供为下一预解码行地址。如将描述，可随后刷新所述强制地址。在至少一个实施例中，可至少部分地基于所接收的行地址(例如TRAdd2)刷新所述强制地址。举例来说，可至少部分地响应于接收到行地址及相关联的TRR有效命令而刷新行地址。
例如，在动作625处，可接收行地址TRAdd2，及在动作630处，TRR行地址控制电路304可确定边界冗余存储器行是否被启用。如所描述，可至少部分地基于所述边界冗余存储器行的启用熔丝的状态而进行确定。在动作630处，如果确定边界冗余存储器行尚未启用，那么在动作635处不刷新所述边界冗余存储器行(且也不刷新与行地址TRAdd2相关联的存储器行)。然而，如果边界冗余存储器行被确定为启用的，那么行地址TRR行地址控制电路304可在动作640处引起刷新所述边界冗余存储器行。
关于方法500及600，在一些情况中，可修复邻近主要存储器行(例如，与行地址TRAdd1及TRAdd2相关联的行)。在一个实施例中，可正常修复这些行。即，可刷新与经修复的邻近主要行相关联的冗余行。在其它实施例中，可防止与所述经修复的邻近主要行相关联的冗余行的刷新操作，这是因为其在与经修复的邻近主要行相关联的冗余行物理上不邻近于目标行时是不必要的。
图7为根据本发明的实施例的用于刷新存储器区段的冗余部分的内部行的方法700的流程图。例如，目标存储器行及物理上邻近的存储器行为冗余存储器行。方法700可用于实施图4的方法400的动作440。在动作705处，行地址预解码器302可引起刷新与目标存储器行相关联的冗余存储器行(例如，行地址预解码器302可引起刷新与冗余行地址RTRA相关联的冗余存储器行，而非与行地址TRA相关联的主要存储器行)。在动作710处，TRR冗余控制电路312可引起刷新与冗余行地址RTRAdd1相关联的存储器行，而非与行地址TRAdd1相关联的主要存储器行。例如，在动作715处，可接收行地址TRAdd1。在动作720处，如果确定与RTRAdd1相关联的行未被启用，那么在动作725处不刷新存储器行。然而，如果与RTRAdd1相关联的存储器行被启用，那么在动作730处，TRR冗余控制电路312可引起刷新与RTRAdd1相关联的存储器行。
在动作735处，TRR冗余控制电路312可引起刷新与冗余行地址RTRAdd2相关联的存储器行，而非与行地址TRAdd2相关联的存储器行。例如，在动作740处，可接收行地址TRAdd2。在动作745处，如果确定与冗余行地址RTRAdd2相关联的存储器行未被启用，那么在动作750处，不刷新存储器行。如果与冗余行地址RTRAdd2相关联的存储器行被启用，那么TRR冗余控制电路312可在动作755处引起刷新与行地址RTRAdd2相关联的存储器行。
图8为根据本发明的实施例的用于刷新存储器区段的冗余部分的边界行的方法800的流程图。例如，目标存储器行为边界冗余存储器行。物理上邻近的存储器行中的一者可为边界主要存储器行，及另一物理上邻近的存储器行可为冗余存储器行。方法800可用于实施图4的方法400的动作455。在动作805处，行地址预解码器302可引起刷新与目标存储器行相关联的边界冗余存储器行。在动作810处，TRR行地址控制电路304及/或TRR冗余控制电路312可引起刷新边界主要存储器行而非与行地址TRAdd1相关联的存储器行。
例如，在动作815处，可接收行地址TRAdd1。在动作820处，可确定物理上邻近于与冗余行地址(RTRA)相关联的冗余行的边界主要存储器行是否已修复。如果所述边界主要存储器行已(例如，通过冗余存储器行)修复，那么在动作825处不刷新边界主要存储器行(且也不刷新与TRAdd1地址相关联的存储器行)。然而，如果所述边界主要存储器行未被修复，那么在动作830处，TRR冗余行控制电路312可引起刷新边界主要存储器行。
在动作835处，TRR冗余控制电路312可引起刷新与冗余行地址RTRAdd2相关联的冗余存储器行(例如物理上邻近于边界冗余存储器行)，而非与行地址TRAdd2相关联的存储器行。例如，在步骤840处，可接收行地址TRAdd2。可在动作845处确定与行地址RTRAdd2相关联的冗余存储器行是否被启用。如果与行地址RTRAdd2相关联的冗余存储器行未被启用，那么在动作850处不刷新与行地址RTRAdd2相关联的冗余存储器行(且也不刷新与TRAdd2地址相关联的存储器行)。然而，如果与行地址RTRAdd2相关联的冗余存储器行被启用，那么在步骤855处，TRR冗余控制电路312可引起刷新冗余存储器行。
图9为根据本发明的实施例的用于刷新存储器区段的冗余部分的外部行的方法900的流程图。例如，目标存储器行可为外部冗余存储器行(例如图2的行268)，及物理上邻近的存储器行可为冗余存储器行。方法900可用于实施图4的方法400的动作450。在动作905处，行地址预解码器302可引起刷新与目标存储器行相关联的冗余存储器行。在动作910处，TRR冗余控制电路312可引起刷新与冗余行地址RTRAdd1相关联的存储器行，而非与行地址TRAdd1相关联的存储器行。在与行地址RTRAdd1相关联的存储器行未被启用时，既不刷新与行地址RTRAdd1相关联的所述存储器行，也不刷新与行地址TRAdd1相关联的主要存储器行。例如，在动作915处，可接收行地址TRAdd1。在动作920处，在确定与冗余行地址RTRAdd1相关联的存储器行未被启用时，在动作925处不刷新所述冗余行地址(且也不刷新主要行地址TRAdd1)。然而，在与冗余行地址RTRAdd1相关联的存储器行被启用时，在动作930处，TRR冗余控制电路312可引起刷新与冗余行地址RTRAdd1相关联的存储器行。在动作935处，可接收地址TRAdd2。在针对本实例的本发明的实施例中，由于仅有一个物理上邻近于外部冗余存储器行的存储器行，所以在步骤940处不刷新存储器行。关于方法700、800及900，所描述的实例涉及刷新邻近于为冗余存储器行的目标存储器行的行。然而，在一些情况中，至少部分地基于目标存储器行为冗余存储器行，可刷新冗余存储器部分的所有存储器行。
此外，关于方法500、600、700、800及900，相应步骤(例如方法500的步骤505)被描述为刷新与目标行地址相关联的目标行。然而，如所描述，在至少一些实施例中，无需刷新所述目标行，及可仅刷新邻近于所述目标行的行。
可在不背离本发明的范围的情况下修改先前所描述的实例方法。例如，先前所描述的实例方法可应用于具有存储器区段的主要部分及存储器区段的冗余部分的布置，其中边界主要存储器行物理上邻近于具有在先的行地址(例如TRAdd1)的另一主要存储器行，且还物理上邻近于在所述边界主要存储器行的另一侧上的边界冗余存储器行。然而，在其它实施例中，不同地布置主要部分及冗余部分。例如，所述边界主要存储器行可物理上邻近于另一主要存储器行，但所述主要存储器行具有在后面的行地址(例如TRAdd2)，且所述边界主要存储器行还物理上邻近于在所述边界主要存储器行的另一侧的边界冗余存储器行。存储器区段的主要部分及冗余部分的又一布置也可包含在本发明中。
图10a说明根据本发明的实施例的TRR状态控制电路1000。TRR状态控制电路1000可用于实施图3的TRR状态控制电路320。TRR状态控制电路1000可包含TRR状态机1002、冗余匹配停用控制电路1004及TRR模式锁存器1006。TRR状态机1002可经配置以接收TRR控制信号及有效命令，且可进一步经配置以从TRR模式锁存器接收ADJRF控制信号，ADJRF控制信号在非有效状态中时可复位TRR状态机1002。TRR状态机1002可经配置成至少部分地基于具有有效状态的TRR控制信号及有效命令而进入TRR模式，且提供指示TRR状态机1002的相应状态的ACT1EN及ACT2EN控制信号。例如，响应于至少部分地基于对应于第一行地址的有效命令而进入TRR模式，TRR状态机可进入第一状态ACT0。至少部分地基于对应于第二行地址的第二有效命令，TRR状态机可进入第二状态ACT1且可将有效ACT1EN控制信号提供到所述冗余匹配停用控制电路1004。至少部分地基于第三有效命令，TRR状态机1002可进入第三状态ACT2且将有效ACT2EN信号提供到冗余匹配停用控制电路1004及TRR模式锁存器1006两者。
冗余匹配停用控制电路1004可经配置以(例如)从行冗余控制电路(例如图3的行冗余控制电路310)接收TARGET_RED控制信号。TARGET_RED控制信号可指示目标存储器行为冗余存储器行。响应于TARGET_RED控制信号及ACT1EN或ACT2EN控制信号，所述冗余匹配停用控制电路1004可将控制信号DMF提供到行冗余控制电路310以(例如)停用行冗余控制电路310，使之不确定所接收的行(例如，与行地址TRAdd1及TRAdd2相关联的行)是否被修复。
TRR模式锁存器1006可经配置以接收ACT2EN、ACT0ENF及TRRF控制信号及预充电命令。TRRF控制信号可为TRR控制信号的补码。至少部分地基于有效ACT0ENF控制信号(例如ACT0EN的补码)，TRR模式锁存电路1006可提供及/或锁存可提供到TRR状态机1002的有效ADJRF控制信号，如所描述。有效ADJRF控制信号可防止TRR状态机1002复位，使得TRR状态机1002可在TRR模式中前进经过ACT0、ACT1及ACT2状态。TRR模式锁存电路1006可经进一步配置成至少部分地基于预充电命令及有效ACT2EN控制信号而复位。以此方式，仅在已接收最后TRR有效命令及发布了随后预充电命令之后，才可通过非有效ADJRF控制信号使TRR状态机1002复位。
如所描述，在一些情况中，可不刷新目标行。因此，在一些实施例中，可实施TRR状态控制电路1000使得其前进经过两个状态ACT0及ACT1。例如，由于仅刷新邻近于目标行的行，所以此可导致可仅发布两个预充电命令。
图10b说明根据本发明的实施例的TRR状态机1050。TRR状态机1050可用于实施图10a的TRR状态1002且可包含多个锁存器1052、1054、1056。TRR状态机1050可经配置以接收TRR控制信号，且至少部分地基于对应于所接收的TRR有效命令中的每一者的有效命令而通过锁存器1052、1054及1056分别提供(例如传播)TRR信号作为控制信号ACT0EN、ACT1EN及ACT2EN。此外，锁存器1052、1054及1056中的每一者可在相应复位端子处接收控制信号ADJRF，使得非有效ADJRF信号可将锁存器1052、1054及1056中的每一者保持在复位状态中。
图10c说明根据本发明的实施例的冗余匹配停用控制电路1060。冗余匹配停用控制电路1060可用于实施图10a的冗余匹配停用控制电路1004且可包含NAND门1062、1064及反相器1066、1068。NAND门1062可经配置以接收ACT1EN及ACT2EN控制信号，及NAND门1064可经配置以接收NAND门1062的输出以及TARGET_RED控制信号。反相器1066、1068可串联耦合且可经配置以接收NAND门1064的输出以提供控制信号DMF。
图10d说明根据本发明的实施例的TRR模式锁存电路1070。TRR模式锁存电路1070可用于实施图10a的TRR模式锁存电路1006且可包含AND门1072、NAND门1076、TRR模式锁存器1074及反相器1078。AND门1072可经配置以接收预充电命令及ACT2EN控制信号。TRR模式锁存器1074可经配置以接收AND门1072的输出及ACT0EN控制信号。NAND门1076可经配置以接收TRR模式锁存器的输出及TRR控制信号，及反相器1078可接收NAND门1076的输出以提供控制信号ADJRF。AND门1072可经配置成响应于有效ACT2EN控制信号及预充电命令而复位TRR模式锁存器1074。响应于有效控制信号ACT0EN，可复位TRR模式锁存器1074。TRR模式锁存器1074可经配置成锁存ACT0EN控制信号，使得ADJRF控制信号为有效的直到(例如)通过最后TRR序列预充电命令而复位TRR模式锁存器1074为止。
图11a说明根据本发明的实施例的边界主要行控制电路1100。边界主要行控制电路1100可包含在TRR行地址控制电路(例如图3的TRR行地址控制电路304)中，且可包含边界主要停用控制电路1120及边界主要行刷新电路1140。边界主要停用控制电路1120可包含边界主要行修复检测电路1122、NAND门1124及反相器1126。边界主要行修复检测电路1122可经配置以接收指示是否已修复边界主要行的RES控制信号。边界主要行修复检测电路1122可进一步接收指示是否已修复与TRA相关联的行的控制信号RES。边界主要行修复检测电路1122可经配置成至少部分地基于具有有效状态的RES及RSE控制信号而提供有效LP控制信号。NAND门1124可接收LP控制信号及进一步接收ACT1EN控制信号。反相器1126可接收NAND门1124的输出且将指示在ACT1状态期间是否已修复边界主要行的控制信号LPR提供到边界主要行刷新电路1140。
边界主要行刷新电路1140可包含反相器1142、1146及NAND门1144。反相器1142可经配置以从边界主要停用控制电路1120的反相器1126接收LPR控制信号，且将经反相的LPR控制信号提供到NAND门1144。除了所述经反相的LPR控制信号之外，NAND门1144还可接收控制信号ACT1EN及控制信号R-1。如将解释，可从边界冗余行控制电路(例如下文所描述的图12a的冗余行控制电路1205)提供所述控制信号R-1，以指示边界冗余行为RTRA且因此已至少部分地基于TRA而刷新。反相器1146可经配置以接收NAND门1144的输出，及如果提供到NAND门1144的控制信号中的每一者是有效的，那么反相器1146可提供有效控制信号LPEN。在一个实施例中，控制信号LPEN可被提供到行地址预解码器302的预驱动器(未展示)以引起刷新边界主要行(回想所述边界主要行邻近于边界冗余行)，而非所接收的行地址TRAdd1。
图11b说明根据本发明的实施例的边界主要行控制电路1150。边界主要行控制电路1150可包含在TRR行地址控制电路(例如图3的TRR行地址控制电路304)中，且可包含边界主要行检测电路1152、锁存器1154及多个区段锁存器1156a到1156n。区段锁存器1156中的每一者可对应于预解码器300所对应的存储体(bank)的存储器区段。边界主要行检测电路1152可经配置以至少部分地基于目标行地址及MATCH及ACT0EN控制信号而接收行地址(例如经预解码的行地址)。至少部分地基于所述行地址及所述MATCH控制信号，边界主要行检测电路1152可确定所述目标行地址是否用于边界主要行。如果所述目标行为边界主要行且未修复，那么至少部分地基于转变到有效状态的控制信号ACT0EN，边界主要行检测电路1152可将有效控制信号BPRT提供到锁存器1154。锁存器1154可接收BPRT控制信号，且在TRR模式的持续时间内提供经锁存的控制信号BPRL。可将BPRL控制信号提供到区段锁存器1156中的每一者。响应于转变到有效状态的控制信号ACT2EN，锁存器1154可进一步提供控制信号BPRA2E到区段锁存器1156中的每一者，在至少一个实施例中，控制信号BPRA2E可为控制信号BPRL的补码。
区段锁存器1156中的每一者可经配置以接收控制信号BPRL，及进一步可各自从图3的行地址预解码器302接收控制信号ARRAY_SEC。有效ARRAY_SEC控制信号可引起区段锁存器1156中的一者在ACT2状态期间引起刷新其对应存储器区段的边界冗余行。接收有效ARRAY_SEC控制信号及有效BPRL控制信号的区段锁存器1156可于内部锁存ARRAY_SEC控制信号。至少部分地基于转变到有效状态的BPRA2E控制信号，区段锁存器1156可提供相应R+1控制信号，借此引起刷新对应存储器区段的冗余行。
图12a为根据本发明的实施例的邻近冗余刷新电路1200的示意图。邻近冗余刷新控制电路1200可用于TRR冗余控制电路(例如图3的TRR冗余控制电路312)中。邻近冗余刷新电路1200可包含多个冗余行控制电路1205。多个冗余行控制电路1205可包含边界冗余行控制电路1205'及外部冗余行控制电路1205”。剩余冗余行控制电路1205可为内部冗余行控制电路。如下文将解释，冗余行控制电路1205中的每一者可包含可经配置以根据本文的实施例引起刷新行的邻近行控制电路1210。每一冗余行控制电路1205可进一步包含可经配置以提供指示相应冗余行是否被启用的控制信号的启用熔丝电路1215。例如，边界冗余行控制电路1205'的启用熔丝电路1215可指示边界冗余行是否被启用。冗余行控制电路1205中的每一者可进一步包含OR门1220及/或AND门1225，且可经配置以提供行刷新控制信号(例如TRR_EN_BRR)以引起刷新相应冗余行。
在一个实施例中，如图12a中所说明，边界冗余行控制电路1205'的邻近行控制电路1210可经配置以提供控制信号R-1，如关于图11a的边界主要行刷新电路1140所描述。此外，在至少一个实施例中，外部冗余行控制电路1205”可不包含OR门1220，这是因为所述外部冗余行控制电路1205”仅邻近于一个冗余行控制电路1205。
图12b为根据本发明的实施例的邻近行控制电路1250的示意图。邻近行控制电路1250可包含AND门1252、1256、1258及锁存器1254。AND门1252可经配置以接收MATCH控制信号及ACT0EN控制信号。AND门1252的输出可提供到锁存器1254。至少部分地基于具有有效状态的TRRENF控制信号，锁存器1254可将控制信号ADJ_ROW_EN提供到AND门1256、1258。AND门1256、1258可分别接收控制信号ACT1EN及ACT2EN。基于具有有效状态的ACT1EN控制信号，AND门1256可提供控制信号EN-1以引起刷新第一邻近冗余行。类似地，基于具有有效状态的ACT2EN控制信号，AND门1258可提供控制信号+1以引起刷新第二邻近冗余行。
参看图12a及12b，现将关于内部冗余行控制电路1205而描述TRR冗余控制电路1200的实例操作。至少部分地基于相应MATCH控制信号及ACT0EN控制信号，对应于行X的冗余行控制电路1205的邻近行控制电路1210可于内部锁存控制信号ADJ_ROW_EN(参见图12b)。至少部分地基于有效ACT1EN控制信号，邻近行控制电路120可将控制信号EN-1提供到对应于行X-1的邻近行控制电路120的OR门1220。如果对应于行X-1的所述邻近行控制电路1210的启用熔丝电路1215指示所述行被启用，那么AND门1225可提供控制信号TRR_EN_RX-1以引起刷新行X-1。
控制信号ACT2EN可随后转变到有效状态，及邻近行控制电路120可将控制信号EN+1提供到对应于行X+1的邻近行控制电路1210的OR门1220。如果对应于行X+1的邻近行控制电路1210的启用熔丝电路1215指示所述行被启用，那么AND门1225可提供控制信号TRR_EN_RX+1以引起刷新行X+1。以此方式，冗余行控制电路1205可刷新邻近行，条件是所述邻近行如相应启用熔丝电路1215所指示而启用。
实例已在本文中被描述为包含各种控制电路。如本文所描述，控制电路可包含一或多个逻辑电路、控制逻辑、逻辑门及/或其任何组合或子组合。如本文所描述的实例已进一步使用短语“至少部分地基于”而说明，所述短语可包含(但不限于)“至少部分地响应于”。此外，如本文所使用，术语“设备”可指代(但不限于)(例如)(若干)装置、(若干)系统、(若干)芯片、(若干)芯片封装、(若干)驱动器、(若干)裸片或其任何组合或子组合。
尽管已关于存储器区段的主要部分的第一行为外部主要行及边界主要行为所述存储器区段的主要部分的最后行而描述实例，但所属领域的一般技术人员将了解还可使用其它配置。例如，第一冗余行可为外部冗余行及最后冗余行可为边界冗余行。此外，主要及冗余存储器部分可交错使得存储器区段包含多个主要部分及/或冗余部分。
已进一步使具有递减地址的地址(例如TRAdd1)与在TRR模式期间所接收的第二行地址相关联及使具有递增地址的地址(例如TRAdd2)与在TRR模式期间接收的第三行地址相关联来描述实例。应了解，所接收的第二行地址可为递增行地址，及所接收的第三行地址可为递减行地址，及本文所描述的各种控制电路及逻辑可经调整以进行相应操作。
已进一步关于在TRR模式中操作以引起刷新目标行及/或邻近于所述目标行的行而描述实例。所属领域的一般技术人员将了解，可使用其它实施方案，例如关于刷新任何其它数目个行的实施方案。例如，在一个实施例中，可刷新目标行及/或每一邻近方向上的2个行。在其它实施例中，可刷新所有行，或可仅刷新主要部分或冗余部分中的行。
已关于引起刷新主要或冗余行而描述实例。所属领域的一般技术人员将了解，可应用本文所描述的实例使得可刷新存储器的列或其它群组。举例来说，在至少一个实施例中，可刷新邻近于(例如物理上邻近于)目标列的列。
图13为可包含根据本发明的实施例的图1的设备100的存储器1300的一部分。存储器1300包含存储器单元阵列1302，存储器单元可为(例如)DRAM存储器单元、SRAM存储器单元、快闪存储器单元或一些其它类型的存储器单元且可包含任何数目的如本文所描述的存储体及/或存储器区段。存储器1300包含通过ADDR/CMD总线接收存储器命令(例如刷新命令)及地址的地址/命令解码器1304。地址/命令解码器1304基于通过ADDR/CMD总线所接收的命令而产生控制信号。地址/命令解码器1304还通过地址总线及地址锁存器1306而将行及列地址提供到存储器1300。所述地址锁存器接着输出单独列地址及单独行地址。
由地址锁存器1306将所述行地址及列地址分别提供到行地址解码器1310及列地址解码器1308。列地址解码器1308选择延伸穿过阵列1302的对应于相应列地址的线。所述行地址解码器1310连接到激活阵列1302中的对应于所接收的行地址的相应存储器单元行的字线驱动器1312。对应于所接收的列地址的选择线(例如一或多个位线)耦合到读取/写入电路1314，以经由输入输出数据总线1315将读取数据提供到数据输出电路1316。通过数据输入电路1318及存储器阵列读取/写入电路1314将写入数据提供到存储器阵列1302。
存储器1300可包含设备(未展示)，其可类似于本文所描述的设备100。例如，所述设备可包含在行解码器1310及/或命令解码器1304中，或存储器1300中的任何其它位置中。包含所述设备的行解码器1310将允许目标刷新存储器阵列1302的存储器。例如，在进入TRR模式中时，可相应刷新物理上邻近于目标存储器行的存储器行。
从前述将了解，尽管在本文中已出于说明目的而描述本发明的特定实施例，但是可在不偏离本发明的精神及范围的情况下做各种修改。因此，除受所附权利要求书限制之外，本发明不受其它限制。

Claims (71)

1.一种设备，其包括：
预解码器，其经配置以接收目标行地址且确定与所述目标行地址相关联的目标存储器行是主要存储器行还是冗余存储器行，所述预解码器经进一步配置以在所述主要存储器行为所述目标存储器行时引起刷新物理上邻近于所述主要存储器行的一或多个存储器行，或在所述冗余存储器行为所述目标存储器行时引起刷新物理上邻近于所述冗余存储器行的一或多个存储器行。
2.根据权利要求1所述的设备，其中所述预解码器经进一步配置以至少部分地基于所述目标行地址，在所述主要存储器行为所述目标存储器行时产生用于物理上邻近于所述主要存储器行的所述一或多个存储器行的行地址或在所述冗余存储器行为所述目标存储器行时产生用于物理上邻近于所述冗余存储器行的所述一或多个存储器行的行地址。
3.根据权利要求2所述的设备，其中所述预解码器经配置以仅在所述冗余存储器行被启用时引起刷新所述冗余存储器行。
4.根据权利要求1所述的设备，其中所述预解码器经配置以至少部分地响应于接收到所述目标行地址而刷新所述目标存储器行。
5.根据权利要求1所述的设备，其中所述预解码器经配置以不刷新所述目标行。
6.根据权利要求1所述的设备，其中所述预解码器经配置以在TRR模式中操作时引起刷新物理上邻近于所述目标存储器行的所述一或多个行。
7.根据权利要求1所述的设备，其中物理上邻近于所述目标存储器行的所述一或多个行包括边界主要存储器行或边界冗余存储器行。
8.根据权利要求1所述的设备，其中所述预解码器经配置以引起刷新物理上邻近于所述目标存储器行的所述一或多个行包括：所述预解码器经配置以引起刷新物理上邻近于所述目标存储器行的两个存储器行。
9.根据权利要求1所述的设备，其中所述预解码器经配置以仅在所述主要存储器行尚未修复时引起刷新所述主要存储器行。
10.根据权利要求1所述的设备，其中所述目标行地址为与多个行相关联的逻辑行地址。
11.根据权利要求1所述的设备，其中所述预解码器包含于存储器中。
12.一种设备，其包括：
行地址预解码器，其经配置以接收与目标存储器行相关联的目标行地址且包含TRR行地址控制电路，所述TRR行地址控制电路经配置以至少部分地基于所述目标存储器行为主要存储器行而引起刷新物理上邻近于所述目标存储器行的一或多个行；以及
行冗余控制电路，其经配置以接收所述目标行地址且包含TRR冗余控制电路，所述TRR冗余控制电路经配置以至少部分地基于所述目标存储器行为冗余存储器行而引起刷新物理上邻近于所述目标存储器行的一或多个行。
13.根据权利要求12所述的设备，其进一步包括：
TRR状态控制电路，其耦合到所述TRR行地址控制电路及所述TRR冗余控制电路，所述TRR状态控制电路经配置以至少部分地基于TRR控制信号而启用所述TRR行地址控制电路及所述TRR冗余控制电路。
14.根据权利要求12所述的设备，其中所述TRR行地址控制经进一步配置以至少部分地基于所述目标存储器行包括边界主要存储器行而引起刷新边界冗余存储器行。
15.根据权利要求12所述的设备，其中所述行地址预解码器经配置以至少部分地响应于所述目标存储器行包括主要存储器行而刷新所述目标存储器行。
16.根据权利要求12所述的设备，其中所述TRR冗余控制电路经配置以仅在物理上邻近于所述目标存储器行的冗余存储器行被启用时引起刷新物理上邻近于所述目标存储器行的所述冗余存储器行。
17.根据权利要求12所述的设备，其中所述TRR冗余控制电路包括：
第一冗余行控制电路，其经配置以至少部分地基于接收自第二冗余行控制电路的控制信号而引起刷新物理上邻近于所述目标存储器行的所述一或多个行。
18.一种方法，其包括：
接收目标行地址；
确定与所述目标行地址相关联的目标存储器行是主要存储器行还是冗余存储器行；
在所述目标存储器行为主要存储器行时且在物理上邻近于所述目标存储器行的主要存储器行尚未修复时，刷新所述物理上邻近的主要存储器行；以及
在所述目标存储器行为冗余存储器行且物理上邻近于所述目标存储器行的冗余存储器行被启用时，刷新所述物理上邻近的冗余存储器行。
19.根据权利要求18所述的方法，其中接收目标行地址包括：
接收与多个行相关联的逻辑行地址。
20.根据权利要求18所述的方法，其进一步包括：
在所述目标存储器行为边界主要存储器行时，刷新物理上邻近于所述目标存储器行的边界冗余存储器行。
21.根据权利要求20所述的方法，其中仅在物理上邻近于所述目标存储器行的所述边界冗余存储器行被启用时，刷新所述边界冗余存储器行。
22.根据权利要求18所述的方法，其进一步包括：
在接收所述目标行地址之前进入TRR模式。
23.根据权利要求18所述的方法，其进一步包括：
在所述目标存储行为边界冗余存储器行时，刷新物理上邻近于所述目标存储器行的边界主要存储器行。
24.根据权利要求23所述的方法，其中仅在物理上邻近于所述目标存储器行的所述边界主要存储器行尚未修复时，刷新物理上邻近于所述目标存储器行的所述边界主要存储器行。
25.根据权利要求18所述的方法，其中所述刷新物理上邻近于所述目标存储器行的主要存储器行包括：
通过TRR行地址控制电路刷新主要存储器行。
26.根据权利要求18所述的方法，其中所述刷新物理上邻近于所述目标存储器行的冗余存储器行包括：
通过TRR冗余控制电路刷新冗余存储器行。
27.根据权利要求18所述的方法，其进一步包括：
在与所述目标行地址相关联的所述目标存储器行为冗余存储器行时，停用行冗余控制电路中的比较逻辑。
28.根据权利要求18所述的方法，其进一步包括：
刷新与所述目标行地址相关联的所述目标存储器行。
29.一种方法，其包括：
接收目标行地址；
确定与所述目标行地址相关联的目标存储器行是包含在主要存储器部分中还是包含在冗余存储器部分中；
在所述目标存储器行包含在主要存储器部分中且物理上邻近于所述目标存储器行的存储器行尚未修复时，刷新物理上邻近于所述目标存储器行的所述存储器行；以及
在所述目标存储器行包含在冗余存储器部分中时，不刷新物理上邻近于所述目标存储器行的所述存储器行。
30.根据权利要求29所述的方法，其中所述冗余存储器部分的至少一行被故意停用。
31.根据权利要求29所述的方法，其中所述冗余存储器部分的每隔一行未被使用。
32.一种方法，其包括：
确定主要存储器行是否已修复；
在所述主要存储器行尚未修复时，刷新物理上邻近于所述主要存储器行的一或多个存储器行；以及
在所述主要存储器行已修复时，刷新物理上邻近于与所述主要存储器行相关联的冗余存储器行的一或多个行。
33.根据权利要求32所述的方法，其中所述刷新物理上邻近于与所述主要存储器行相关联的所述冗余存储器行的一或多个存储器行包括：
刷新边界主要存储器行。
34.根据权利要求32所述的方法，其中所述刷新物理上邻近于与所述主要存储器行相关联的所述冗余存储器行的一或多个存储器行包括：
在所述冗余存储器行被启用时，刷新物理上邻近于所述冗余存储器行的存储器行。
35.根据权利要求34所述的方法，其中所述刷新物理上邻近于与所述主要存储器行相关联的所述冗余存储器行的一或多个存储器行包括：
刷新所述冗余存储器行。
36.根据权利要求32所述的方法，其中所述刷新物理上邻近于所述主要存储器行的一或多个存储器行包括：
确定边界冗余存储器行是否被启用；以及
在所述边界冗余存储器行被启用时，刷新所述边界冗余存储器行。
37.根据权利要求32所述的方法，其中所述主要存储器行对应于第一存储器区段，及所述冗余存储器行对应于第二存储器区段。
38.一种用于刷新存储器的方法，其包括：
通过所述存储器外部的装置，识别所述存储器中的已被存取多于阈值次数的存储器单元行作为目标存储器单元行，其中所述目标存储器单元行与目标行地址TRA相关联；
引起向所述存储器的预解码器提供第一行地址TRAdd1及第一有效命令，其中所述第一行地址邻近于所述目标行地址且在所述目标行地址之前，且其中所述预解码器响应于被提供所述第一行地址及所述第一有效命令而引起刷新物理上邻近于所述目标存储器单元行的第一存储器单元行；以及
引起向所述存储器的所述预解码器提供第二行地址TRAdd2及第二有效命令，其中所述第二行地址邻近于所述目标行地址且在所述目标行地址之后，且其中所述预解码器响应于被提供所述第二行地址及所述第二有效命令而引起刷新物理上邻近于所述目标存储器单元行的第二存储器单元行。
39.根据权利要求38所述的方法，其中引起向所述预解码器提供所述第一及第二行地址包括将来自所述存储器外部的所述装置的所述目标行地址提供到所述存储器的地址控制电路，其中所述地址控制电路：
响应于被提供所述目标行地址而产生所述第一及第二行地址；以及
将所述第一及第二行地址提供到所述预解码器。
40.根据权利要求38所述的方法，其中引起向预解码器提供所述第一及第二行地址包括：所述预解码器响应于被提供所述目标行地址而产生所述第一及第二行地址。
41.根据权利要求39所述的方法，其中提供所述目标行地址包括：
将来自所述存储器外部的所述装置的外部地址提供到所述地址控制电路，其中所述目标行地址至少部分地基于所述外部地址，及将所述外部地址提供到所述地址控制电路包括：
经由所述存储器的地址及命令输入控制电路而将来自所述存储器外部的所述装置的所述外部地址提供到所述地址控制电路。
42.根据权利要求41所述的方法，其中提供所述外部地址进一步包括：提供来自所述存储器外部的所述装置的所述外部地址及所述第一有效命令。
43.根据权利要求41所述的方法，其进一步包括提供来自所述存储器外部的所述装置的所述第二有效命令。
44.根据权利要求39所述的方法，其中引起向所述预解码器提供所述第一及第二行地址包括将来自所述存储器外部的所述装置的所述第一及第二行地址提供到所述存储器的地址控制电路，其中所述地址控制电路响应于被提供所述第一及第二行地址而将所述第一及第二行地址提供到所述预解码器。
45.根据权利要求44所述的方法，其中提供所述第一及第二行地址包括将来自所述存储器外部的所述装置的第一及第二外部地址提供到所述地址控制电路，其中所述第一行地址至少部分地基于所述第一外部地址，及所述第二行地址至少部分地基于所述第二外部地址。
46.根据权利要求45所述的方法，其中提供所述第一及第二外部地址包括：经由所述存储器的地址及命令输入控制电路而将来自所述存储器外部的所述装置的所述第一及第二外部地址提供到所述地址控制电路。
47.根据权利要求45所述的方法，其中提供来自所述存储器外部的所述装置的所述第一及第二外部地址进一步包括：
提供来自所述存储器外部的所述装置的所述第一外部地址及所述第一有效命令；以及
提供来自所述存储器外部的所述装置的所述第二外部地址及所述第二有效命令。
48.根据权利要求38所述的方法，其进一步包括引起向所述存储器的所述预解码器提供所述目标行地址TRA及第三有效命令。
49.根据权利要求48所述的方法，其中所述预解码器响应于被提供所述目标行地址及所述第三有效命令而引起刷新所述目标存储器单元行。
50.根据权利要求48所述的方法，其中所述预解码器不响应于被提供所述目标行地址及所述第三有效命令而引起刷新所述目标存储器单元行。
51.根据权利要求48所述的方法，其中引起向所述预解码器提供所述第一及第二行地址及所述目标行地址包括将来自所述存储器外部的所述装置的所述第一及第二行地址及所述目标行地址提供到所述存储器的地址控制电路，其中所述地址控制电路响应于被提供所述第一及第二行地址及所述目标行地址而将所述第一及第二行地址及所述目标行地址提供到所述预解码器。
52.根据权利要求51所述的方法，其中提供所述第一及第二行地址及所述目标行地址包括将来自所述存储器外部的所述装置的第一、第二及第三外部地址提供到所述地址控制电路，其中所述第一行地址至少部分地基于所述第一外部地址，及所述第二行地址至少部分地基于所述第二外部地址，及所述目标行地址至少部分地基于所述第三外部行地址。
53.根据权利要求52所述的方法，其中提供所述第一、第二及第三外部地址包括：经由所述存储器的地址及命令输入控制电路而将来自所述存储器外部的所述装置的所述第一、第二及第三外部地址提供到所述地址控制电路。
54.根据权利要求52所述的方法，其中提供来自所述存储器外部的所述装置的所述第一、第二及第三外部地址进一步包括：
提供来自所述存储器外部的所述装置的所述第一外部地址及所述第一有效命令；
提供来自所述存储器外部的所述装置的所述第二外部地址及所述第二有效命令；以及
提供来自所述存储器外部的所述装置的所述第三外部地址及所述第三有效命令。
55.根据权利要求54所述的方法，其中在提供所述第一外部地址及所述第一有效命令之前提供所述第三外部地址及所述第三有效命令，且其中在提供所述第二外部地址及所述第二有效命令之前提供所述第一外部地址及所述第一有效命令。
56.一种用于刷新存储器的方法，其中所述存储器外部的装置已识别所述存储器中的已被存取多于阈值次数的存储器单元行作为目标存储器单元行，其中所述目标存储器单元行与目标行地址TRA相关联，其中所述方法包括：
引起向所述存储器的预解码器提供第一行地址TRAdd1及第一有效命令，其中所述第一行地址邻近于所述目标行地址且在所述目标行地址之前，且其中所述预解码器响应于被提供所述第一行地址及所述第一有效命令而引起刷新物理上邻近于所述目标存储器单元行的第一存储器单元行；以及
引起向所述存储器的所述预解码器提供第二行地址TRAdd2及第二有效命令，其中所述第二行地址邻近于所述目标行地址且在所述目标行地址之后，且其中所述预解码器响应于被提供所述第二行地址及所述第二有效命令而引起刷新物理上邻近于所述目标存储器单元行的第二存储器单元行。
57.根据权利要求56所述的方法，其中引起向预解码器提供所述第一及第二行地址包括：所述预解码器响应于被提供所述目标行地址而产生所述第一及第二行地址。
58.根据权利要求56所述的方法，其中引起向所述预解码器提供所述第一及第二行地址包括：
在所述存储器的地址控制电路处从所述存储器外部的所述装置接收所述目标行地址；
响应于接收到所述目标行地址而在所述地址控制电路处产生所述第一及第二行地址；以及
将来自所述地址控制电路的所述第一及第二行地址提供到所述预解码器。
59.根据权利要求58所述的方法，其中接收所述目标行地址包括：在所述地址控制电路处从所述存储器外部的所述装置接收外部地址，其中所述目标行地址至少部分地基于所述外部地址。
60.根据权利要求59所述的方法，其中在所述地址控制电路处接收所述外部地址包括：经由所述存储器的地址及命令输入控制电路而在所述地址控制电路处从所述存储器外部的所述装置接收所述外部地址。
61.根据权利要求59所述的方法，其中接收所述外部地址进一步包括：从所述存储器外部的所述装置接收所述外部地址及所述第一有效命令。
62.根据权利要求61所述的方法，其进一步包括从所述存储器外部的所述装置接收所述第二有效命令。
63.根据权利要求56所述的方法，其中引起向所述预解码器提供所述第一及第二行地址包括：
在所述存储器的地址控制电路处从所述存储器外部的所述装置接收所述第一及第二行地址；以及
将来自所述地址控制电路的所述第一及第二行地址提供到所述预解码器。
64.根据权利要求63所述的方法，其中接收所述第一及第二行地址包括：在所述地址控制电路处从所述存储器外部的所述装置接收第一及第二外部地址，其中所述第一行地址至少部分地基于所述第一外部地址，及所述第二行地址至少部分地基于所述第二外部地址。
65.根据权利要求64所述的方法，其中从所述存储器外部的所述装置接收所述第一及第二外部地址进一步包括：
从所述存储器外部的所述装置接收所述第一外部地址及所述第一有效命令；以及
从所述存储器外部的所述装置接收所述第二外部地址及所述第二有效命令。
66.根据权利要求56所述的方法，其进一步包括引起向所述存储器的所述预解码器提供所述目标行地址TRA及第三有效命令。
67.根据权利要求66所述的方法，其中所述预解码器不响应于被提供所述目标行地址及所述第三有效命令而引起刷新所述目标存储器单元行。
68.根据权利要求66所述的方法，其中引起向所述预解码器提供所述第一及第二行地址及所述目标行地址包括：
在所述存储器的地址控制电路处从所述存储器外部的所述装置接收所述第一及第二行地址及所述目标行地址；以及
将来自所述地址控制电路的所述第一及第二行地址及所述目标行地址提供到所述预解码器。
69.根据权利要求68所述的方法，其中接收所述第一及第二行地址及所述目标行地址包括：在所述地址控制电路处从所述存储器外部的所述装置接收第一、第二及第三外部地址，其中所述第一行地址至少部分地基于所述第一外部地址，及所述第二行地址至少部分地基于所述第二外部地址，及所述目标行地址至少部分地基于所述第三外部行地址。
70.根据权利要求69所述的方法，其中从所述存储器外部的所述装置接收所述第一、第二及第三外部地址进一步包括：
从所述存储器外部的所述装置接收所述第一外部地址及所述第一有效命令；
从所述存储器外部的所述装置接收所述第二外部地址及所述第二有效命令；以及
从所述存储器外部的所述装置接收所述第三外部地址及所述第三有效命令。
71.根据权利要求70所述的方法，其中在接收所述第一外部地址及所述第一有效命令之前接收所述第三外部地址及所述第三有效命令，且其中在接收所述第二外部地址及所述第二有效命令之前接收所述第一外部地址及所述第一有效命令。
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