CN1530962A - 具有刷新地址生成电路的半导体存储器件 - Google Patents

Abstract

本发明提供了一种在驱动移位寄存器的控制信号时具有低功耗的半导体存储器件。该器件包含多个存储单元阵列，每一个都由预定数量行的存储单元组成。每个单元阵列都耦合一组移位寄存器，第n组移位寄存器根据给出的控制信号依次激活字线选择信号，从而刷新第n单元阵列的对应字线。每个单元阵列上还耦合了一个移位寄存器控制器。在第n单元阵列被刷新时，第n移位寄存器控制器向第n组移位寄存器提供控制信号。当对这个单元阵列的刷新完成时，第n移位寄存器控制器将控制信号转发到第(n+1)组移位寄存器，从而启动对第(n+1)组单元阵列的刷新操作。

Description

具有刷新地址生成电路的半导体存储器件

技术领域

本发明涉及半导体存储器件，更具体地说，涉及一种具有刷新所存储数据的功能的半导体存储器件。

背景技术

诸如动态随机访问存储器(DRAM)的一类半导体存储器件在极小的电容器上以电荷的形式来存储每个数据位。由于电容器存在漏电流，所以不能无限期地保留所存储的数据。必须通过重写同一数据，以适当的间隔来恢复丢失的电容器电荷。这种恢复操作被称为“刷新”。

现有的半导体存储器件具有内部地址计数器来生成刷新地址，该计数器一般为二进制计数器，产生二进制地址。但是，这并不总是一种有效的方式。如果实际的存储器大小不能以2n的形式来表示，则所述地址计数器在达到真实的最大存储地址后将产生无用的地址值。

为了解决在刷新地址生成中的低效率的问题，一种技术就是使用移位寄存器。具体地说，半导体存储器件包含与每个存储单元阵列的各个字线相对应的移位寄存器。在刷新周期中，这些移位寄存器依次生成一系列刷新地址，这样就有效地扫描了所有字线(例如，参见日本专利申请公开No.2000-311487，第4和5页，图1到3)。

但是，我们应当注意到，上述传统的半导体存储器件被设计成在更新刷新地址时将公共控制信号分配给所有移位寄存器。由于移位寄存器的数量正比于存储器的容量，因此驱动这些控制信号时的功耗将是个问题。

发明内容

根据以上所述，本发明的目的是提供一种半导体存储器件，其在驱动移位寄存器的控制信号时具有低功耗。

为了实现以上目的，本发明提供了一种具有刷新所存储数据的功能的半导体存储器件。这种半导体存储器件包括下列元件：(a)多个单元阵列，每一个都由预定数量行的存储单元组成；(b)多组移位寄存器；和(c)多个移位寄存器控制器。第n组移位寄存器根据给定的控制信号依次激活(activate)字线选择信号，从而刷新第n单元阵列的对应字线。第n移位寄存器控制器在第n单元阵列被刷新时向第n组移位寄存器提供控制信号。在对第n单元阵列的刷新完成时，第n移位寄存器控制器将控制信号转发到第(n+1)组移位寄存器。

附图说明

结合附图，从以下描述中，本发明的以上及其它目的、特点和优点将变得清楚，所述附图以示例的方式图示了本发明的优选实施例。

图1是根据本发明的半导体存储器件的抽象图；

图2是根据本发明第一实施例的半导体存储器件的电路示意图；

图3是字线译码器的电路示意图；

图4是移位寄存器的电路示意图；

图5是移位开关的电路示意图；

图6是RBLK锁存器的电路示意图；

图7是移位命令发生器的电路示意图；

图8中的时序图示出了在刷新操作中如何从一个单元阵列向另一个单元阵列传递控制；

图9示出了为启动刷新操作而必定经过的关键路径；

图10中的时序图解释了为启动刷新操作而必定经过的关键路径；

图11是根据本发明第二实施例的半导体存储器件的电路示意图；

图12是根据本发明第三实施例的半导体存储器件的电路示意图；

图13示出了部分刷新模式的进入和退出，并解释了如何建立刷新循环；

图14中的表示出了图13中所示的刷新区域和刷新间隔之间的关系；

图15是根据本发明第四实施例的半导体存储器件的电路示意图；

图16示出了部分刷新模式的进入和退出，并解释了如何建立刷新循环；并且

图17A和17B中的表示出了图16中所示的刷新区域和刷新间隔之间的关系。

具体实施方式

下面参考附图来描述本发明的优选实施例，其中，通篇里相同的标号代表相同的元件。

图1示出了根据本发明的半导体存储器件的抽象图，焦点在于用来刷新存储器数据的电路。虽然所述器件实际上具有多组存储单元阵列、移位寄存器和移位寄存器控制器，但是图1为简便起见仅仅示出了一对实例。它们是：单元阵列1a和1b、移位寄存器2a(0)到2a(n)和2b(0)到2b(n)、以及移位寄存器控制器4a、4b和4c。

注意这些标号具有不同的后缀“a”、“b”和“c”，用于表示和特定的存储单元阵列有关的各个电路组。为阅读方便，我们可以在适当的地方使用数字“1”来统一代表单元阵列。同样，可以用数字“2”来统一表示移位寄存器，用数字“4”来统一表示移位寄存器控制器。

参考图1，单元阵列1是排成矩阵形式的若干块存储单元，每一个都包含预定数量的行。单元阵列1具有多个字线WL0到WLn，以从中选出特定的字。移位寄存器2连接到这些单元阵列1，每个移位寄存器对应于字线WL0到WLn中的一个。移位寄存器2相互级联；即，一个寄存器的输出端与下一个寄存器的输入端相连。在存储器的刷新周期中，一个接一个地激活字线WL0到WLn，以使存储在每个字中的数据都得到刷新。移位寄存器2根据控制信号CNTRa、CNTRb等从前级中接收这样的字线选择信号，并把它发送到下一级，所述控制信号由对应的移位寄存器控制器4提供。

移位寄存器控制器4通过向其对应组的移位寄存器2提供控制信号(即，CNTRa、CNTRb)，而服务于其相应的单元阵列1。当一个单元阵列1全被刷新后，它的本地移位寄存器控制器4停止发送控制信号，而是将这个信号传递给后面组的移位寄存器2，使得下一个单元阵列1将被刷新。

图1中的半导体存储器件如下操作。例如，假设单元阵列1a是当前的刷新对象。为了依次激活字线WL0到WLn并选择一个字来刷新，移位寄存器2a(0)到2a(n)根据移位寄存器控制器4a给出的控制信号CNTRa来一级接一级地转发激活选择信号。当对这个单元阵列1a刷新结束后，移位寄存器控制器4a停止向移位寄存器2a(0)到2a(n)提供控制信号CNTRa。然后，另一个移位寄存器控制器4b将其控制信号CNTRb输出到它本地组的移位寄存器2b(0)到2b(n)，使得下面将刷新单元阵列1b。移位寄存器2b(1)到2b(n)根据来自移位寄存器控制器4b的控制信号CNTRb来一级接一级地转发激活选择信号，这样就依次激活了单元阵列1b的字线WL0到WLn，以选择一个特定的字来刷新。

从以上可以看出，本发明向耦合于单元阵列1的每组移位寄存器2都分配了一个移位寄存器控制器4。移位寄存器2根据来自对应的移位寄存器控制器4的控制信号CNTRa、CNTRb等信号，一级接一级地传送字线选择信号，从而依次驱动字线WL0到WLn以选择每一个字进行刷新。所提出的刷新机制仅仅需要一组移位寄存器同时工作，与此同时，其它组的移位寄存器则不需要时钟。也就是说，本发明限制了移位寄存器控制器的控制信号CNTRa、CNTRb等信号的数量，这些信号实际上是消耗电流的。

                       第一实施例

这部分描述了本发明的第一实施例。图2是根据本发明第一实施例的半导体存储器件的电路示意图。所图示的半导体存储器件包括下列元件：单元阵列11x、11a、11b等等(统一用数字“11”表示)；读出放大器(sense amplifier)12a、12b等等(统一用数字“12”表示)；字线译码器(MWLDEC)13a(0)到13a(63)、13b(0)、13b(1)等等(统一为“13”)；字线驱动器(MWLDRV)15a(0)到15a(64)、15b(0)、15b(1)等等(统一为“15”)；冗余电路(RDN)17a(0)到17a(64)、17b(0)、17b(1)等等(统一为“17”)；移位寄存器19a(1)到19a(64)、19b(1)、19b(2)等等(统一为“19”)；移位开关21x、21a等等(统一为“21”)；行块(RBLK)锁存器22a、22b等等(统一为“22”)；移位命令发生器23a、23b等等(统一为“23”)；控制信号发生器24a、24b等等(统一为“24”)。

单元阵列11是以矩阵形式排列的若干块存储单元，每一个都包含预定数量的行(字线)。通过组合主字线地址和从字线地址，就可以选择每个单元阵列11中的存储器字。所图示的单元阵列11a的主字线由一组字线驱动器15a(0)到15a(64)来驱动，而下一个单元阵列11b的主字线则由另一组字线驱动器15b(0)到15b(64)(未完全示出)来驱动。

读出放大器12检测并放大在对应的单元阵列11的每个位线上所显现的电压。每组读出放大器12由两个相邻的单元阵列共享。在图2的例子中，读出放大器12b由两个单元阵列11a和11b共享。一旦从外部源收到请求，读出放大器12就检测并放大相关单元阵列11的位线电压，该相关单元阵列11已被指定为读或写操作的对象。读出放大器12也检测并放大被选为刷新操作的对象的单元阵列11的位线电压。例如，假设单元阵列11a正在被刷新。当对应的读出放大器12a检测并放大单元阵列11a的位线电压时，下一组读出放大器12b也做着同样的工作。

每个单元阵列11被分配了一组专用的字线译码器13。在图2中，第一组字线译码器13a(0)到13a(63)服务于单元阵列11a，而第二组字线译码器13b(0)、13b(1)等等服务于单元阵列11b。

字线译码器13a(0)到13a(63)从RBLK锁存器22a接收地址切换信号SREFCXa和SREFCZa，并从其它源接收正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7。图2中最左边的字线译码器13a(0)还从前面的移位开关21x接收刷新信号REFA00a。下一个字线译码器13a(1)从第一级移位寄存器19a(1)接收刷新信号REFA01a。其它译码器中的每一个都以类似的方式来接收刷新信号，而最后一个字线译码器13a(63)从移位寄存器19a(63)接收刷新信号REFA63a。

地址切换信号SREFCXa、SREFCZa、SREFCXb和SREFCZb指示了内部刷新请求或来自外部电路的数据读/写请求的存在。正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7分别代表外部电路给出的低地址输入和高地址输入。刷新信号REFA00a到REFA63a被用来驱动单元阵列11a的主字线，以刷新这些线上的存储单元。刷新信号REFA00b到REFA01b等等被用来驱动单元阵列11b的主字线，以刷新对应的单元。

取决于地址切换信号SREFCXa和SREFCZa的状态，字线译码器13a(0)到13a(63)或者选择并译码正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7，或者选择并译码刷新信号REFA00a到REFA63a，从而向与它们对应的冗余电路17a(0)到17a(64)提供用于驱动单元阵列11a的主字线的信号。例如，假设地址切换信号SREFCXa及其互补部分SREFCZa指示了刷新请求的存在(即，SREFCXa为低，而SREFCZa为高)。这种情况下，字线译码器13a(0)到13a(63)向与其相关联的冗余电路17a(0)到17a(64)提供信号，用于驱动刷新信号REFA00a到REFA63a所指定的一个主字线。反之，当地址切换信号SREFCXa和SREFCZa指示了数据读/写请求的存在时(即，SREFCXa为高，而SREFCZa为低)，字线译码器13a(0)到13a(63)对给定的正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7进行译码，从而向与它们相关联的冗余电路17a(0)到17a(64)提供主字线驱动信号。

下一组字线译码器13b(0)到13b(63)(未示出)与上述字线译码器13a(0)到13a(63)的操作类似。也就是说，取决于RBLK锁存器22b所提供的地址切换信号SREFCXb和SREFCZb的状态，它们或者译码正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7，或者根据给定的刷新信号REFA00b、REFA01b等激活它们自己。它们的输出被提供给冗余电路17b(0)到17b(64)，以驱动单元阵列11b的主字线。

            字线译码器和字线驱动器

图3是示出字线译码器的结构的例子的电路示意图。所图示的字线译码器13a(0)由晶体管M1(1)和M1(2)、M2、M3和M4组成。所有的晶体管都是n沟道MOSFET。

三个晶体管M1(1)、M1(2)和M2串行连接，并且最上面的晶体管M1(1)的漏极通过名为“PMWLX”的线与冗余电路17a(0)和17a(1)相连线。向晶体管M1(1)的栅极给出低端正常地址信号RAAZ0到RAAZ7之一。类似地，晶体管M1(2)的栅极是用高端正常地址信号RAAZ0到RAAZ7中的一个来驱动的。只有高低地址信号的特定组合才会同时导通晶体管M1(1)和M1(2)，从而断开串联电路。

晶体管M2的栅极由地址切换信号SREFCXa驱动。与它的源极相连的是BKEX，即在正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7或刷新信号REFA00a有效时所提供的电压。当地址切换信号SREFCXa变高(即，当存在数据读/写请求)时，晶体管M2导通它的源-漏极通道。这时由于另一个地址切换信号SREFCZa(它互补于SREFCXa)变低，因此晶体管M4截止。

在操作中，当地址切换信号SREFCXa处于高状态指示数据读/写请求存在时，并且只有当正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7与预定义的模式匹配时，晶体管M1(1)、M1(2)和M2才会全部导通。这种条件导致电压BKEX出现在晶体管M1(1)的漏极。BKEX被传送到冗余电路17a(0)和17a(1)，用作字线驱动信号PMWLX，该信号在单元阵列11a中选择一个特定的字。

现在参考图3的右半部分，晶体管M3的源极与晶体管M4的漏极相连，并且M3的栅极由刷新信号REFA00a驱动。晶体管M3的漏极和晶体管M1(1)的漏极连在一起。另一方面，晶体管M4在其栅极接收地址切换信号SREFCZa。与其源极相连的时BKEX，即在刷新信号REFA00a有效时变为可用的电压。

在操作中，当地址切换信号SREFCXa处于高状态指示刷新请求存在时，并且只有当刷新信号REFA00a有效(active)时，两个晶体管M3和M4才会全部导通。这使得电压BKEX出现在晶体管M3的漏极，其随后被提供给冗余电路17a(0)和17a(1)，用作字线驱动信号PMWLX。

以和上述字线译码器13a(0)同样的方式来配置图2中所示的其它字线译码器13a(1)到13a(63)，除了以下情况之外：它们的晶体管M1(1)和M1(2)由正常地址信号的不同组合来激活，并且它们各自的晶体管M3由不同的刷新信号REFA01a、REFA02a、……REFA63a来控制。也就是说，在给出了正常地址信号RAAZ0到RAAZ7以及RABZ0到RABZ7的特定模式时，只允许字线译码器13a(0)到13a(63)中的一个用其字线驱动信号PMWLX来驱动主字线。这同样适用于其它的字线译码器13b(0)、13b(1)等，我们就不再解释了。

回来参考图2，所述存储器件对于每一个单元阵列11都具有一组专用的字线驱动器15。具体地说，一组字线驱动器15a(0)到15a(64)连接到单元阵列11a，另一组字线驱动器15b(0)到15b(64)(未完全示出)连接到后面的单元阵列11b。字线驱动器15a(0)到15a(64)经由对应的冗余电路17a(0)到17a(64)接收字线译码器13a(0)到13a(63)的输出信号，并使用它们来驱动单元阵列11a的主字线。同样，字线驱动器15b(0)到15b(64)经由对应的冗余电路17b(0)到17b(64)(未完全示出)接收字线译码器13b(0)到13b(63)(未完全示出)的输出信号。这些信号被用来驱动单元阵列11b的主字线。

插入冗余电路的目的就是修复在存储单元中发现的缺陷。每个字线译码器13的输出都与两个冗余电路17相连。如果在某个主字线上发现了有缺陷的存储单元，那么相关的冗余电路17就自我配置为将字线驱动信号从对应的字线译码器13路由到一个不同的字线驱动器15。例如，假设单元阵列11a在字线驱动器15a(0)驱动的第一主字线上有一个有缺陷的单元。那么冗余电路17a(0)禁止与它相关联的字线驱动器15a(0)，同时让下一个冗余电路17a(1)向字线驱动器15a(1)提供一个来自字线译码器13a(0)的主字线驱动信号。

                     移位寄存器

向每个单元阵列11都提供了一组移位寄存器19。具体地说，移位寄存器19a(1)到19a(64)服务于单元阵列11a，而另一组移位寄存器19b(1)到19b(64)(未完全示出)服务于下一个单元阵列11b。前面那组移位寄存器19a(1)到19a(64)中的每一个都被分配给单元阵列11a的一个特定主字线。同样，后面的那组移位寄存器19b(1)到19b(64)中的每一个都被分配给单元阵列11b的一个特定主字线。

移位寄存器19a(1)到19a(64)在它们的本地移位命令发生器23a的控制下进行操作。与移位命令发生器23a给出的从属移位命令信号SSFTXa和SSFTZa同步，移位寄存器19a(1)到19a(64)依次产生刷新信号REFA01a到REFA64a。这些信号的原始信号(seed)是前面的移位开关21x所发送的刷新信号REFA00a。注意，刷新信号REFA01a到REFA64a每次只有一个变为有效。

下一组移位寄存器19b(1)到19b(64)(未完全示出)以和上述移位寄存器19a(1)到19a(64)相似的方式进行操作。也就是说，在接收自前面的移位开关21a的原始刷新信号REFA00b的作用下，它们与其本地移位命令发生器23b所提供的从属移位命令信号SSFTXb和SSFTZb同步地依次产生刷新信号REFA01b到REFA64b。

图4是示出移位寄存器的结构的例子的电路示意图。所图示的移位寄存器19a(1)由两个传输门31和33、以及两个锁存电路32和34组成。虽然图4中的电路被设计成将它的刷新信号输出REFA01a初始化为高电平，但是对第一锁存电路32的小小修改就能将REFA01a的初始状态改变为低电平，而不影响其它部分的结构。

第一传输门31由两个晶体管M5和M6组成，M5是p沟道MOSFET，而M6是n沟道MOSFET。将从属移位命令信号SSFTZa施加到晶体管M5的栅极上，同时将其互补部分SSFTXa加到另一个晶体管M6的栅极上。这个传输门31响应于从属移位命令信号SSFTXa和SSFTZa，将给出的刷新信号REFA00a从前面的移位开关21x传输到锁存电路32。

第一锁存电路32由反相器Z1、NAND门Z2和两个晶体管T1和T2组成。提供给NAND门Z2的一个输入端的是初始化信号CLRNX，它是图2所示的混合控制信号CSIG中的一个。这个锁存电路32捕获并保存来自传输门31的刷新信号REFA00a，使它可用于下面的传输门33。如果将初始化信号CLRNX提供给了NAND门Z2，则锁存电路32清除REFA00a的锁存状态，因而向传输门33发送一个低电平信号。晶体管T1(p沟道MOSFET)和T2(n沟道MOSFET)连接到NAND门Z2。当传输门31处于活动(active)状态时，晶体管T1和T2都截止，从而禁止NAND门Z2驱动其负载。这个附加电路保证了从传输门31到锁存电路32的可靠的信号传输操作。

第二传输门33由两个晶体管M7和M8组成，M7是n沟道MOSFET，而M8是p沟道MOSFET。将从属移位命令信号SSFTZa提供给晶体管M7的栅极，同时将其互补部分SSFTXa提供给另一个晶体管M8的栅极。这个传输门33响应于从属移位命令信号SSFTXa和SSFTZa，将保存在第一锁存电路32中的刷新信号提供给第二锁存电路34。两个传输门31和33始终处于相反的状态；当一个导通时，另一个则断开，反之亦然。

第二锁存电路34由反相器Z3和Z4、以及两个晶体管T3和T4组成。这个锁存电路34捕获并保存来自传输门33的刷新信号REFA00a，并将它作为刷新信号REFA01a提供给后面的移位寄存器19a(1)。可选地，第二锁存电路34可以和第一锁存电路32具有相同的结构。晶体管T3(p沟道MOSFET)和T4(n沟道MOSFET)连接到锁存电路34的反相器Z4。当传输门33处于活动状态时，晶体管T3和T4都截止，从而禁止反相器Z4驱动其负载。这个附加电路保证了从传输门33到锁存电路34的可靠的信号传输操作。

从属移位命令信号SSFTXa和SSFTZa是一对在高低状态之间交替的互补时钟信号。在SSFTXa和SSFTZa的第一半周期中，所给出的刷新信号REFA00a通过导通的第一传输门31从前面的移位开关21x传输到第一锁存电路32。在SSFTXa和SSFTZa的第二半周期中，第一传输门31断开，然而第二传输门31导通。由此，第一锁存电路32中所保存的刷新信号REFA00a被传递到第二锁存电路34，然后将该信号作为刷新信号REFA01a提供给后面的移位寄存器。

虽然我们集中讨论了第一移位寄存器19a(1)，但是同样的原理适用于其它所有移位寄存器19a(2)、19a(3)等等。因此我们将不在这里解释这些寄存器了。

                        移位开关

回来参考图2，移位标志信号FLAG指示了在每个单元阵列11中是否已完成了对从属字线的刷新。考虑单元阵列11a中每个主字线对应例如两个从属字线的字线分层结构。并且假设只对第一从属字线完成了当前的刷新过程。在这一时刻，由于第二从属字线还没有被刷新，所以移位标志信号FLAG指示出刷新操作仍未结束的状况。当单元阵列11a的第二从属字线被刷新后，移位标志信号FLAG将指示结束。

图2中的存储器件对于每个单元阵列11都有一个移位开关21。具体地说，移位开关21x服务于单元阵列11x，而另一个移位开关21a服务于单元阵列11a。这些移位开关21每一个都连接到它们各自的本地单元阵列11的上一级移位寄存器。

移位开关21a从上一级移位寄存器19a(64)中接收刷新信号REFA64a以及移位标志信号FLAG。如果这时的移位标志信号FLAG指示单元阵列11a还没有被全部刷新完，则移位开关21a将所接收的刷新信号REFA64a作为新的有效刷新信号REFA00a反馈回第一级移位寄存器19a(1)。在这个刷新信号REFA00a的作用下，移位寄存器19a(1)到19a(63)根据给定的从属移位命令信号SSFTXa和SSFTZa，一个接一个地激活它们各自的刷新信号REFA01a到REFA63a。

如果移位标志信号FLAG指示出单元阵列11a的所有刷新周期都已结束，则这时要对后面的电路模块进行控制，该电路模块服务于接下来将被刷新的单元阵列11b。因此，移位开关21a向接下来的第一级移位寄存器19b(1)和RBLK锁存器22b输出刷新信号。移位开关21a也将同样的信号发送给它的本地RBLK锁存器22a，锁存器22a一直控制着移位寄存器19a(1)到19a(64)。

与上述移位开关21a类似，如果移位标志信号FLAG已如下指定的话，则移位开关21x从前面最后一级移位寄存器(未示出)中接收刷新信号，并把它反馈给那一组中的第一级移位寄存器(也未示出)。或者，取决于移位标志信号FLAG，移位开关21x将刷新信号发送给RBLK锁存器22a和移位寄存器19a(1)，它们将在下面的刷新周期中控制单元阵列11a，还要将刷新信号发送给已控制本组移位寄存器的RBLK锁存器。

因此可以这样来概括移位开关21的功能：每个移位开关21使它的本地移位寄存器重复扫描对应的单元阵列11，直到那个阵列11的所有从属字线都被刷新。当所有从属字线都被刷新后，移位开关21将刷新信号发送给接下来将被刷新的后续单元阵列11的移位寄存器，还要发送给本地及后续的RBLK锁存器22。

图5是示出了移位开关的结构的例子的电路示意图。所图示的移位开关21a由8个晶体管M9到M16、以及3个反相器Z5到Z7组成。首先参考图5的中间部分，晶体管M9和M10是p沟道MOSFET，而M11和M12是n沟道MOSFET。M9的源极和电压源Vii相连，M9的漏极和M10的源极相连。M10的漏极与M11的漏极相连。M11的源极与M12的漏极相连。M12的源极和电压源的低端相连。

中间的两个晶体管M10和M11形成了反相器电路，并且它们的栅极输入端是由反相器Z7驱动的，该反相器Z7提供了接收自最后一级移位寄存器19a(64)的刷新信号REFA64a的反相信号。移位标志信号FLAG通过两个反相器Z5和Z6被提供给M9的栅极，也通过反相器Z5被提供给M12的栅极。M10和M11的漏极连在一起被接到单元阵列11a的第一级移位寄存器19a(1)上。

在操作中，移位标志信号FLAG导通和截止上面和下面的晶体管M9和M12，并且，取决于M9和M12的状态，中间的两个晶体管M10和M11将给出的刷新信号REFA64a传输到正被刷新的单元阵列11a的第一级移位寄存器19a(1)。更具体地说，在刷新期间移位标志信号FLAG为低。FLAG的这种低状态导通了上面和下面的晶体管M9和M12，因而使得中间的两个晶体管M10和M11将反相后的刷新信号REFA64a反转过来，并将其传送到当前正被刷新的单元阵列11a的第一级移位寄存器19a(1)。

参考图5的右边部分，晶体管M13和M14是p沟道MOSFET，而晶体管M15和M16是n沟道MOSFET。M13的源极与电压源Vii相连，M13的漏极和M14的源极相连。M14的漏极与M15的漏极相连。M15的源极与M16的漏极相连。M16的源极和电压源的低端相连。

中间的两个晶体管M14和M15形成了反相器电路。它们的栅极输入端是由反相器Z7驱动的，该反相器Z7提供了接收自最后一级移位寄存器19a(64)的刷新信号REFA64a的反相信号。移位标志信号FLAG通过反相器Z5被提供给M13的栅极，也通过反相器Z5和Z6被提供给M16的栅极。M14和M15的漏极连线到对应的单元阵列11a的RBLK锁存器22a，也连线到后面的单元阵列11b的RBLK锁存器22b和移位寄存器19b(1)。

在操作中，移位标志信号FLAG导通和截止上面和下面的晶体管M13和M16，并且，取决于M13和M16的状态，中间的两个晶体管M14和M15将给出的刷新信号REFA64a传输到将要完成的单元阵列11a的RBLK锁存器22a，也传输到接下来将被刷新的单元阵列11b的第一级移位寄存器19b(1)和RBLK锁存器22b。更具体地说，移位标志信号FLAG变高以指示刷新完成。FLAG的这种高状态导通了上面和下面的晶体管M13和M16，因而使得中间的两个晶体管M14和M15将反相后的刷新信号REFA64a反转过来，并将其传送到正被刷新的单元阵列11a的RBLK锁存器22a，还传送到接下来将被刷新的单元阵列11b的第一级移位寄存器19b(1)和RBLK锁存器22b。

图2中所示的其它移位开关21x具有和上述移位开关21a相同的电路结构。因此，这里我们就不再解释了。

                       RBLK锁存器

再次参考图2，所图示的存储器件对于每个单元阵列11都具有一个RBLK锁存器22a，用于控制对应组的移位寄存器19。具体地说，一个RBLK锁存器22a控制单元阵列11a的移位寄存器19a(1)和19a(64)，而另一个RBLK锁存器22b控制单元阵列11b的移位寄存器19b(1)和19b(64)(未完全示出)。

一旦从将要完成刷新操作的前面的单元阵列的移位寄存器21x中接收到刷新信号，RBLK锁存器22a就将该信号理解为要刷新其本地单元阵列11a的触发信号。因而RBLK锁存器22a发出地址切换信号SREFCXa和SREFCZa，这些信号请求本地字线译码器13a到13n选出刷新地址位。RBLK锁存器22a也断言(assert)一个行块选择信号RBLKEZb，从而通知其本地移位命令发生器23a，告知它单元阵列11a被选为刷新操作的对象。此外，RBLK锁存器22a向其本地控制信号发生器24a提供从属刷新脉冲SREFPZa和SREFPNZa。

当完成对单元阵列11a的刷新后，移位开关21a通过其刷新信号输出REFA00b也如此通知RBLK锁存器22a。然后，RBLK锁存器22a取消(negate)所述行块选择信号RBLKEZb，从而停止移位寄存器19a(1)到19a(64)。

同样，在刷新前面的单元阵列11x的过程中，RBLK锁存器22a从前面的RBLK锁存器(未示出)接收行块选择信号RBLKEZx。这个信号RBLKEZx使得RBLK锁存器22a向其本地控制信号发生器24a发送从属刷新脉冲SREFPNZa。如前面所述，每一个读出放大器都由两个相邻的单元阵列共享。这种情况下，为了使能读出放大器12a，从属刷新脉冲SREFPNZa是必要的。

RBLK锁存器22的功能可以这样来概况：首先，一旦从将要退出当前刷新过程的前面单元阵列的移位开关21接收到刷新信号，则RBLK锁存器22a就将该信号理解为要刷新其本地单元阵列11的触发信号，并由此开始控制有关的电路。其次，一旦从服务于对应的单元阵列11的本地移位开关21中接收到刷新信号，则RBLK锁存器22将其识别为刷新的结束通知，它因此停止进一步的控制操作。第三，一旦从服务于将要开始刷新的单元阵列11的前面RBLK锁存器中接收到行块选择信号RBLKEZ，则RBLK锁存器22激活其本地读出放大器12。

图6是示出RBLK锁存器的结构的例子的电路示意图。所图示的RBLK锁存器22a由下列元件组成：NOR门Z8和Z9，反相器Z10、Z13、Z14、Z18和Z19，NAND门Z11、Z12、Z15、Z16和Z17，以及晶体管M17和T5。

两个NOR门Z8和Z9组成了触发器。第一NOR门Z8在前面的单元阵列11x将要结束当前的刷新过程时，从前面的移位开关21x接收刷新信号。第二NOR门Z9在本地单元阵列11a将要结束刷新模式时，从本地移位开关21a接收刷新信号。这两个刷新信号改变了NOR门Z8和Z9的状态，从功能上看象触发器一样，并且通过反相器Z10将这个状态作为行块选择信号RBLKEZa发送出去。即，当从前面的移位开关21x接收到刷新信号时，作为反相器Z10的输出产生了有效的行块选择信号RBLKEZa。当从本地移位开关21a接收到刷新信号时，这个行块选择信号RBLKEZa变成无效的(inactive)。对RBLKEZa的取消意味着本地单元阵列11a的刷新周期的结束。行块选择信号RBLKEZa也这样被发送给本地移位命令发生器23a。信号RBLKEZa也被发送给后续的RBLK锁存器22b，以使能读出放大器12b。

图6中最上面的NAND门Z11从前面的RBLK锁存器接收行块选择信号RBLKEZx以及主刷新脉冲信号MREFPZ。当行块选择信号RBLKEZx有效时，NAND门Z11将主刷新脉冲信号MREFPZ传递给后面的反相器Z13。反相器Z13的输出被称为从属刷新脉冲信号SREFPNZa。由于读出放大器12a和12b由相邻的单元阵列共享，所以当前面的单元阵列11x进入刷新模式时，RBLK锁存器22a必须输出从属刷新脉冲信号SREFPNZa。

第二NAND门Z12从反相器Z10接收行块选择信号RBLKEZa以及主刷新脉冲信号MREFPZ。当行块选择信号RBLKEZa有效时，NAND门Z12将主刷新脉冲信号MREFPZ传递给后面的反相器Z14。反相器Z14的输出被称为从属刷新脉冲信号SREFPZa。RBLK锁存器22a将这些从属刷新脉冲信号SREFPZa提供给服务于本地单元阵列11a的控制信号发生器24a。

最下面的NAND门Z15接收块重置信号BLTRZ和外部/内部地址切换禁止信号SNORSTXa，这两个信号都属于图2左下角所示的混合控制信号CSIG。当把活动的读出放大器与不活动的单元阵列断开时，块重置信号BLTRZ变低，当连接它们的时候，所述信号BLTRZ变高。当单元阵列11a可用于读/写操作时，外部/内部地址切换禁止信号SNORSTXa变高。当单元阵列11a处于刷新模式时，将该信号设为低。在刷新过程中，外部/内部地址切换禁止信号SNORSTXa锁定对应的地址切换信号SREFCXa和SREFCZa的状态，使得字线译码器13a(0)到13a(63)将保持选择内部生成的地址。只要外部/内部地址切换禁止信号SNORSTXa被断言，NAND门Z15就不允许块重置信号BLTRZ到达后面的门。

剩余的两个NAND门Z16和Z17组合成一个触发器。NAND门Z16接收NAND门Z12的输出，而NAND门Z17接收NAND门Z15的输出。即，Z16和Z17的触发器由NAND门Z12产生的信号与主刷新脉冲信号MREFPZ同步地进行设置。只有在外部/内部地址切换禁止信号SNORSTXa为高时，上述触发器才允许由重置信号BLTRZ清零。这个触发器的输出由两个后面的反相器Z18和Z19反转，得到的互补信号作为地址切换信号SREFCXa和SREFCZa被提供给字线译码器13a(0)到13a(63)。

参考图6的左上部分，初始化信号CLRNX属于混合控制信号CSIG。晶体管M17是p沟道MOSFET，其漏极和源极分别与NOR门Z8的输出端和高端电压源相连。另一个晶体管T5是n沟道MOSFET，其控制NOR门Z8的低端输出。初始化信号CLRNX在被断言时导通p沟道MOSFETM17并截止n沟道MOSFET T5。结果，Z8和Z9的触发器被设为高状态。

虽然我们已经描述了RBLK锁存器22a，但是图2中所示的其它RBLK锁存器22b也是按同样的方式构造的。我们这里就不再解释RBLK锁存器22b。

                      移位命令发生器

回去参考图2，所图示的存储器件对于每个单元阵列11都具有移位命令发生器23。具体地说，所图示的移位命令发生器23a和23b接收主移位时钟信号MSFTX，这是一个在高低状态间交替的时钟信号。只要RBLK锁存器22a提供了行块选择信号RBLKEZa，移位命令发生器23a就产生从属移位命令信号SSFTXa和SSFTZa。同样，只要RBLK锁存器22b提供了行块选择信号RBLKEZb，移位命令发生器23b就产生从属移位命令信号SSFTXb和SSFTZb。此外，移位命令发生器23a在取消行块选择信号RBLKEZa后的预定时间(一个时钟周期)内持续产生移位命令信号SSFTXa和SSFTZa。同样，移位命令发生器23b在取消行块选择信号RBLKEZb后的预定时间(一个时钟周期)内持续产生移位命令信号SSFTXb和SSFTZb。这个额外的移位命令信号准许所激活的最后一级移位寄存器19a(64)等被多计时一次，从而返回无效状态。

图7是示出了移位命令发生器23的例子的电路示意图。所图示的移位命令发生器23a由两个传输门35和37、两个锁存器36和38、三个NOR门Z25、Z29和Z30、九个反相器Z26、Z27、Z31到Z33、Z35、Z38到Z40、以及四个NAND门Z28、Z34、Z36和Z37组成。

第一传输门35由两个晶体管M18和M19组成，M18是p沟道MOSFET，M19是n沟道MOSFET。提供给输入端的是行块选择信号RBLKEZa。传输门35响应于通过NOR门Z30以及反相器Z31和Z32而提供的主移位时钟信号MSFTX，将行块选择信号RBLKEZa传输到后面的锁存电路36。

锁存电路36由NAND门Z21、反相器Z22和晶体管T6和T7组成。这个锁存电路36捕获并保存来自传输门35的行块选择信号RBLKEZa，使它对随后的另一个传输门37可用。提供给NAND门Z21的初始化信号CLRNX初始化从属移位命令信号SSFTXa和SSFTZa。晶体管T6(p沟道MOSFET)和T7(n沟道MOSFET)连接到反相器Z22。当前面的传输门35活动时，晶体管T6和T7截止，从而禁止反相器Z22驱动其负载。这个附加的电路保证了从传输门35到锁存电路36的可靠的信号传输操作。

第二传输门37由两个晶体管M20和M21组成，M20是n沟道MOSFET，而M21是p沟道MOSFET。这个传输门37响应于主移位时钟信号MSFTX，将行块选择信号RBLKEZa从第一锁存电路36转发到第二锁存电路38。

第二锁存电路38由两个反相器Z23和Z24、以及两个晶体管T8和T9组成。这个锁存电路38捕获并保存来自第二传输门37的行块选择信号RBLKEZa，使它对随后的NOR门Z25可用。两个传输门35和37总是处于相反状态；即，当一个导通时，另一个则断开，反之亦然。晶体管T8(p沟道MOSFET)和T9(n沟道MOSFET)连接到反相器Z24。当前面的传输门37活动时，晶体管T8和T9截止，从而禁止反相器Z24驱动其负载。这个附加的电路保证了从传输门37到锁存电路38的可靠的信号传输操作。

当从传输门35的输入端除去行块选择信号RBLKEZa时，在第一锁存电路36中仍然保持RBLKEZa的有效状态，并通过第二传输门37将这个状态传输到第二锁存电路38，所述第二传输门37在主移位时钟信号MSFTX的下一个下降沿导通。行块选择信号RBLKEZa因而出现在第二锁存电路38的输出端，其相对于现已除去的、在第一传输门35的输入端给出的原始行块选择信号RBLKEZa延时了主移位时钟信号MSFTX的一个周期。然后，行块选择信号RBLKEZa的这个延迟形式被发送给NOR门Z25。

NOR门Z25组合原始的行块选择信号RBLKEZa和上面所解释的其延迟信号。原始的行块选择信号RBLKEZa穿过NOR门Z25并到达后面的反相器Z26，并且即使在取消RBLKEZa时，来自第二锁存电路38的延迟后的行块选择信号RBLKEZa仍然存在。由此，出现在反相器Z26的输出端的行块选择信号RBLKEZa是RBLKEZa的扩展形式，其比原始的行块选择信号RBLKEZa多持续一个MSFTX周期。

经由另一个反相器Z27，将扩展的行块选择信号RBLKEZa从反相器Z26发送到NAND门Z28。提供给NAND门Z28的另一个输入是初始化信号CLRNX。因为初始化信号CLRNX是低有效信号，所以在断言CLRNX时，NAND门Z28的输出被迫变高。NAND门Z28实际上产生了初始化信号CLRNX和扩展的行块选择信号RBLKEZa的逻辑和，这个结果随后被发送到NAND门Z34和NOR门Z29。NOR门Z29将这个逻辑和信号与来自RBLK锁存器22a的原始行块选择信号RBLKEZa组合起来，并将这个组合结果的反相形式发送给随后的另一个NOR门Z30。NOR门Z30实际上产生两个低有效输入的逻辑乘积。当NOR门Z29给出一个由初始化信号CLRNX导出的低信号时，由于在Z30的另一个输入端的主移位时钟信号MSFTX在初始化期间也由其它电路(未示出)驱动为低，所以NOR门Z30向后面的反相器Z31输出高信号。另一种情形，即NOR门Z29向NOR门Z30提供低信号发生在行块选择信号RBLKEZa的原始或扩展形式有效时。然后，NOR门Z30允许主移位时钟信号MSFTX到达反相器Z31。

当NAND门Z28的输出端上的扩展行块选择信号RBLKEZa有效时，NAND门Z34向NAND门Z36传送主移位时钟信号MSFTX，还通过反相器Z35将该信号传送给另一个NAND门Z37。两个NAND门Z36和Z37形成了一个触发器。NAND门Z36的输出端处的主移位时钟信号MSFTX经由反相器Z38和Z40到达移位寄存器19a(1)到19a(64)，其被用作低有效的从属移位命令信号SSFTXa。NAND门Z36的输出端处的主移位时钟信号MSFTX也由反相器Z39反转，以作为高有效的从属移位命令信号SSFTZa被传送到移位寄存器19a(1)到19a(64)。

移位命令发生器23a的功能整体上可以这样来概况：在行块选择信号RBLKEZa处于有效状态期间，移位命令发生器23a由给出的主移位时钟信号MSFTX产生从属移位命令信号SSFTXa和SSFTZa。移位命令发生器23a在行块选择信号RBLKEZa被取消后的另一个MSFTX周期内还输出额外的SSFTXa和SSFTZa。这个额外的移位命令准许最后一级移位寄存器19a(1)清除其内容。

回去参考图2，控制信号发生器24从与它们相关联的RBLK锁存器22a中接收从属刷新脉冲SREFPZa、SREFPNZa、SREFPZb和SREFPNZb等。控制信号发生器24也接收控制信号CSIG以及RBLK选择地址信号SELAD，该信号指定了要刷新哪一个本地单元阵列11。当给出了这些信号时，控制信号发生器24产生放大器控制信号ACTLa、ACTLb等和主字线控制信号MWLa、MWLb等。读出放大器12根据它们各自的放大器控制信号ACTLa、ACTLb等和主字线控制信号MWLa、MWLb等进行操作。主字线控制信号MWLa导出了图3中先前解释的电压BKEX。

                     存储器操作

虽然我们已描述了所提出的半导体存储器件的各个元件的功能，但是这一部分将从整体上来解释图2的电路是如何工作的。假设现在移位开关21x已向后续的RBLK锁存器22a发送了刷新信号。RBLK锁存器22a向其本地字线译码器13a(0)到13a(63)提供用于指示刷新请求存在的地址切换信号SREFCXa和SREFCZa，从而响应所述刷新信号。字线译码器13a(0)到13a(63)由移位寄存器19a(1)到19a(64)给出的刷新信号REFA00a到REFA63a一次一个地激活。当激活时，每个字线译码器13a(0)到13a(63)产生一个用于驱动其本地单元阵列11a的特定主字线的信号，并把它发送到对应的冗余电路17a(0)到17a(64)。

另一方面，RBLK锁存器22a对一个用在本地移位命令发生器23a和后续的RBLK锁存器22b中的行块选择信号RBLKEZa进行断言。RBLK锁存器22a也开始向控制信号发生器24a发送从属刷新脉冲SREFPZa。响应于来自RBLK锁存器22a的行块选择信号RBLKEZa，移位命令发生器23a由主移位时钟信号MSFTX产生从属移位命令信号SSFTXa和SSFTZa。移位寄存器19a(1)到19a(64)与给出的从属移位命令信号SSFTXa和SSFTZa同步地依次输出刷新信号REFA01a到REFA63a。

RBLK锁存器22b通过向其本地控制信号发生器24b发送从属刷新脉冲SREFPNZb来响应于来自前面的RBLK锁存器22a的行块选择信号RBLKEZa。控制信号发生器24b因而输出放大器控制信号ACTLb，该信号使得读出放大器12b服务于单元阵列11a。

移位标志信号FLAG一开始处于低状态，指示了单元阵列11a的从属字线还未被刷新。FLAG的这种状态使得移位开关21a在最后的刷新信号从最后一级移位寄存器19a(64)出来后将其反馈回第一级移位寄存器19a(1)。移位寄存器19a(1)到19a(64)因而重复另一轮对字线的扫描，依次生成刷新信号REFA01a到REFA63a。

当所有的从属字线都完成时，移位标志信号FLAG变高。由此，移位开关21a将最终的刷新信号从最后一级移位寄存器19a(64)转发到后续的行块，以用作单元阵列11b的第一级移位寄存器19b(1)的新的刷新信号REFA00b。这个刷新信号也被导向到RBLK锁存器22a和22b。响应于这个信号，RBLK锁存器22a取消行块选择信号RBLKEZa，并停止反馈从属刷新脉冲SREFPZa。既然外部/内部地址切换禁止信号SNORSTXa为高，那么RBLK锁存器22a改变地址切换信号SREFCXa和SREFCZa的状态，以指示它已准备好接受数据读/写请求。来自移位开关21a的刷新信号还触发后面的RBLK锁存器22b来类似于上述RBLK锁存器22a地进行操作，使得它的本地单元阵列11b将被刷新。

一个阵列接一个阵列地执行存储器刷新。现在参考图8中的时序图，我们将考察这种切换是如何完成的。图8示出了一段瞬时内的信号波形，在该瞬时内，刷新控制从一个单元阵列11a被转移到另一个单元阵列11b。

如图8所示，RBLK锁存器22a由主刷新脉冲信号MREFPZ建立从属刷新脉冲SREFPZa，同时移位命令发生器23a由主移位时钟信号MSFTX产生从属移位命令信号SSFTXa。移位寄存器19a(63)在从属移位命令信号SSFTXa的上升沿捕获刷新信号REFA62a的状态，并在同样信号的下降沿将它作为新的刷新信号REFA63a而输出。

在刷新信号REFA63a的下降沿的同时，移位开关21a输出刷新信号REFA00b，该信号实际上是从最后一级移位寄存器19a(64)中发送的。这个事件使当前的行块选择信号RBLKEZa无效(deactivate)，并反而激活下一个行块选择信号RBLKEZb。

在行块选择信号RBLKEZa被无效后，移位命令发生器23a产生从属移位命令信号SSFTXa的又一个脉冲。这个额外的SSFTXa使得移位寄存器19a(64)去除刷新信号REFA00b的源。移位命令发生器23b产生从属移位命令信号SSFTXb，从而允许其本地移位寄存器19a(1)到19a(64)(未完全示出)依次产生刷新信号REFA01b、REFA02b等。

在图8的倒数第三行所示的是块重置信号BLTRZ，这是高有效的重置信号。如以前在图6中所提到的，只要外部/内部地址切换禁止信号SNORSTXa被断言为低，则块重置信号BLTRZ就不能停止生成高有效的地址切换信号SREFCZ及其低有效的对应部分SREFCX(二者用于指示单元阵列11a处于刷新模式)。

图9示出了为启动刷新操作所必须经过的关键路径。圆符号代表仲裁器，黑体箭头表示了所述关键路径。仲裁器是半导体存储器件的有机部分。它的功能是确定以何种顺序来处理给出的输入信号，并且将这些信号分配到与它们有关的处理电路。

仲裁器接收低有效的内部事件状态信号ICSX，该信号指示了一些进行中的内部事件的存在。具体地说，ICSX为高时，仲裁器准许按到达的顺序来服务其它的输入信号。当ICSX为低时，仲裁器暂停外部命令和刷新请求，直到进行中的内部事件结束为止。图9中的图假设这个内部事件状态信号ICSX处于高(无效)状态。

仲裁器的另一个输入是内部刷新命令SRTZ，其代表了由器件内部的控制电路产生的刷新请求。仲裁器的另一个输入是刷新屏蔽信号REFMSKZ，其请求刷新操作的暂停(halt)。这个刷新屏蔽信号REFMSKZ是从受控于外部的芯片使能信号/CE1获得的。具体地说，芯片使能信号/CE1指示了来自外部电路的读/写尝试，或者指示了该器件本身向输出禁止状态的转移。

一旦仲裁器识别并允许了内部刷新命令SRTZ，则半导体存储器件的有关控制电路将生成主刷新脉冲信号MREFPZ，并通过缓冲电路(图2中未示出)将它们分配给RBLK锁存器22。如图6所述，这些主刷新脉冲信号MREFPZ接着与行块选择信号RBLKEZx、RBLKEZa等进行与(AND)运算，以用作从属刷新脉冲SREFPZa、SREFPZb等。

图10是用于解释为启动刷新操作而必须经过的关键路径的时序图。可见，该过程开始于对芯片使能信号/CE1的断言，这激活了刷新屏蔽信号REFMSKZ。如果有一个有效的内部刷新命令SRTZ早于刷新屏蔽信号REFMSKZ到达了仲裁器，那么对应的控制电路就开始生成主刷新脉冲信号MREFPZ。通过缓冲器将主刷新脉冲MREFPZ提供给RBLK锁存电路22，然后与行块选择信号RBLKEZa、RBLKEZb等进行与运算。将所得到的信号作为从属刷新脉冲SREFPZa、SREFPZb等发送出去，从而使刷新周期开始。

在根据本发明的刷新过程中，字线由移位寄存器19来依次寻址访问。传统的使用地址计数器的存储器刷新机制要花时间来取地址信号并对其译码，等待内部地址来确定并激活单元阵列，以及激活定时信号。与此相对，本发明的半导体存储器件不需要这种时间开销。虽然以上例子是有关从芯片使能信号/CE1开始的存储器访问时间，但是同样的优点也适用于存储器件的地址访问时间和其它性能要素。

总结这一部分，本发明的第一实施例提供了一种RBLK锁存器22，其设计用来向当前正在生成主字线选择信号以刷新单元阵列11的有限数量的移位寄存器19发送从属移位命令信号。这种结构减少了在驱动从属移位命令信号时所使用的电流量。

                       第二实施例

这一部分将描述本发明的第二实施例。图11是根据本发明第二实施例的半导体存储器件的电路示意图。所图示的半导体存储器件与图2中的器件的不同之处在于它使用了缓冲器41x和41a以取代移位开关21x和21a。在图2的半导体存储器件中，移位开关21a控制移位寄存器19a(1)到19a(64)，使得它们的刷新信号REFA00a到REFA63a一直循环到对应单元阵列11a的所有从属字线都被刷新。其它的移位开关21x以相同的方式进行操作。另一方面，图11中的器件被设计用来加快刷新过程，而不必等待每个单元阵列11的所有从属字线都刷新完成。也就是说，刷新过程通过依次激活主字线，而不改变从属字线地址来扫描所有单元阵列11。当完成了这样一轮扫描后，下一轮以不同的从属字线地址开始。这样进行重复，直到所有的从属字线都被刷新。下面的部分将提供第二实施例的细节。因为第二实施例(图11)与第一实施例(图2)共享了很多元件，所以我们将不解释这些共同的元件，而用相同的标号附加于它们之后。

参考图11，所图示的存储器件具有缓冲器41x、41a等(统一表示为数字“41”)，它们被分配给各个单元阵列11x、11a、11b等等。具体地说，缓冲器41a将刷新信号从最后一级移位寄存器19a(64)传输到后面的移位寄存器19b(1)，还传输到本地RBLK锁存器22a和前面的RBLK锁存器22b。同样，缓冲器41x从单元阵列11x的最后一级移位寄存器(未示出)接收刷新信号。缓冲器41a将这个刷新信号传输到其本地RBLK锁存器(未示出)以及接下来将被刷新的后面的单元阵列11a的第一级移位寄存器19a(1)和RBLK锁存器22a。

缓冲器41没有任何专门的控制输入。这不像第一实施例(图2)中的器件，在那种器件中，移位开关21由移位标志信号FLAG进行控制。第二实施例中的缓冲器41在刷新信号产生时，只是将它从前面的移位寄存器立即转发到后面的移位寄存器。因此，刷新过程从一个单元阵列前进到另一个单元阵列，却不必在每个单元中完成所有的从属字线。当到达最后的单元阵列时，该过程返回到第一单元阵列，并以同样的方式开始另一轮，但是选择下一个未完成的从属字线地址。

由上述可见，第二实施例中的半导体存储器件被设计为：通过移位寄存器和缓冲器的大循环来重复刷新信号的简单循环，其中涉及了全部组单元阵列。除了消除移位标志信号FLAG的连线之外，这种体系结构也不需要刷新信号从最后一级移位寄存器到第一级移位寄存器的反馈路径。在简化刷新控制电路方面，第二实施例是有优势的。

第二实施例也从第一实施例中继承了节省功率的特点。即，RBLK锁存器22只向当前活动的、有限数量的移位寄存器19发送从属移位命令信号。这种结构减小了在驱动从属移位命令线时所使用的电流量。

                        第三实施例

这一部分描述本发明的第三实施例。图12是根据本发明第三实施例的半导体存储器件的电路示意图。与图2不同，图12提供了对所提出的半导体存储器件的更大范围内的视图。但是，所图示的存储器件与图2中器件的不同之处在于可以以部分刷新模式来刷新单元阵列。除了这点区别外，两种器件大部分都很相似。更具体地说，图12中所示的单元阵列对应于图2中所解释的单元阵列11。图12中所示的读出放大器对应于图2中所解释的读出放大器12。图12中所示的移位寄存器组(SRS)对应于图2中所解释的移位寄存器19。图12中所示的开关(SW)对应于图2中所解释的移位开关21，除了有一个开关53添加了移位开关21所不具备的功能之外。图12中的阴影方块所代表的控制电路块包括图2中已解释的RBLK锁存器22、移位命令发生器23和控制信号发生器24。图12中的RBLKEZ(由虚线箭头表示)就是图2中所描述的行块选择信号RBLKEZx、RBLKEZa等。图12中的RBLKRZ对应于从每个移位开关21延伸到它前面的RBLK锁存器22的刷新信号路径。图12中的FLAG对应于图2中的移位标志信号FLAG。

除了上面已指出的元件之外，图12中的半导体存储器件还具有以下元件：部分刷新控制器51、刷新周期发生器52、刷新阵列状态锁存器54、NOR门Z41和Z43、以及反相器Z42、Z44、Z45和Z46。

单元阵列是按矩阵形式排列的多块存储单元，每一块都包含预定数量的行(或字线)。这些单元阵列被划分为两个大组。在部分刷新模式中，在一组单元阵列的中间中断刷新过程，并将控制转移到另一组单元阵列而继续该过程。在图12的例子中，单元阵列被划分为左组和右组。

当刷新过程已返回预定义的起点时，部分刷新控制器51接受来自外部电路的部分刷新请求。一旦接收到这样的部分刷新请求，部分刷新控制器51就产生刷新区域切换信号REFSW。在部分刷新过程中，部分刷新控制器51以刷新周期发生器52所指定的间隔启动各个刷新周期。当结束部分刷新模式时，部分刷新控制器51首先将刷新区域扩展到初始的整个存储区域，然后将刷新间隔重置为正常间隔。

刷新周期发生器52产生用于部分刷新操作中的刷新定时信号。通常，刷新周期发生器52指定一个用于正常刷新模式的规定间隔，所述正常刷新模式覆盖整个存储区域。在部分刷新模式中，刷新周期发生器52根据部分刷新区域大小与整个存储器大小之比来改变刷新间隔。

开关53按下述方式工作。当最终的刷新信号出现在本地移位寄存器组的输出端时，开关53将其正常转发到后续的移位寄存器组。一个例外就是当从部分刷新控制器51给出刷新区域切换信号REFSW时。这种情况下，开关53并不将刷新信号导向到后续的移位寄存器组，而是导向到属于另一个组(图12中的右组)的一个单元阵列的控制电路块。无论开关53将刷新信号导向到右边的单元阵列组还是后续的移位寄存器，与开关53相邻的NOR门Z41都接收刷新信号。NOR门Z41将这个刷新信号通过反相器Z42发送到服务于本地移位寄存器组的本地控制电路块。

由NOR门Z43和反相器Z44到Z46形成的逻辑用于检测刷新信号从一个组到另一个组(在图12中从左组到右组)的转移，并将这个事件通知给刷新阵列状态锁存器54。刷新阵列状态锁存器54也监视另一个方向，即，从右组到左组的方向。监视在组间转移的这些刷新信号就可以使刷新阵列状态锁存器54识别出哪一组单元阵列当前正在被刷新。基于这种知识，刷新阵列状态锁存器54断言两个刷新区域信号REFLZ或REFRZ中的一个。更具体地说，当刷新信号已从左组转移到右组时，REFLZ被设为低，而REFRZ被设为高。当刷新信号已从右组转移到左组时，REFLZ被设为高，而REFRZ被设为低。

图13示出了部分刷新模式的进入和退出，以及如何建立刷新循环。左边示出的单元阵列组61代表了位于图12左侧的单元阵列。另一个单元阵列组62代表了位于图12右侧的单元阵列。图13中的符号P1到P6及相关箭头指示出以何种顺序来刷新单元阵列组61和62。这些单元阵列组61和62的阴影部分代表了在部分刷新模式中将被刷新的区域。

图14中的表给出了图13所示的刷新区域和刷新间隔之间的关系。这张表中的符号“CE2”代表一个输入信号，其允许外部电路指示所述存储器件工作在部分刷新模式中。当CE2为高时，存储器件在整个存储区域中进行正常的刷新。将CE2置低启用部分刷新。表中的“区域大小”字段指示了部分刷新区域在整个单元阵列区域中的比例。例如，第三行中“区域大小”的值“1/2”意味着在部分刷新模式中，只有整个单元阵列区域的一半将被刷新。

仅用CE2从高到低的转移就启用部分刷新模式，这会带来问题。例如，假设在刷新过程从点P2前进到P5时断言CE2。响应于这个事件快速地改变刷新区域和间隔的设置使得刷新信号不可能从点P3传递到P4。出于这个原因，不得不推迟进入部分刷新模式，直到刷新信号返回起始点P1。正如上面所说的，当循环中的刷新信号从右组返回左组时，刷新区域信号REFLZ变高。即，REFLZ的高电平意味着单元阵列的左组已准备好从起始点P1开始部分刷新过程。然后，部分刷新控制器51将刷新区域设置为“×1/2”(整个区域的一半)，并且刷新周期发生器52将刷新间隔设置为“×2”(两倍于正常间隔)。

要考虑的另一个问题是当所述过程刚好在分支点P2时如何退出部分刷新模式。这里的问题是这种状况可能会产生两个并行的刷新过程，一个从P2到P5，而另一个从P3到P4。还有一个问题是刚好在分支点P2之前退出部分刷新模式的情况。这种情况下，因为路径P3-P4-P1-P2用去时间T(T：数据保持所需的最短刷新时间)，而P2-P5-P6-P3用去时间6/8T，所以位于P3点的存储单元将处于未刷新状态长达(14/8)T。要满足最小刷新速率的要求，刷新间隔不得不减小8/14。出于这个原因，在本发明中从部分刷新模式中退出被设计为：一旦检测到CE2从低到高的转移，则开始将刷新间隔改变为正常间隔的一半。当剩余的部分刷新区域完成时，刷新区域信号REFLZ变高，并且这个事件使得刷新区域回复到正常的“×1”(即，整个区域)。因此，下一轮刷新将以两倍的速度来刷新所有的单元阵列，直到高REFLZ的第二次出现。此时，刷新间隔被重置为正常间隔。

一开始就要减半刷新间隔的原因如下。假设在刚刚通过P1点后就触发了从部分刷新模式中的退出，紧跟着就对P6和P3之间某个地址进行写操作。因为不允许路径立刻改变到P1-P5-P6-P4，所以刷新过程不得不走先P1-P2-P3-P4，然后再P1-P2-P5-P6-P3-P4的路径。如果在正常速率下完成了刷新，那么由于路径P1-P2-P3-P4用去时间(1/2)T，而P1-P5-P6-P3用去时间(3/4)T，所以上述写操作在最坏情况下的时间加起来将达到(5/4)T。为了满足最小刷新速率的要求，部分刷新模式下的刷新间隔不得不设置为正常间隔的4/5倍，导致在等待模式中数据保持电流的增大。为了避免这种不希望出现的电流消耗，在从部分刷新模式退出时临时增大刷新速率。

正如所见，图12中的例子表现为这样一种存储芯片结构，其中的单元阵列电路被分割为左块和右块，并且控制电路被设计为：在刷新过程从右边跳到左边的参考点上切换刷新区域和间隔。但是，本发明不应限制为这种特定的配置。例如，可以将参考点设置为刷新地址空间上的另一个适当的点。

总结这一部分，本发明的第三实施例在移位寄存器的循环中的某一点上使用开关53来改变刷新控制信号的流动。根据指示了存在部分刷新请求的刷新区域切换信号REFSW的状态，开关53在单元阵列的两个主要组之一的中间中断进行中的刷新过程，使得刷新过程在单元阵列的另一个组中得以继续。本发明以这种方式实现了部分刷新模式，其通过限制需要数据刷新的单元阵列的数量来减少器件的功耗。

                       第四实施例

这一部分将描述发本发明的第四实施例。图15是根据本发明第四实施例的半导体存储器件的电路示意图。与图11不同，图15给出了所提出的半导体存储器件的更大视图。然而，所图示的存储器件与图11中器件的不同之处在于：可以以部分刷新模式来刷新单元阵列。除了这点区别外，两种器件大部分都很相似。更具体地说，图15中所示的单元阵列对应于图11中所示的单元阵列11。图15中的读出放大器对应于图11中所示的读出放大器12。图15中的移位寄存器组(SRS)对应于图11中所示的移位寄存器19。图15中缓冲器(BUFF)对应于图11中所解释的缓冲器41。图15中的阴影方块所代表的控制电路块包括图11中所示的RBLK锁存器22、移位命令发生器23和控制信号发生器24。图15中的RBLKEZ(由虚线箭头表示)就是图11中所示的行块选择信号RBLKEZx、RBLKEZa等。图15中的RBLKRZ对应于从每个移位开关21延伸到它前面的RBLK锁存器22的刷新信号路径。

除了上面已指出的元件之外，图15中的半导体存储器件还具有以下元件：部分刷新控制器71、刷新周期发生器72、刷新阵列状态锁存器74和反相器Z47及Z48。

单元阵列是按矩阵形式排列的多块存储单元，每一块都包含预定数量的行(或字线)。这些单元阵列被划分为两个大组。在图15的例子中，它们被划分为左组和右组。

当刷新过程已返回预定义的起点时，部分刷新控制器71接受来自外部电路的部分刷新请求。一旦接受了这种部分刷新请求，部分刷新控制器71就将刷新区域切换信号REFSW发送给从属字线地址生成器73。在部分刷新过程中，部分刷新控制器71以刷新周期发生器72所指定的间隔启动各个刷新周期。

刷新周期发生器72产生用于部分刷新操作中的刷新定时信号。具体地说，刷新周期发生器72根据部分刷新区域大小与整个存储器大小的比例来分割用于整个存储器刷新的指定间隔，从而确定部分刷新间隔。

反相器Z47和Z48检测刷新信号从一个组到另一个组(在图15中是从左组到右组)的转移，并将这个事件通知给刷新阵列状态锁存器74。

如果部分刷新控制器71已发送了用于指示部分刷新模式的刷新区域切换信号REFSW，则每次刷新了所有主字线时从属字线地址生成器73都增大从属字线地址。从属字线地址生成器73实际上跳过了一些从属字线。这是因为从属字线地址的有效范围是根据需要刷新的存储空间的大小，用其包括最高有效位的高端数位来定义的。换言之，从属字线地址生成器73仅仅改变从属字线地址中预定义的高端部分，而跳过那些最低的位。

刷新阵列状态锁存器74监视那些在组间转移的刷新信号。据此，刷新阵列状态锁存器74就可以识别出当前正在刷新哪一组，并基于这种知识，它断言两个刷新区域信号REFLZ或REFRZ中的一个。更具体地说，在图15中当刷新信号已从左组转移到右组时，REFLZ被设为低，而REFRZ被设为高。当刷新信号已从右组转移到左组时，REFLZ被设为高，而REFRZ被设为低。

图16示出了部分刷新模式的进入和退出，并解释了如何建立刷新循环。左边示出的单元阵列组81代表了位于图15左侧的单元阵列。另一个单元阵列组82代表了位于图15右侧的单元阵列。图16中的符号P1到P4及相关箭头指示出以何种顺序来刷新单元阵列组81和82。这些单元阵列组81和82的阴影部分代表了在部分刷新模式中将被刷新的区域。

图17A中的表给出了图16所示的刷新区域和刷新间隔之间的关系。这张表中的符号“CE2”代表一个输入信号，其允许外部电路指示所述存储器件工作在部分刷新模式中。当CE2为高时，存储器件在整个存储区域中进行正常的刷新。将CE2置低启用部分刷新。表中的“区域大小”字段指示了部分刷新区域和整个单元阵列区域的比例。例如，表中第三行中所示的“区域大小”的值“1/2”意味着在部分刷新模式中，只有整个单元阵列区域的一半将被刷新。

图17A中的表代表了以下方案。当CE2被断言为低时，部分刷新控制器71一直等待刷新区域信号REFLZ变高。一旦检测到这样的REFLZ，则部分刷新控制器71二等分刷新区域，并且刷新周期发生器72加倍刷新间隔。如图16所示，刷新过程一直沿着相同的路径P1-P2-P3-P4。刷新间隔可以加倍的原因只是由于刷新区域被减半。此后，CE2回到高，并且通过将刷新区域重置为“×1”(即，整个区域)，将刷新间隔重置为“×1”(即，正常间隔)，存储器件退出部分刷新模式。

图17B中的表用于示出可应用于第四实施例的另一种控制方法。当CE2被断言为低时，部分刷新控制器71立即进入部分刷新模式。在部分刷新模式中，部分刷新控制器71以正常的刷新间隔不断地扫描地址，如果它遇到了预定的部分刷新区域以外的地址，则控制器71通过屏蔽刷新启动命令而简单地跳过这个地址的刷新周期。按照这种方式，刷新区域大大减少了。当CE2回到高时，通过将刷新区重置为“×1”(即，整个区域)，存储器件退出部分刷新模式。

从以上可知，图15的体系结构在改变刷新间隔以退出部分刷新模式时不需要任何专门的步骤。这是因为刷新过程无论处于正常刷新模式还是部分刷新模式，它都是沿着相同的路径P1-P2-P3-P4。即，从退出部分刷新模式时控制的简易性的角度看，图15中的半导体存储器件优于图12中的器件。

本发明的第四实施例在对全部单元阵列重复刷新周期的同时跳过从属字线地址的一些位，从而实现了部分刷新。这种刷新模式限制了将被刷新的从属字线的数量，从而降低了器件的功耗。

                          结论

总之，本发明提供了一种具有基于移位寄存器的刷新地址生成功能的半导体存储器件。移位寄存器在专用的移位寄存器控制器的控制下，向每个单元阵列提供了用于刷新操作的字线选择信号。所述移位寄存器控制器被设计为激活最小数量的需要工作的移位寄存器。本发明的这一特点降低了在驱动移位寄存器控制信号时所用的电流量。

上面只是对本发明原理的示意性说明。此外，因为对于本领域的技术人员来说，很多修改、改变都很容易实现，所以不应将本发明严格地限制为所示出和描述的构造和应用，由此，任何适当的修改、等同都可被视为落入本发明在所附权利要求及其等同物的范围内。

Claims (12)

1.一种具有刷新所存储数据的功能的半导体存储器件，包括：

多个单元阵列，每一个都由预定数量行的存储单元组成；

多组移位寄存器，第n组移位寄存器根据给出的控制信号依次激活字线选择信号，从而刷新第n单元阵列的对应字线；和

多个移位寄存器控制器，在第n单元阵列被刷新时，第n移位寄存器控制器向第n组移位寄存器提供所述控制信号，当对第n单元阵列的所述刷新完成时，第n移位寄存器控制器将所述控制信号转发到第(n+1)组移位寄存器。

2.如权利要求1所述的半导体存储器件，其中，第n移位寄存器控制器转发到第(n+1)组移位寄存器的所述控制信号是用于刷新第n单元阵列的最后字线的字线选择信号。

3.如权利要求1所述的半导体存储器件，其中：

所述字线按层级结构由主字线和从属字线组成；并且

当对第n单元阵列的所有从属字线的刷新完成时，第n移位寄存器控制器将所述控制信号转发到第(n+1)组移位寄存器。

4.如权利要求1所述的半导体存储器件，其中：

所述字线按层级结构由主字线和从属字线组成；并且

每当第n单元阵列的主字线全部被刷新时，推进用于指定哪一个从属字线将被刷新的从属字线地址。

5.如权利要求1所述的半导体存储器件，其中：

所述多个单元阵列被划分为多组单元阵列；并且

所述半导体存储器件还包括部分刷新控制器，用于在部分刷新模式中控制对所述多个组的有限刷新区域的刷新。

6.如权利要求5所述的半导体存储器件，其中：

所述多个单元阵列之一被指定为刷新起点；并且

只有当刷新过程已在所述单元阵列之间循环并返回所述刷新起点时，所述部分刷新控制器才接受部分刷新请求。

7.如权利要求5所述的半导体存储器件，其中，在所述部分刷新模式中，所述部分刷新控制器按照所述有限刷新区域相对于所述单元阵列的整个区域之比的倒数比例来设置刷新间隔。

8.如权利要求7所述的半导体存储器件，其中，所述部分刷新控制器通过将所述刷新区域扩展至所述单元阵列的整个区域，然后将所述刷新间隔重置为正常间隔，从而退出所述部分刷新模式。

9.如权利要求4所述的半导体存储器件，其中，在部分刷新模式中，不是所有的从属字线都被选择。

10.如权利要求1所述的半导体存储器件，其中，在刷新过程中，所述单元阵列的地址选择由外部/内部地址切换禁止信号来锁定，使得所述单元阵列使用内部生成的地址。

11.如权利要求1所述的半导体存储器件，还包括多个冗余电路，所述字线中的每一个都有一个冗余电路，用于修复所述存储单元中的缺陷。

12.如权利要求1所述的半导体存储器件，其中，通过共享的读出放大器来读出所述单元阵列中的数据。

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