CN1521639A - 自更新装置及方法 - Google Patents

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Abstract

本发明涉及一种自更新装置及方法。在根据本发明的自更新方法中，当对存储体执行局部阵列自更新操作时，在对应于更新率的预定周期内对内部地址计数，而不需考虑PASR类型。根据PASR类型来选择性地启动存储体。结果，可防止因半个存储体自更新操作或四分之一个存储体自更新操作而发生的误差。

Description

自更新装置及方法
技术领域
本发明涉及一种自更新装置及方法，用于校正当对半个存储体(bank)或四分之一个存储体执行局部阵列自更新(partial array self-refresh，下文中称为“PASR”)时可能产生的自更新率误差。
背景技术
在大部分的计算机系统中，使用DRAM作为主存储设备，而DRAM的单元需要更新操作来防止数据丢失。
传统半导体存储设备对所有的单元阵列执行更新操作，而不管每个单元中的数据存储，因为存储设备中需要额外的存储装置，以便记住每个单元中是否存储有数据。
因此，执行PASR操作以解决如上述问题。
因为在同一周期期间对具有数据的单元阵列执行PASR操作，所以可减少耗电量。
例如，如果在更新率期间，仅对半个存储体执行更新操作，则耗电量可减少一半。
图1是用于图解在包括四个存储体的传统存储器10中对存储体的单元阵列执行的自更新操作的图。
存储体<2>的存储单元阵列被分割成两个“半个存储体”(HOB)15及16。字线11及12是“半个存储体”15的第一字线及最后字线。字线13及14是“半个存储体”16的第一字线及最后字线。
图2是图解对“ALL BANK”(所有存储体)执行的自更新操作以说明更新率的时序图。图3图解对“半个存储体”执行的自更新操作以说明更新率误差的时序图。
当对存储体<2>执行更新操作时，内部计数器从字线11计数至字线14。这里，假设更新率为64msec(毫秒)。
当对整个存储体<2>执行自动更新或自更新命令(ALL BANK PASR)时，对每个“半个存储体”15及“半个存储体”16的更新操作时间为32msec。对整个存储体<2>的更新操作时间为64msec。也就是说，应连续启动所有字线11至14，以便更新存储体<2>上的所有单元。这里，重新启动第一字线11需要约64msec。
当对“半个存储体”执行PASR操作时，用64msec连续启动所有字线11至12。
根据一种用64msec对“半个存储体”执行PASR操作的方法，更新请求信号的脉冲时间间隔延长到两倍，并且只对存储数据的单元阵列的内部地址计数。另外，当用64msec对“四分之一个存储体”执行PASR操作时，更新请求信号的脉冲时间间隔延长到四倍，并且只对存储数据的单元阵列的内部地址计数。
然而，当对“半个存储体”执行上述自更新操作时，将对“半个存储体”的自更新命令设定为EMRS(Extended Mode Register Set，扩展状态寄存器组)代码，然后对字线11至12连续执行自更新操作。对字线12执行自更新操作之后，通过外部命令来结束自更新操作。这里，对字线11至12所执行的自更新操作时间为64msec。
如图2及图3所示，图3中的段“B”是图2中的段“A”的两倍长。
在结束自更新操作之后，在正常操作期间根据自动更新命令执行自动更新。这里，因为自更新操作在字线12处结束，所以内部地址计数器响应自动更新命令开始对字线13计数。
也就是说，如果自更新操作未结束，则内部地址计数器开始对字线11重新计数。但是，由于自更新操作已结束，所以通过图2中的脉冲时间间隔“A”，内部地址计数器开始对字线13计数。
从字线13至字线14连续执行自更新操作需要32msec。结果，对字线11重新执行更新操作需要96msec，如图3所示。
虽然在具有64msec更新率的存储器中，应该每约64msec对每个字线执行更新操作，但是在96msec后会对字线11执行更新操作，这可能造成数据丢失。
发明内容
因此，本发明目的在于提供一种自更新装置，其通过在对应于更新率的预定周期对内部地址计数来防止更新率误差，而不需考虑PASR模式中的PASR类型。
在具体实施例中，本发明提供一种自更新装置，其包括内部地址计数器、更新控制器及行地址选通发生器。
更新控制器输出作为内部操作信号的信号，用于响应更新命令信号对内部地址计数。这里，该信号具有对应于更新率的预定周期。
内部地址计数器响应内部操作信号对内部地址计数。
当在存储体上施加PASR命令信号时，更新控制器选择性地输出具有取决于内部地址的计数值的预定周期的信号。这里，信号用作用于启动存储体的更新操作信号。行地址选通发生器响应更新操作信号选择性地启动存储体。
在具体实施例中，本发明提供一种自更新方法，其中当对存储体执行PASR操作时，在对应于更新率的预定周期中对存储体上的内部地址连续计数，而不需考虑PASR类型。但是，只有当内部地址计数到取决于局部阵列自更新(PASR)类型的预定地址时，才会启动对应的存储体。
用于对半导体存储器执行PASR操作的自更新方法包括：第一步骤，当对存储体执行PASR命令时，启动用于启动存储体的更新操作信号以及用于对内部地址计数的内部操作信号；第二步骤，根据PASR的状态来检查所计数的内部地址的特定位的状态变化；以及第三步骤，在预定周期内持续启动内部操作信号，而不需考虑特定位的状态变更，并在特定位的状态已变更时，不激活(inactivate)更新操作信号。
附图说明
图1是一般存储体结构的图。
图2是用于图解更新率的图。
图3是用于图解更新率误差的图。
图4是根据本发明具体实施例的EMRS代码的图。
图5是用于图解根据本发明具体实施例的自更新入口和出口模式的时序图。
图6是根据本发明具体实施例的自更新装置的结构图。
图7是用于图解响应外部命令而启动的自更新信号与自更新请求信号之间的关系的图。
图8是用于图解图6所示的PASR解码器的详细结构图。
图9是用于图解图8所示的EMRS解码器的详细电路图。
图10是用于图解图8所示的EMRS地址锁存器的详细电路图。
图11是用于图解图8所示的PASR控制器的详细电路图。
图12是用于图解图6所示的更新控制器的详细电路图。
图13是用于图解图6所示的RAS发生器<0>的详细电路图。
图14是用于图解图6所示的RAS发生器<1>至<3>的详细电路图。
图15是用于图解用于控制图14所示的RAS发生器的控制信号的操作的时序图。
附图标记说明
10        地址缓冲器
20        命令解码器
30        更新计数器
40        PASR解码器
41        EMRS解码器
42～44    地址锁存器
45        PASR控制器
50        更新控制器
60～90    RAS发生器
100       内部地址计数器
110       行地址预解码器
120～150  存储体控制块
160～180  单元阵列
具体实施方式
下面参考附图来详细描述本发明。
图4是图解EMRS代码的图，其中应用根据本发明具体实施例的更新装置的更新类型。
EMRS代码的地址A0～A2用于PASR设定。结果，当从外部输2EMRS命令时，更新装置根据如图4所示的EMRS代码执行对应的自更新操作。
当地址A0～A2全部为0时，通过选择“ALL BANKS”(所有存储体)，来对整个单元阵列执行自更新操作。
当只有地址A0为1时，则通过选择“HALF ARRAY”(一半阵列)，来对整个单元阵列的一半执行自更新操作。如图1所示，在具有四个存储体结构的DRAM中，对两个存储体执行自更新操作。这里，存储体选择地址BA1变成0。
当只有地址A1为1时，通过选择“QUARTER ARRAY”(四分之一阵列)，来对整个单元阵列的四分之一执行自更新操作。如图1所示，在具有四个存储体结构的DRAM中，对存储体执行自更新操作。这里，存储体选择地址BA1及BA1都变成0。
当只有地址A1为0时，通过选择“HALF of BANK”(半个存储体)，来对存储体的一半单元阵列执行自更新操作。例如，对对应于图1中存储体<2>的“半个存储体”15的单元阵列执行自更新操作。这里，对应于行地址的最高有效位(MSB)的存储体选择地址BA0与BA1之一变成0。
当只有地址A0为0时，通过选择“QUARTER OF BANK”(四分之一个存储体)，来对存储体的四分之一单元阵列执行自更新操作。这里，行地址的作为两个最高有效位(MSB)的存储体选择地址BA0与BA1都变成0。
此外，只有地址位A2为0、只有地址位A2为1以及所有地址位A0～A2皆为1等三种情况保留以供未来使用(RFU)。
图5是用于图解根据本发明具体实施例的自更新入口和出口模式的时序图。
首先，将PASR类型预设为EMRS代码。当输入自更新命令SREFCMD时，根据预设PASR类型执行自更新操作。结果，根据EMRS代码，对对应于PASR类型的单元阵列执行选择性的自更新操作。
接着，当将时钟使能信号CKE使能为高电平且输入了自更新结束命令SREX时，结束自更新操作并且执行正常操作。在正常模式中，对所有单元阵列执行自更新操作。
之后，当重新输入自更新命令SREFCMD时，根据预设EMRS代码执行PASR操作。
图6是根据本发明具体实施例的自更新装置的结构图。
图6所示的自更新装置包括：地址缓冲器10；命令解码器20；更新计数器30；PASR解码器40；更新控制器50；RAS(Row Address Strobe，行地址选通)发生器60、70、80和90；内部地址计数器100；行地址预解码器110；存储体控制块120、130、140和150；以及单元阵列存储体160、170、180和190。
这里，地址缓冲器10缓冲外部输入的地址A<0:n>，并且输出所缓冲的地址ADD<0:n>。
命令解码器20对外部输入的命令CMD解码，并且输出自动更新信号AREF、自更新信号SREF、方式寄存器组信号(mode register set signa1)MREGSET及正常操作信号N_ACT。
当启动表示自更新操作的自更新信号SREF时，更新计数器30启动更新振荡器，并使其输出具有预定周期的自更新请求信号SREF_REQ。
图7是用于图解当输入外部命令时，自更新信号SREF与自更新请求信号SREF_REQ之间的关系的图。
响应自更新命令SREFCMD而启动自更新信号SREF，并且响应自更新结束命令SREX而不激活(inactivate)自更新信号SREF。在自更新模式中，更新计数器30产生自更新请求信号SREF_REQ，而自更新请求信号SREF_REQ是具有预定周期的脉冲信号。例如，当存储设备的更新率适用于用64msec时间对8K单元阵列执行更新操作时，每7.8μsec(微秒)产生自更新请求信号SREF_REQ。
PASR解码器40对命令解码器20所提供的方式寄存器组信号MREGSET和自更新信号SREF、以及来自地址缓冲器10的地址add<n>、add<n-1>和add<0:2>解码，以便产生用于根据PASR类型执行PASR操作的控制信号。当PASR类型是存储体的“半个存储体”或“四分之一个存储体”时，PASR解码器输出用于识别对应的PASR类型的控制信号RASR_BH和PASR_BQ，以及用于选择性地启动除该存储体外的其它存储体的控制信号PASR_BK1和PASR_BK23。
更新控制器50接收来自命令解码器20的自动更新信号AREF和自更新信号SREF、来自更新计数器30的自更新请求信号SREF_REQ、来自PASR解码器40的控制信号RASR_BH和PASR_BQ以及来自内部地址计数器100的内部地址I_ADD<n-2>和I_ADD<n-3>，并且产生用于控制更新操作的内部操作信号I_ACT及更新操作信号R_ACT。这里，内部操作信号I_ACT用于在更新(自动更新或自更新)模式中在预定周期内启动内部地址计数器100。更新操作信号R_ACT用于通过控制RAS发生器60～90，来控制对应的存储体的单元阵列的更新操作。
当启动控制信号PASR_BH和PASR_BQ时，更新控制器50根据来自内部地址计数器100的内部地址I_ADD<n-2>和I_ADD<n-3>选择性地启动更新操作信号R_ACT，但是更新控制器50连续启动内部操作信号I_ACT。
RAS发生器60接收正常操作信号N_ACT、存储体选择地址ADD_BK0及更新操作信号R_ACT，并且将行使能信号ROW_ACT<0>输出至存储体控制块120，以便启动存储体160。
RAS发生器70接收正常操作信号N_ACT、存储体选择地址ADD_BK1、更新操作信号R_ACT及控制信号PASR_BK1，并且将行使能信号ROW_ACT输出至存储体控制块130，以便启动存储体170。
RAS发生器80接收正常操作信号N_ACT、存储体选择地址ADD_BK2、更新操作信号R_ACT及控制信号PASR_BK23，并且将行使能信号ROW_ACT输出至存储体控制块140，以便启动存储体180。
RAS发生器90接收正常操作信号N_ACT、存储体选择地址ADD_BK3、更新操作信号R_ACT及控制信号PASR_BK23，并且将行使能信号ROW_ACT输出至存储体控制块150，以便启动存储体190。
在更新操作期间，响应来自更新控制器50的内部操作信号I_ACT，内部地址计数器100在对应于更新率的预定周期内对内部地址计数，然后将内部地址I_ADD<0:n>输出至行地址预解码器110。内部地址计数器100将内部地址I_ADD<n-2>和I_ADD<n-3>输出至更新控制器50。根据内部地址I_ADD<n-2>和I_ADD<n-3>，更新控制器50可识别要对“半个存储体”还是“四分之一个存储体”执行更新操作。
行地址预解码器110对外部输入的地址ADD<0:n-2>及来自内部地址计数器100的内部地址I_ADD预先解码，并且将已预先解码的地址输出至每个存储体控制块120～150。
在正常模式中，行地址预解码器110通过对外部地址ADD<0:n-2>解码而产生行地址ROW_ADD<0:n-2>，并且将行地址ROW_ADD<0:n-2>输出至每个存储体控制块120～150。在更新模式中，行地址预解码器110通过对内部地址I_ADD<0:n-2>解码而产生行地址ROW_ADD<0:n-2>，并且将行地址ROW_ADD<0:n-2>输出至每个存储体控制块120～150。
每个存储体控制块120～150控制包括多个单元阵列的每个存储体160～190。
这里，地址ADD<0:n>是从0至n的对应于存储器深度的范围内的行地址，并且行地址的最高有效位用作用于选择存储体的存储体选择地址。
由于在具有四个存储体结构的存储器中需要两个存储体选择地址，所以使用地址ADD<n>和ADD<n-1>作为存储体选择地址。而且还使用地址ADD<0:n-2>来选择每个所选存储体的单元阵列及字线。
图8是用于图解图6所示的PASR解码器40的详细结构图。
PASR解码器40包括EMRS解码器41、地址锁存器42～44及PASR控制器45。EMRS解码器41对EMRS命令进行解码。当输入EMRS命令时，地址锁存器42～44锁存表示PASR代码的地址ADD<0>、ADD<1>和ADD<2>。PASR控制器45输出用于根据PASR类型执行PASR操作的控制信号。
EMRS解码器41对方式寄存器组信号MREGSET及存储体选择地址ADD<n>和ADD<n-1>解码，并且输出寄存器组控制信号EMRSP。
响应方式寄存器组信号MREGSET、寄存器组控制信号EMRSP及自更新信号SREF，地址锁存器42～44锁存地址ADD<0>、ADD<1>和ADD<2>，并且输出寄存器组地址EMRSA<0>、EMRSA<1>和EMRSA<2>。
响应寄存器组地址EMRSA<0>、EMRSA<1>和EMRSA<2>，PASR控制器45选择性地输出控制信号PASR_BK1、PASR_BK23、PASR_BH和PASR_BQ。这里，控制信号PASR_BK1和PASR_BK23用于在PASR模式中选择性地启动存储体。当PASR类型为“半个存储体”或“四分之一个存储体”时，分别启动控制信号PASR_BH和PASR_BQ。
图9是用于图解图8所示的EMRS解码器41的详细电路图。
EMRS解码器41包括：反相器IV1，用于使存储体选择地址ADD<n-1>反相；以及NAND(与非)门ND1，用于对来自反相器IV1的输出信号及存储体选择地址ADD<n>执行NAND运算。EMRS解码器41包括：反相器IV2，用于使来自NAND门ND1的输出信号反相；以及NAND门ND2，用于对来自反相器IV2的输出信号及方式寄存器组信号MREGSET执行NAND运算，并且输出寄存器组控制信号EMRSP。
描述了EMRS解码器41的操作。
如果根据外部施加的EMRS命令在命令解码器20中启动方式寄存器组信号MREGSET，则EMRS解码器41会根据已缓冲的地址ADD<0:n>的存储体选择地址ADD<n>＝BA1和ADD<n-1>＝BA0的状态，启动对应于图4所示的EMRS代码的寄存器组控制信号EMRSP。
图10是用于图解图8所示的EMRS地址锁存器的详细电路图。
每个地址锁存器42～44都包括：切换器S/W<0>，用于响应方式寄存器组信号MREGSET，选择性地输出地址ADD<i>(这里，i＝0，1，2)；以及锁存器R1，用于锁存来自切换器S/W<0>的输出信号。这里，锁存器R1包括反相器IV3和IV4，其中将来自反相器IV3的输出信号输入至反相器IV4，并且将来自反相器IV4的输出信号输入至反相器IV3。
每个地址锁存器42～44都还包括：切换器S/W<1>，用于响应寄存器组控制信号EMRSP，选择性地输出来自锁存器R1的输出信号；以及锁存器R2，用于锁存来自切换器S/W<1>的输出信号。这里，锁存器R2包括反相器IV5和IV6，其中将来自反相器IV5的输出信号输入至反相器IV6，并且将来自反相器IV6的输出信号输入至反相器IV5。
每个地址锁存器42～44都还包括：NAND门ND3，用于对自更新信号SREF及来自锁存器R2的输出信号执行NAND运算；以及反相器IV7，用于使来自NAND门ND3的输出信号反相，并且输出寄存器组地址EMRSA<i>(这里，i＝0，1，2)。
响应方式寄存器组信号MREGSET及寄存器组控制信号EMRSP，每个地址锁存器42～44控制切换器S/W<0>和S/W<1>，并且锁存以EMRS命令输入的地址ADD<0:2>。每个地址锁存器42～44还根据自更新信号SREF的输入启动寄存器组地址EMRSA<i>。虽然地址锁存器锁存EMRS代码，但是当不激活自更新信号SREF时，不启动寄存器组地址EMRSA<i>。
图11是用于图解图8所示的PASR控制器45的详细电路图。
反相器IV8使寄存器组地址EMRSA<0>反相，并且输出寄存器组地址EMRSAZ<0>。反相器IV9使寄存器组地址EMRSA<1>反相，并且输出寄存器组地址EMRSAZ<1>。反相器IV10使寄存器组地址EMRSA<2>反相，并且输出寄存器组地址EMRSAZ<2>。
NAND门ND4对寄存器组地址EMRSAZ<0>及寄存器组地址EMRSA<1>执行NAND运算。NAND门ND5对来自NAND门ND4的输出信号及寄存器组地址EMRSAZ<2>执行NAND运算。反相器IV11使来自NAND门ND5的输出信号反相，并且输出控制信号PASR_BK1。
NAND门ND6对寄存器组地址EMRSA<0>及寄存器组地址EMRSAZ<1>执行NAND运算。NAND门ND7对寄存器组地址EMRSAZ<2>及来自NAND门ND6的输出信号执行NAND运算。
NOR门NOR1对来自NAND门ND5和ND7的输出信号执行NOR运算，以输出控制信号PASR_BK23。
NAND门ND8对寄存器组地址EMRSA<0>、EMRSAZ<1>和EMRSA<2>执行NAND运算。NAND门ND9对寄存器组地址EMRSAZ<0>、EMRSA<1>和EMRSA<2>执行NAND运算。反相器IV12使来自NAND门ND8的输出信号反相，以输出控制信号PASR_BH。反相器IV13使来自NAND门ND9的输出信号反相，并且输出控制信号PASR_BQ。
现在说明PASR控制器45的操作。
由于在正常模式中不激活自更新信号SREF，所以寄存器组地址EMRSA<0:2>变成低电平(请参阅图10)。结果，控制信号PASR_BK1和PASR_BK23变成高电平，而控制信号PASR_BH和PASR_BQ变成低电平。
在自更新模式中，寄存器组地址EMRSA<2>表示使用EMRS命令输入的地址ADD<0:2>的电平。当输入EMRS命令时，控制信号的电平根据每个地址ADD<0>、ADD<1>和ADD<2>的状态而变化。
如图4所示，如果EMRS代码为“ALL BANKS”(所有存储体)，则控制信号PASR_BK1和PASR_BK23变成高电平，而控制信号PASR_BH和PASR_BQ变成低电平。
如果EMRS代码为“HALF ARRAY”(一半阵列)，则控制信号PASR_BK1变成高电平，而控制信号PASR_BK23、PASR_BH和PASR_BQ变成低电平。
如果EMRS代码为“QUARTER ARRAY”(四分之一阵列)，则控制信号PASR_BK1、PASR_BK23、PASR_BH和PASR_BQ变成低电平。
如果EMRS代码为“HALF of BANK”(半个存储体)，则控制信号PASR_BH变成高电平，而控制信号PASR_BK1、PASR_BK23和PASR_BQ变成低电平。
如果EMRS代码为“QUARTER OF BANK”(四分之一个存储体)，则控制信号PASR_BQ变成高电平，而控制信号PASR_BK1、PASR_BK23和PASR_BH变成低电平。
PASR控制器45选择性地输出用于识别存储体上的PASR类型的控制信号PASR_BH和PASR_BQ，和用于根据图4所示的预设EMRS代码来选择性地启动RAS发生器70～90的控制信号PASR_BK1和PASR_BK23。
图12是用于图解图6所示的更新控制器50的详细电路图。
NAND门ND10对内部地址I_ADD<n-2>及控制信号PASR_BH执行NAND运算。NOR门NOR2对内部地址I_ADD<n-2>及I_ADD<n-3>执行NOR运算。反相器IV14使来自NOR门NOR2的输出信号反相。NAND门ND11对来自反相器IV14的输出信号与控制信号PASR_BQ执行NAND运算。NAND门ND12对来自NAND门ND10及ND11的输出信号执行NAND运算。反相器IV15使来自NAND门ND12的输出信号反相。
NAND门ND13对自更新信号SREF及自更新请求信号SREF-REQ执行NAND运算。反相器IV16使来自NAND门ND13的输出信号反相。NOR门NOR3对自动更新信号AREF及来自反相器IV16的输出信号执行NOR运算。反相器IV17使来自NOR门NOR3的输出信号反相，以输出内部操作信号I_ACT。
NAND门ND14对来自反相器IV15和IV17的输出信号执行NAND运算。反相器IV18来自NAND门ND14的输出信号反相，以输出更新操作信号R_ACT。
图13是用于图解图6所示的RAS发生器60的详细电路图。
RAS发生器60包括电源电压VDD与接地GND之间串联的PMOS晶体管P1和P2以及NMOS晶体管N1和N2。这里，PMOS晶体管P1的栅极接收正常操作信号N_ACT，而PMOS晶体管P2的栅极接收更新操作信号R_ACT。
NMOS晶体管N1的栅极接收正常操作信号N_ACT，而NMOS晶体管N2的栅极接收存储体选择地址ADD_BK<0>。
NMOS晶体管N3和N4串联在PMOS晶体管P2和NMOS晶体管N1的命令漏极与接地GND之间。这里，NMOS晶体管N3的栅极接收更新操作信号R_ACT，而NMOS晶体管N4的栅极接收电源电压VDD。
反相器IV18使来自NMOS晶体管N1和N3的命令漏极的输出信号反相，并且输出用于启动存储体160的行有源信号ROW_ACT<0>。
图14是用于图解图6所示的RAS发生器70～90的详细电路图。
除了NMOS晶体管N4的栅极接收控制信号PASR_BK<j>(j＝1，23)外，RAS发生器70～90的配置与图13所示的RAS发生器60的配置相同。
在与RAS发生器70～90不同的RAS发生器60中，因为连接至电源电压VDD的NMOS晶体管N4的栅极不接收来自PASR解码器40的控制信号，所以总是选择存储体160，而不考虑更新模式中的PASR类型。
如果从外部输入表示EMRS的命令CMD，则命令解码器20启动方式寄存器组信号MREGSET。
PASR解码器40对方式寄存器组信号MREGSET及地址缓冲器10中缓冲的地址ADD<0:2>、ADD<n>和ADD<n-1>进行解码，并且根据EMRS代码输出控制信号。在输入其它EMRS代码之前，PASR解码器40中所锁存的信息维持在锁存状态。
在正常模式中，PASR解码器40启动控制信号PASR_BK1和PASR_BK23，以便启动RAS发生器70～90。
如果根据存储体选择地址ADD<n>与ADD<n-1>的状态启动RAS发生器60～90之一，则响应行有源信号ROW_ACT启动存储体160～190之一。行地址预解码器110通过对对应存储体的外部地址ADD<0:n-2>进行解码而产生行地址ROW_ADD<0:n-2>，从而启动所选存储体的对应字线。
如果从外部输入自更新命令SREFCMD，则通过命令解码器20启动表示自更新状态的自更新信号SREF。如果启动自更新信号SREF，则PASR解码器40对所锁存的PASR信息进行解码，以便将控制信号PASR_BK1、PASR_BK23、PASR_BH和PASR_BQ分别输出至RAS发生器70～90及更新控制器50。
当启动自更新信号SREF时，更新计数器30操作更新振荡器，以便以预定周期产生自更新请求信号SREF_REQ，并且将该信号输出至更新控制器50。
当启动自更新信号SREF时，响应自更新请求信号SREF_REQ，更新计数器50产生内部操作信号I_ACT，并响应PASR_BH和PASR_BQ以及内部地址I_ADD<n-2>和I_ADD<n-3>，产生更新操作信号R_ACT。
在自更新模式中，当EMRS代码为“ALL BANKS”(所有存储体)时，PASR解码器40输出高电平的控制信号PASR_BK1和PASR_BK23。结果，RAS发生器60～90维持在有源状态。行地址预解码器110接收来自内部地址计数器100的内部地址I_ADD<0:n-2>，并且输出该地址作为行地址ROW_ADD<0:n-2>，从而在所有存储体160～190中启动对应字线。
在自更新模式中，当EMRS代码为“HALF ARRAY”(一半阵列)时，PASR解码器40启动控制信号PASR_BK1，而不激活控制信号PASR_BK23。结果，只启动RAS发生器60和70。行地址预解码器110接收来自内部地址计数器100的内部地址I_ADD<0:n-2>，并且输出该地址作为行地址ROW_ADD<0:n-2>，从而启动存储体160和170中的对应字线。由于响应控制信号PASR_BK23不激活RAS发生器80和90，所以存储体180和190不进行操作。
在自更新模式中，当EMRS代码为“QUARTER ARRAY”(四分之一阵列)时，PASR解码器40不激活控制信号PASR_BK1和PASR_BK23。结果，只有RAS发生器60维持在有源状态。行地址预解码器110接收来自内部地址计数器100的内部地址I_ADD<0:n-2>，并且输出该地址作为行地址ROW_ADD<0:n-2>，从而启动存储体160中的对应字线。由于响应控制信号PASR_BK1和PASR_BK23不激活RAS发生器70～90，所以存储体170～190不进行操作。
图15是图解用于控制RAS发生器的控制信号的操作的时序图。
图15是在PASR操作期间，当EMRS代码为“HALF of BANK”(半个存储体)时，更新操作信号R_ACT及内部操作信号I_ACT根据内部地址I_ADD<n-2>的相位变化的状态。
如上文所述，如果在正常模式中输入有源命令ACT，则启动正常操作信号N_ACT，并且还启动控制信号PASR_BK1和PASR_BK23。结果，RAS发生器60～90变成有源状态。
接着，如果从外部输入自动更新命令AREFCMD，则命令解码器20将自动更新信号AREF输出至更新控制器50。接收自动更新信号AREF的更新控制器50启动更新操作信号R_ACT及内部操作信号I_ACT，并且将这些信号输出至RAS发生器60～90及内部地址计数器100。
这里，对“HALF of BANK”(半个存储体)的控制信号PASR_BH为低电平，并且不控制更新操作信号R_ACT。内部地址计数器100通过内部操作信号I_ACT的启动来执行计数操作。结果，在预设时间之后触发内部地址I_ADD<n-2>，并且转变成低电平。
如果当EMRS代码为“HALF of BANK”(半个存储体)时输入自更新命令SREFCMD，则启动PASR解码器40的控制信号PASR_BH，并且由于图4所示的EMRS代码为A2＝1、A1＝0和A0＝1，所以不激活控制信号PASR_BQ、PASR_BK1和PASR_BK23。结果，不激活RAS发生器70～90，并且存储体170～190不进行操作。
行地址预解码器110通过对内部地址计数器100中计数的内部地址I_ADD<0:n-2>进行解码，而产生行地址ROW_ADD<0:n-2>，从而启动存储体160中的对应字线。如果对存储体160的一半连续地启动字线并且完成自更新操作，则对存储体160的另一半，内部地址计数器100产生的内部地址I_ADD<n-2>变成高电平。
在内部地址I_ADD<n-2>变成高电平的时间间隔16期间，更新控制器50阻止将自更新请求信号SREF_REQ传输至更新操作信号R_ACT。结果，不激活更新操作信号R_ACT。如果不激活更新操作信号R_ACT，则也不激活RAS发生器60，并且存储体160不进行操作。结果，对存储体160的一半执行自更新操作。
然而，由于不通过图12所示的控制信号PASR_BH来控制更新控制器50所产生的内部操作信号I_ACT，所以响应自更新请求信号SREF_REQ产生内部操作信号I_ACT，而不需考虑PASR类型。结果，虽然不对存储体160中的另一半执行自更新操作，但是在预定更新率期间，内部地址计数器100对所有地址执行计数操作。
产生用于启动RAS发生器60～90的更新操作信号R_ACT，直到计数到预定内部地址。响应自更新请求信号SREF_REQ，对整个存储体160产生内部操作信号I_ACT。虽然在预定更新率期间对对应于存储体160的一半(“HALF of BANK”(半个存储体))的单元阵列执行更新操作，但是对存储体160的全部单元阵列计数。结果，虽然在对应的PASR操作完成之后执行自动更新操作，但是更新操作从存储体160的第一字线11开始。也就是说，以每64msec的更新率来更新每个字线。
在自更新操作期间，当EMRS代码为“QUARTER OF BANK”(四分之一个存储体)时，PASR代码为A2＝1、A1＝0和A0＝1。结果，启动PASR解码器40的控制信号PASR_BQ，而控制信号PASR_BH、PASR_BK1和PASR_BK23维持在不激活状态。接着，不激活RAS发生器70～90，并且存储体170～190不进行操作。
行地址预解码器110通过对内部地址计数器100中计数的内部地址I_ADD<0:n-2>进行解码，产生行地址ROW_ADD<0:n-2>，从而启动存储体160中的字线。如果对存储体160的四分之一连续地启动字线并且完成自更新操作，则对存储体160的接下来的四分之一，内部地址计数器100产生的内部地址I_ADD<n-3>变成高电平。
在内部地址I_ADD<n-3>变成高电平的时间间隔期间，更新控制器50阻止将自更新请求信号SREF_REQ传输至更新操作信号R_ACT。结果，不激活更新操作信号R_ACT。
在对应于存储体160的另一半的时间间隔期间，内部地址I_ADD<n-3>再次变成低电平。然而，由于内部地址I_ADD<n-2>变成高电平，就如同上文所述的“HALF of BANK”(半个存储体)，所以更新操作信号R_ACT继续维持在不激活状态。
如果存储体160的两位最高有效位(MSB)中至少一个变作高电平，则不激活更新操作信号R_ACT。然而，由于不通过内部地址I_ADD<n-2>和I_ADD<n-3>及控制信号PASR_BH和PASR_BQ来控制内部操作信号I_ACT，所以响应自更新请求信号SREF_REQ产生内部操作信号I_ACT，而不需考虑PASR类型。
虽然不对存储体160的其余三组四分之一个存储体执行更新操作，但是在预定更新率期间，对存储体160的所有地址计数。
如上文所述，当执行局部阵列自更新(半个存储体或四分之一个存储体)操作时，根据PASR类型执行自更新操作，直到计数到预定内部地址。然而，对全部内部地址执行内部地址计数。结果，可防止更新率误差。

Claims (13)

1.一种自更新装置包括：
内部地址计数器，用于响应内部操作信号，输出内部地址；
更新控制器，用于响应更新命令信号，输出具有预定周期的内部操作信号，并且在施加局部存储体更新信号以对存储体执行局部阵列自更新时，输出用于选择性地启动存储体的具有预定周期的更新操作信号；以及
行地址选通发生器，用于响应更新操作信号，选择性地启动存储体。
2.如权利要求1所述的装置，还包括：
命令解码器，用于对从外部输入的更新命令进行解码，并且用于输出更新命令信号及方式寄存器组信号；
更新计数器，用于响应更新命令信号中的自更新命令信号，输出具有对应于更新率的预定周期的信号。
局部阵列自更新解码器，用于响应方式寄存器组信号，解码并锁存扩展方式寄存器组代码，并且用于响应自更新命令信号，选择性地启动多个用于通过逻辑运算锁存的代码执行包括局部存储体更新信号的局部阵列自更新操作的控制信号；以及
行地址预解码器，用于将内部地址解码成行地址，并且用于输出行地址。
3.如权利要求1所述的装置，其中响应局部存储体更新信号，选择性地输出更新操作信号，并且在更新模式中响应具有预定周期的信号，输出内部操作信号，而不需考虑更新操作信号的输出。
4.如权利要求2所述的装置，其中从局部阵列自更新解码器输出的多个控制信号包括：第一控制信号，用于响应局部阵列更新类型，选择性地启动行地址选通发生器；以及第二控制信号和第三控制信号，用于识别局部存储体更新信号。
5.如权利要求4所述的装置，其中当启动第二控制信号时，更新控制器根据内部地址的最高有效位的状态来控制更新操作信号。
6.如权利要求4所述的装置，其中当启动第三控制信号时，更新控制器根据内部地址的第二高有效位的状态来控制更新操作信号。
7.如权利要求4所述的装置，其中局部阵列自更新解码器对所施加地址的3位最低有效位进行解码，并且选择性地输出第一控制信号、第二控制信号与第三控制信号之一。
8.如权利要求4所述的装置，其中行地址选通发生器包括：
第一行地址选通发生器，用于在更新模式中响应更新操作信号，选择性地启动存储体；以及
第二行地址选通发生器，用于在更新模式中响应第一控制信号及更新操作信号，选择性地启动其它存储体，以。
9.如权利要求2所述的装置，其中局部阵列自更新解码器包括：
扩展方式寄存器组解码器，用于响应方式寄存器组信号，对存储体选择地址进行解码，并且用于输出寄存器组控制信号；
多个地址锁存器，用于响应寄存器组控制信号，解码并锁存扩展方式寄存器组代码；以及
局部阵列自更新控制器，用于通过对所锁存的地址进行逻辑运算，以便选择性地输出第一控制信号、第二控制信号与第三控制信号之一。
10.一种用于对半导体存储器执行局部阵列自更新操作的自更新方法，
其中当对存储体执行局部阵列自更新操作时，在对应于更新率的预定周期内对存储体的内部地址连续计数，而不需考虑局部阵列自更新的类型，并且只有当内部地址计数到取决于局部阵列自更新类型的预定地址时，才启动存储体。
11.一种用于响应扩展方式寄存器组代码对半导体存储器执行局部阵列自更新操作的自更新方法，包括：
第一步骤，当施加对存储体的局部阵列自更新命令时，启动用于启动存储体更新操作信号和用于对内部地址计数的内部操作信号；
第二步骤，根据局部阵列自更新的类型来检查所计数的内部地址的特定位的状态变化；以及
第三步骤，在预定周期内连续启动内部操作信号，而不需考虑特定位的状态变化，并且在特定位的状态已变化时，不激活更新操作信号。
12.如权利要求11所述的方法，其中当对半个存储体执行自更新时，第二步骤检查内部地址的最高有效位的状态变化；而当对四分之一个存储体执行自更新时，第二步骤检查内部地址的第二高有效位的状态变化。
13.如权利要求12所述的方法，其中内部操作信号及更新操作信号都是具有对应于更新率的预定周期的脉冲信号。
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