CN1577624A - 能够降低有效模式下电流消耗的半导体存储装置 - Google Patents

Abstract

提供一种能够降低有效模式下电流消耗的半导体存储装置。该半导体存储装置包含一内部电压供应块及一内部电压控制块。该内部电压供应块响应一内部电压驱动使能信号被启动，并产生一用于半导体存储装置的内部操作中的内部电压，该内部电压控制块在该半导体存储装置进入有效操作周期后的预定周期期间及在一相对应于读/写操作的周期期间激活该内部电压驱动使能信号。

Description

能够降低有效模式下电流消耗的半导体存储装置

技术领域

本发明涉及一种半导体存储装置，且更具体地，涉及一种能够降低有效模式下电流消耗的半导体存储装置。

背景技术

一般地，电源电压(VDD)及接地电压(VSS)被供应至存储装置，且所述存储装置会产生内部操作所需的内部电压。

存储装置的内部操作所需的电压为用于存储器内核区域的内核电压(Vcore)、用于毗邻于该内核设置的外围电路中所使用的外围内部电压(Vperi)、用于驱动字线或用于过激励中的高电压(Vpp)，等等。

图1为一传统存储装置的框图，显示一产生存储装置的内部操作所用的内部电压的框图。

参阅图1，该传统存储装置包含一带隙参考电路10、第一基准电压产生电路21、第二基准电压产生电路22、内核电压产生电路31、外围内部电压产生电路32、高电压产生电路33、及内部电压控制器40。

该带隙参考电路10被配置为接收一外部电压Vext以产生一带隙基准电压Vbg。该第一基准电压产生电路21被配置为接收该带隙基准电压Vbg以产生一预定电压电平的第一基准电压Vref1，该第二基准电压产生电路22被配置为接收该带隙基准电压Vbg以产生一预定电压电平的第二基准电压Vref2。该内核电压产生电路31被配置为接收该第一基准电压Vref1以产生一用于一存储器内核区域中的内核电压Vcore。该内部电压产生电路32被配置为接收该第二基准电压Vref2以产生一使用于该存储器内核区域的外围区域中的内部电压Vperi。该高电压产生电路33被配置为检测高电压电平以产生一预定电平的高电压Vpp。该内部电压控制器40被配置为产生一内部电压驱动使能信号act_I，用于启动该内核电压产生电路31，该内部电压产生电路32及该高电压产生电路32。

图2为图1中所示的内部电压控制器40的框图。

参阅图2，该内部电压控制器40包含输入单元41，用于传递一有效信号ratv及一预充电信号rpcg；锁存单元42，用于锁存一自该输入单元41传输的信号，及输出单元43，响应一时钟使能信号cke被启动，以缓存及输出该锁存单元43的锁存信号。

图3为一波形，显示图1的存储装置的操作。

下文中，将参照图1至3说明现有半导体存储装置的操作。

首先，该带隙参考电路10接收外部电压Vext以产生维持一预定电平的带隙基准电压Vbg。典型地，外部电压的电平不稳定且是变动的，该带隙参考电路10作用以产生该带隙基准电压Vbg，该带隙基准电压Vbg一直维持一稳定电平而无视外部电压Vext的电平波动。

该第一基准电压产生电路21接收该带隙基准电压Vbg以产生第一基准电压Vref1，以及该第二基准电压产生电路22接收该带隙基准电压Vbg以产生该第二基准电压Vref2。该第一及第二基准电压Vref1及Vref2为通过将带隙基准电压Vbg调节一预定电压电平所提供的电压。该第一及第二基准电压Vref1及Vref2为用于产生内部操作所需的内部电压的标准。

该内核电压产生电路31响应该内部电压驱动使能信号act_I被启动，并使用该第一基准电压Vref1以产生使用于该存储器内核区域的内核电压Vcore。此外，该外围内部电压产生电路32响应于该内部电压驱动使能信号act_I被启动，并使用第二基准电压Vref2来产生一使用于该存储器内核区域的外围区域中的电压Vperi。

高电压产生电路33响应该内部电压驱动使能信号act_I被启动，并侦测高电压Vpp的电平以产生预定电平的高电压Vpp。该高电压Vpp为一维持比外部电压Vext更高电平的电压，该高电压用于驱动一字线或执行一过激励操作。

该内部电压控制器40响应一加电信号pwrup而启动，以产生内部电压驱动使能信号，用以使能该内核电压产生电路31，该外围内部电压产生电路32及该高电压产生电路33。

参阅图2，若存储装置处于有效状态中(指令信号中的/CAS及/WE被退激活至高电平，/CS及/RAS被激活至低电平)，该内部电压驱动使能信号act_I被激活至高电平以响应一以低电平的脉冲形式输入的有效信号rat。若存储装置处于一预充电状态中，则内部电压驱动使能信号act_I被退激活至低电平以响应以低电平脉冲形式所输入的预充电信号rpcg。进一步地，该内部电压驱动使能信号act_I是在时钟内部电压驱动使能信号cke被激活至高电平的状态下被输出的。

如图3中所示，输入低电平脉冲的有效信号rat意指该存储装置进入有效周期，输入低电平脉冲的预充电信号rpcg意指该存储装置进入预充电周期。

典型地，存储装置从预充电周期进入有效周期，然后接收读/写指令而进入读/写操作周期。在有效周期结束之后，该存储装置再进入预充电周期。

因此，该内核电压产生电路31、外围内部电压产生电路32及高电压产生电路33响应在有效周期及读/写操作周期期间被激活至高电平的内部电压驱动使能信号act_I被激活。然后，该内核电压产生电路31、外围内部电压产生电路32及高电压产生电路33将产生内核电压Vcore、外围电压Vperi及高电压Vpp于存储装置的内部电压。

然而，在存储装置进入有效周期且经过一预定时间的状态下，若并未输入读/写指令，也就是说，若在激活字线之后并未执行任何操作，则存在有一周期，此时诸如内核电压Vcore、外围电压Vperi及高电压Vpp的内部电压无需持续产生。这是因为诸如内核电压Vcore、外围电压Vperi及高电压Vpp的内部电压主要地使用于实际有效状态之后输入读/写指令及接着执行相对应的操作之时。

因此，若诸如内核电压Vcore、外围电压Vperi及高电压Vpp的内部电压在供应该内部电压及接着预充电周期开始之后才中断，将造成不必要的电流浪费。

发明内容

因此，本发明的主要目的在于提供一种半导体存储装置，其能够降低有效模式下的电流消耗。

根据本发明的一个方面，提供有一种半导体存储装置，包含：内部电压供应装置，其响应一内部电压驱动使能信号被激活，用于产生一使用于该半导体存储装置内部操作中的内部电压；以及一内部电压控制装置，用于在该半导体存储装置进入一有效操作周期后的一预定周期期间，及在一相对应于读/写操作周期期间激活该内部电压驱动使能信号。

附图说明

通过以下结合附图对本发明的优选实施例所做的描述，本发明的上述和其他目的和特征将变得更明显。其中：

图1为传统半导体存储装置的框图；

图2为示出图1的半导体存储装置的内部电压控制器的框图；

图3为示出图1的半导体存储装置的操作的波形；

图4为根据本发明的优选实施例的半导体存储装置的框图；

图5为示出图4的半导体存储装置的内部电压控制器的框图；

图6为图5中所示的有效时序控制单元的电路图；

图7为图5中所示的预充电时序控制单元的电路图；

图8为示出图5的半导体存储装置的操作的波形；以及

图9为根据本发明另一实施例的图4的内部电压控制单元的框图。

具体实施方式

以下将结合附图详细描述本发明的优选实施例。

图4为根据本发明优选实施例的半导体存储装置的框图。

参阅图4，根据本发明的半导体存储装置包含一内部电压供应块1000及一内部电压控制块400。该内部电压供应块1000响应于一内部电压驱动使能信号act_I被使能并供应该半导体存储装置的内部操作所使用的内部电压Vcore、Vperi及Vpp。该内部电压控制块400在该半导体存储装置进入一有效周期后的一预定周期期间及在一对应读/写操作的周期期间激活并输出该内部电压驱动使能信号act_i。此处，该预定周期为一能够保证在该半导体存储装置进入有效操作模式之后执行读或写操作的时间的周期。例如，若在该半导体存储装置进入有效操作模式之后执行读或写操作所需的时间为50纳秒(ns)，则预定周期将确保为50纳秒或更多秒。

此外，该内部电压供应块1000包含一内核电压产生电路310、一外围内部电压产生电路320、及一高电压产生电路330。

该内核电压产生电路310响应该内部电压驱动使能信号act_I被启动，及接收一第一基准电压Vref1，以产生该内核电压Vcore于一存储器内核区域。

该外围内部电压产生电路320响应该内部电压驱动使能信号act_I被启动，并接收一第二基准电压Vref2，以产生该外围内部电压Vperi于该存储器内核区域的一外围区域。

该高电压产生电路330响应该内部电压驱动使能信号act_I被使能，并产生该高电压Vpp，其电平比外部电源电压Vext的电平更高。

该内部电压供应块1000进一步包含一带隙参考电路100、一第一基准电压产生电路210、及一第二基准电压产生电路220。该带隙参考电路100输出一恒常电平的带隙基准电压Vbg而无关于外部电源电压Vext的改变。该第一基准电压产生电路210接收该带隙基准电压Vbg以产生该第一基准电压Vref1。该第二基准电压产生电路220接收该带隙基准电压Vbg以产生该第二基准电压Vref2。

图5为根据本发明一实施例的内部电压控制块400的框图。

参阅图5，该内部电压控制块400包含一有效时序控制单元410、一预充电时序控制单元420、一内部电压驱动控制单元430、及一输出单元440。

该有效时序控制单元410响应一有效信号ratv，在第一预定周期期间激活并输出第一输出信号act。此处，该有效信号ratv为一激活于有效操作模式中的信号。

该预充电时序控制单元420在一第二预定周期期间激活并输出一第二输出信号pcg，以响应一预充电信号rpcg。此处，该预充电信号rpcg为一激活于预充电操作模式中的信号。

该内部电压驱动控制单元430激活及输出一第三输出信号act2，以响应该第一及第二输出信号act及pcg，以及在一相对应于该读/写操作的周期期间激活并输出该第三输出信号act2。

该输出单元440响应于一激活的时钟使能信号cke被激活，并缓冲该第三输出信号act2，以输出该内部电压驱动使能信号act_i。

进一步地，该内部电压控制块400包含一NMOS晶体管，用于接收一供电信号pwrup以及将该内部电压驱动控制单元430的输出端固定于一接地电压VSS。

其中，该有效时序控制单元410响应该有效信号ratv激活该第一输出信号act的第一周期被设定为大于一最小时间，在所述最小时间内，可在半导体存储装置进入有效周期之后执行对应于读或写指令的操作。换言之，其意指该满足半导体存储装置中的″tRAS″的最小时间。″tRAS″为其中在该半导体存储装置进入有效周期之后激活预充电信号的最小时间。例如，若″tRAS″为50纳秒，则在进入有效周期至少50纳秒之后激活并输入该预充电信号。若在进入有效周期之后输入读/写指令，则相对应的操作在50纳秒之内执行。

该内部电压驱动控制单元430包含：一反相器I6，用于反相该第一输出信号act；一反相器I7，用于反相在相对应于读/写操作周期期间所激活的驱动信号cast；一反相器I8，用于反相该第二输出信号pcg；以及一NAND(与非)门ND2，其被配置为接收反相器I6、I7及I8的输出而输出该第三输出信号act2。

该输出单元440包含一NAND门ND2，其被配置为接收时钟使能信号cke，及一反相器I9，用于反相该NAND门ND2的输出而产生内部电压驱动使能信号act_i。

图6为图5中所示的有效时序控制单元410的电路图。

参阅图6，该有效时序控制单元410包含：两个反相器I10及I11，彼此串联连接，用于缓冲有效信号ratv；一延迟单元411，用于在第一周期期间延迟该反相器I11的输出；以及一NAND门ND3，其被配置为接收该反相器I11的输出及该延迟单元411的输出而输出该第一输出信号act。

图7为图5中所示的预充电时序控制单元420的电路图。

参阅图7，该预充电时序控制单元420包含：两个反相器I12及I13，彼此串联连接，用于缓冲预充电信号rpcg；一延迟单元421，用于在第二周期期间延迟该反相器I13的输出；以及一NAND门ND4，其被配置为接收该反相器I13的输出及该延迟单元421的输出而输出该第二输出信号pcg。

图8为描绘图5的半导体存储装置的操作的波形。下文中，将参照第4至8图详细地描述根据本发明实施例的半导体存储装置的操作。

首先，该带隙参考电路100接收外部电压Vext以及产生维持一恒常电平的带隙基准电压Vbg。

然后，第一基准电压产生电路210接收该带隙基准电压Vbg以产生第一基准电压Vref1，以及第二基准电压产生电路220接收该带隙基准电压Vbg以产生第二基准电压Vref2。该第一及第二基准电压Vref1及Vref2为通过调整该带隙基准电压Vbg一预定的电压电平而提供的电压。该第一及第二基准电压Vref1及Vref2为用于产生内部操作所需的内部电压的标准。

该内核电压产生电路310利用该第一基准电压Vref1来产生存储器内核区域中所使用的内核电压Vcore。此外，该外围内部电压产生电路320利用该第二基准电压Vref2来产生该存储器内核区域的外围区域中所使用的电压Vperi。该高电压产生电路330侦测该高电压Vpp以产生一恒常电平的高电压Vpp。

同时，该内部电压控制块400响应供电信号pwrup被启动，并产生内部电压驱动使能信号act_i，以用于使能该内核电压产生电路310、该外围内部电压产生电路320、及该高电压产生电路330。

若输入有效指令至半导体存储装置时，则该内部电压控制块400的有效时序控制单元410利用有效信号ratv来产生第一输出信号act，该第一输出信号act在第一周期期间被激活至一高电平。此处，该有效信号ratv为一当半导体存储装置处于有效状态时以低电平脉冲形式输入的信号。

该内部电压驱动控制单元410缓冲该第一输出信号act以产生第三输出信号act2。该输出单元440在该时钟使能信号cke处于一高电平的状态下缓冲该第三输出信号act2，并在第一周期期间输出一高电平的内部电压驱动使能信号act_i。

因此，该内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330在第一周期期间被启动，且分别产生内核电压Vcore、外围电压Vperi及高电压Vpp于该半导体存储装置的各个部件。

然后，在第一周期之后，退激活该内部电压驱动使能信号act_i至一低电平，因而在下一周期″x″期间使该内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330禁止使用。因此，在内核电压产生电路310、外围内部电压产生电路320中并没有电流消耗，且该高电压产生电路330并不会消耗电流。

此处，第一周期大于最小时间就足够了。如上述，″tRAS″为其中该预充电信号在有效模式之后被激活的最小时间。换言之，其意指其中在有效模式之后输入读或写指令且接着执行相对应的操作的最小时间。

在进入有效模式之后输入读/写指令且执行对应操作的目的是进行正常的读/写操作。若即使在第一周期之后仍未输入读/写指令，则将使该内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330禁止，以使在其中不会产生电流消耗。

换言之，诸如内核电压Vcore、外围内部电压及高电压Vpp的内部电压不再使用于其中未输入读/写指令的周期″x″期间，即使是在有效模式中。

接着，若在有效周期期间输入读/写指令时，则执行对应的操作。此时，诸如内核电压Vcore、外围内部电压320及高电压Vpp的内部电压是必要的。因此，将再次使能该内核电压产生电路310、外围内部电压产生电路320以及高电压产生电路330。

内部电压控制块400在其中驱动信号rast被激活至高电平的周期期间被使能且输出内部电压驱动使能信号act_i。此处，该驱动信号rast为一在有效模式期间输入读或写指令且接着执行相对应操作时被激活的信号。

接着，若驱动信号rast退激活时，该内部电压驱动使能信号act_i将退激活，使得该内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330禁止(图8的周期″y″)。

若输入低电平的激活的预充电信号rpcg，则预充电时序控制单元420将激活且在第二周期期间输出第二输出信号pcg。

该内部电压驱动控制单元430将缓冲该第二输出信号pcg以输出第三输出信号act2。在该时钟内部电压驱动使能信号cke被激活至高电平的状态下，内部电压控制块400的输出单元440将缓冲第三输出信号act2以产生内部电压驱动使能信号act_i。

因此，该内部电压驱动使能信号act_i会在其中预充电周期起始的预定周期期间，亦即，在第二周期期间被激活。所以，该内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330将被使能而分别输出内核电压Vcore、外围内部电压Vperi及高电压Vpp。

此处，为了防止内部电压的电平在各个块在预充电周期起始的时刻改变为预充电电压时暂时波动，通过在第二周期期间激活该内核电压产生电路310、外围内部电压产生电路320、及高电压产生电路330来施加该内部电压。

因此，在第二周期期间的内部电压驱动使能信号act_I的激活并非总是必须的，而是用于在预充电周期期间稳定维护预充电电压。

在根据本发明的半导体存储装置中，内核电压产生电路310、外围内部电压产生电路320及高电压产生电路330被激活以产生内部电压，同时在有效周期期间执行与实际读/写指令对应的操作，由此可减少有效周期中所使用的电流消耗。

此时，该存储装置的有效状态为所述指令信号中的/CAS及/WE被退激活至高电平，且所述指令信号中的/CS及/RAS被激活至低电平的状态。

在其中未执行读/写操作的有效周期期间所消耗的电流称为″ICC3n″，而在预充电周期期间所消耗的电流则称为″ICC2n″。根据传统的存储装置，″ICC3n″远大于″ICC2n″。相反，根据本发明，″ICC2n″与″ICC3n″在周期″x″(参阅图8)期间彼此相等，因而大大地减少了驱动电流，在所述周期″x″期间，即使在有效周期期间也并未施加内部电压。

图9为根据本发明另一实施例的内部电压控制块400的框图。

参阅图9，该内部电压驱动控制单元430包含一NOR(或非)门NOR2，用以接收第一输出信号act，在相对应于该读/写操作的周期期间所激活的驱动信号cast、及第二输出信号pcg，并产生第三输出信号act2。

进一步地，该内部电压控制块的输出单元440包含一NOR门NOR3，用于接收第三输出信号act2及反相的时钟使能信号以产生内部电压驱动使能信号。虽然图5和图9的内部电压控制块具有不同的结构，但其操作彼此相同。因此，将省略其有关的详细说明。

如上所述，根据本发明的半导体存储装置可明显地降低操作电流，因而减少整个功率消耗。

尽管已结合特殊实施例对本发明进行了说明，但是对本专业技术人员来说，很明显在不脱离权利要求中限定的本发明的精神和范围的情况下，可以进行各种不同的变化和修正。

Claims (12)

1.一种半导体存储装置，包含：

内部电压供应装置，其响应一内部电压驱动使能信号被启动，产生一在该半导体存储装置的内部操作中使用的内部电压；以及

内部电压控制装置，用于在该半导体存储装置进入一有效操作模式后的预定周期期间，及在一对应于读/写操作的周期期间激活该内部电压驱动使能信号。

2.如权利要求1所述的半导体存储装置，其中，所述预定周期为一确保在该半导体存储装置进入该有效操作模式后执行该读或写操作的时间的周期。

3.如权利要求1所述的半导体存储装置，其中，所述内部电压供应装置包含：

内核电压产生电路，其响应该内部电压驱动使能信号被启动，用于接收第一基准电压以产生一内核电压于一存储器内核区域；

外围内部电压产生电路，其响应该内部电压驱动使能信号被启动，用于接收第二基准电压以产生一外围内部电压于该存储器内核区域的外围区域；以及

高电压产生电路，其响应该内部电压驱动使能信号被启动，用于产生一高电压，所述高电压的电平高于一外部电源电压的电平。

4.如权利要求3所述的半导体存储装置，其中，所述内部电压供应装置进一步包含：

带隙参考电路，用于与该外部电源电压的改变无关地输出一电平恒定的带隙基准电压；

第一基准电压产生电路，用于接收所述带隙基准电压以产生第一基准电压；以及

第二基准电压产生电路，用于接收该带隙基准电压以产生第二基准电压。

5.如权利要求1所述的半导体存储装置，其中，所述内部电压控制装置包含：

有效时序控制单元，用于响应在该有效操作模式激活的有效信号，在第一预定周期期间激活并输出一第一输出信号；

预充电时序控制单元，用于响应在一预充电操作模式激活的预充电信号在第二预定周期期间激活并输出一第二输出信号；

内部电压驱动控制单元，用于响应该第一或第二输出信号激活并输出一第三输出信号及用于在一对应于该读/写操作的周期期间激活并输出该第三输出信号；以及

输出单元，其响应一激活的时钟使能信号被启动，用于缓冲该第三输出信号以输出该内部电压驱动使能信号。

6.如权利要求5所述的半导体存储装置，其中，所述有效时序控制单元响应所述有效信号激活所述第一输出信号的第一周期被设定为大于一最小时间，在所述最小时间内，在该半导体存储装置进入该有效操作周期之后执行所述对应于所述读或写指令的操作。

7.如权利要求5所述的半导体存储装置，其中，所述有效时序控制单元包含：

第一缓冲器，用于缓冲所述有效信号；

第一延迟单元，用于在所述第一周期期间延迟所述第一缓冲器的输出；以及

第一与非门，用以接收该第一缓冲器的输出及该第一延迟单元的输出，以输出该第一输出信号。

8.如权利要求7所述的半导体存储装置，其中，所述预充电时序控制单元包含：

第二缓冲器，用于缓冲该预充电信号；

第二延迟单元，用于在该第二周期期间延迟该第二缓冲器的输出；以及

第二与非门，用以接收该第二缓冲器的输出及该第二延迟单元的输出，以输出该第二输出信号。

9.如权利要求8所述的半导体存储装置，其中，所述内部电压驱动控制单元包含：

第一反相器，用于反相该第一输出信号；

第二反相器，用于反相在对应于该读/写操作的周期期间所激活的驱动信号；

第三反相器，用于反相该第二输出信号的输出；以及

第三与非门，用以接收该第一至第三反相器的输出，以输出该第三输出信号。

10.如权利要求9所述的半导体存储装置，其中，所述输出单元包含：

第四与非门，用以接收该时钟内部电压驱动使能信号及该第三输出信号；以及

第四反相器，用于反相该第四与非门的输出，以输出该使能信号。

11.如权利要求8所述的半导体存储装置，其中，所述内部电压驱动控制单元包含一或非门，用于接收该第一输出信号、在对应于该读/写操作的周期期间所激活的驱动信号及所述第二输出信号，以产生所述第三输出信号。

12.如权利要求11所述的半导体存储装置，其中，所述输出单元包含第二或非门，用于接收所述第三输出信号及一反相的时钟内部电压驱动使能信号，以输出所述内部电压驱动使能信号。

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