KR100607161B1 - 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법과 이를 이용한 멀티 뱅크형 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법과 이를 이용한 멀티 뱅크형 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법에 관한 것으로서, 특히 본 발명의 장치는 적어도 하나의 어레이 내부전압 발생회로를 복수의 뱅크들이 공유하는 반도체 메모리장치에 있어서, 각 뱅크들을 각각 활성화시키기 위하여 소정 주기로 발생되는 액티브 커멘드에 응답하여 마스터 클럭신호를 발생하는 마스터 클럭 발생장치와, 마스터 클럭신호에 응답하여 상기 입력된 마스터 클럭신호의 최초 클럭신호에 응답하여 인에이블되고, 연속적으로 입력되는 다음 클럭신호들의 선단에서 지연동작을 리세트하고 클러신호의 종단에서 다시 새로이 지연동작을 시작하고, 최종 클럭신호에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 어레이 내부전압 인에이블신호를 발생하는 어레이 내부전압 인에이블신호 발생장치를 포함한다. 따라서, 본 발명에서는 마스터 클럭신호의 주기에 관계없이 어레이 내부전압 인에이블신호의 펄스폭을 지연특성의 설정에 의해 자유로이 설정할 수 있으므로 안정적인 어레이 내부전압의 확보와 데이터의 충분한 리스토어와 안정적인 이퀄라이즈 동작이 가능하다.

Description

반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법과 이를 이용한 멀티 뱅크형 반도체 메모리 장치{CIRCUIT AND METHOD FOR CONTROLLING ARRAY INTERNAL VOLTAGE OF SEMICONDUCTION MEMORY APPARATUS AND MULTI-BANK TYPE SEMICONDUCTOR MEMORY APPARATUS}
도 1은 일반적인 멀티뱅크형 디램의 메모리 셀 어레이의 구조를 나타낸 도면.
도 2는 일반적인 어레이 내부전압 발생장치의 회로도.
도 3은 종래의 어레이 내부전압 제어회로의 액티브 마스터 펄스 발생장치를 나타낸 도면.
도 4는 종래의 어레이 내부전압 제어회로의 인에이블신호 발생장치를 나타낸 도면.
도 5는 도 4의 펄스발생기의 회로구성을 나타낸 도면.
도 6은 도 5의 지연기의 회로구성을 나타낸 회로도.
도 7은 도 5의 펄스 발생기의 각 부 동작을 설명하기 위한 타이밍도.
도 8은 종래의 어레이 내부전압 제어에 대한 타이밍도.
도 9는 본 발명에 의한 어레이 내부전압 제어회로의 액티브 마스터 펄스의 발생장치를 나타낸 도면.
도 10은 본 발명에 의한 어레이 내부전압 제어회로의 인에이블신호 발생장치를 나타낸 도면.
도 11은 도 10의 펄스발생기의 회로구성을 나타낸 도면.
도 12는 도 11의 지연기의 회로구성을 나타낸 도면.
도 13은 도 11의 펄스발생기의 동작을 설명하기 위한 타이밍도.
도 14는 본 발명에 의한 어레이 내부전압 제어에 대한 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 멀티뱅크블럭 12 : 뱅크
20 : 어레이 내부전압 발생회로 30 : 전원라인
40 : 어레이 내부전압 제어회로 42, 54, 56 : 펄스 발생기
44 ; 카운터 46, 48 : 버퍼
50, 52 : 래치 58 : OR 게이트
60 : 버퍼 지연기 70, 74 : 펄스발생기
72, 76 ; 출력버퍼 74a : 입력부
74b : 제 1 신호 발생기 74c : 제 2 신호 발생기
74d ; 출력부 80 : 버퍼 지연기
82 : 제어 버퍼 지연기 DL1, DL2, DL3 : 지연기
본 발명은 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법에 관한 것으로서, 특히 하나의 내부전압 발생회로로부터 복수의 뱅크들에 내부전압을 공급하는 멀티뱅크형 메모리장치에 있어서, 내부전압 발생회로의 동작을 제어하는 인에이블 신호의 발생에 관한 것이다.
반도체 메모리 장치에 있어서, 특히 DRAM 구조에서는 로우 어드레스 활성화 과정, 컬럼 어드레스 선택 및 데이터 라인 입출력 과정으로 나누어져 동작을 하는 것이 일반적이다.
특히, 로우 어드레스 활성화 시간이 길기 때문에 일반적으로 로우 어드레스가 활성화 되어 있는 상태에서 컬럼 어드레스를 바꾸면서 데이터를 입출력함으로써 스피드 업을 꾀하는 페이지 모드 방식을 채용하고 있다. 페이지 모드 방식에 따라 로우 어드레스 활성화를 각각 독립적인 구역으로 설정한 뱅크 개념이 메모리 셀 어레이 구조에 도입되고 가능한 뱅크 수를 많게 하여 다량의 데이터 입출력과정에서 스피드 업을 하는 것이 고속 메모리 설계의 추세이다.
이러한 멀티 뱅크구조의 동작에서는 고주파 어레이 활성화에 따른 전력 노이즈가 취약해지기 쉽고 이는 뱅크 수가 많을수록 더욱 더 취약해지게 된다.
더불어, 대부분의 디램 메모리 구조에서는 셀 리프레쉬 특성의 안정화와 전류 감소 측면에서 어레이 내부전압 발생회로를 구비하게 된다.
도 1은 일반적인 멀티뱅크형 반도체 메모리 장치의 메모리 셀 어레이 구조를 나타낸다. 도 1에서 4개의 멀티뱅크블럭들(10)과 4개의 어레이 내부전압 발생회로들(20)은 내부전압(VCCA)이 인가되는 전원라인(30)으로 공통으로 연결되어 있다. 4 개의 어레이 내부전압 발생회로들(20)은 어레이 내부전압 제어회로(40)의 출력신호(PVCCAE)가 공통으로 인가되도록 연결되어 있다. 각 멀티뱅크블럭에는 8개의 뱅크들(12)을 포함하고 이들 뱅크들(12)은 하나의 어레이 내부전압 발생회로로부터 공통으로 어레이 내부전압(VCCA)을 제공받는다.
도 2는 어레이 내부전압 발생회로의 구체적인 회로 구조를 나타낸다. 어레이 내부전압 발생회로는 어레이 기준전압(VREFA)과 어레이 내부전압(VCCA)을 차동 증폭기(U1)를 통하여 비교하고 그 비교결과로 PMOS트랜지스터(PM1)를 구동하여 출력전압을 제공한다. 차동 증폭기(U1)는 게이트에 인에이블신호(PVCCAE)가 인가되는 NMOS 트랜지스터(NM1)에 의해 인에이블된다.
이와 같이 뱅크수가 많은 경우 어레이 내부전압 발생회로를 각 뱅크별로 구비하기에는 어레이 내부전압 발생회로가 지속적으로 소비하는 대기전류성분이 너무 커지게 되므로 불가능하고, 따라서, 복수의 뱅크들이 하나의 어레이 내부전압 발생회로를 공유하게 됨으로써 서로 독립적인 인접 뱅크의 위치가 물리적으로 가깝기 때문에 전원 노이즈 간섭은 뱅크수가 많으면 많을수록 커질 수밖에 없다.
또한, 이러한 멀티뱅크 구조에서는 각 뱅크별로 액티브 마스터 클럭을 별도로 구비하기에는 뱅크수가 많기 때문에 비효율적이므로 펄스 발생으로 그때 그때의 마스터 클럭을 발생시킨다. 이때 액티브 커멘드(CMDi)와 엑티브 커멘드(CMDj) 사이의 시간(tRRD)이 작기 때문에 마스터 클럭은 엑티브 커멘드의 주기 내로 국한될 수밖에 없고, 이렇게 제한된 마스터 펄스로 어레이 내부전압 발생회로를 제어하는 데에는 그 구간이 짧다.
도 3은 종래의 어레이 내부전압 제어회로의 액티브 마스터 펄스 발생장치를 나타낸다. 액티브 마스터 펄스 발생장치는 액티브 커멘드(CMD)를 입력하여 마스터 클럭신호(PRD)를 발생하는 펄스발생기(42)와 액티브 커멘드(CMD)를 카운트하는 카운터(44)와, 카운터(44)의 출력에 응답하여 짝수 번째 마스터 클럭신호(PRD_E)를 출력하는 버퍼(46) 및 래치(50)와, 홀수 번째 마스터 클럭신호(PRD_O)를 출력하는 버퍼(48) 및 래치(52)를 포함한다.
도 4는 종래의 어레이 내부전압 제어회로의 인에이블신호 발생장치를 나타낸다. 인에이블신호 발생장치는 짝수 번째 마스터 클럭신호를 입력하여 제 1 제어신호(VCCAP_E)를 발생하는 펄스발생기(54)와 홀수 번째 마스터 클럭신호를 입력하여 제 2 제어신호(VCCAP_O)를 발생하는 펄스발생기(56)와 제 1 및 제 2 제어신호를 논리합하여 인에이블신호(PVCCAE)를 출력하는 OR게이트(58)를 포함한다. 즉, 종래에는 카운터를 이용하여 홀수 번째와 짝수 번째의 액티브 커멘드를 구분하여 주기를 배가시키고 배가된 펄스를 머지하여 어레이 내부전압 발생회로를 제어하게 된다.
도 5는 도 4의 펄스발생기의 회로구성을 나타낸다. 펄스발생기(54 or 56)는 지연기(DL1, DL2), PMOS 트랜지스터(PM2, PM3), NMOS 트랜지스터(NM2), 인버터(G1~G6, G8), NAND 게이트(G7)를 포함한다. 도 6은 도 5의 지연기의 구성을 나타낸다. 지연기(DL1 or DL2)는 입력신호의 상승엣지를 소정 시간 지연시키는 지연특성을 가진 복수의 버퍼 지연기(60)를 종속 연결하여 구성한다. 버퍼 지연기(60)는 인버터(G9, G10), 캐패시터(C1, C2), 저항(R1, R2)을 포함한다.
도 7을 참조하면, 펄스발생기(54, or 56)에서는 초기에 노드(N3)의 입력허용 상태, 즉 로우상태에 의해 PRD의 선단, 즉 상승엣지가 지연기(DL1)의 지연시간만큼 지연되어 노드(N1)에 나타나게 된다. N1의 상승천이는 지연기(DL2)를 통하여 (tPW)만큼 지연되어 노드(N2)에 나타난다. N2의 하강천이는 게이트(G6)를 통하여 노드(N3)에 전달되고 이에 N3이 입력차단상태, 즉 하이상태가 되므로 N1이 로우상태로 천이하게 된다. N1의 하강천이는 상승천이에 비하여 짧은 지연특성으로 N2에 나탄나게 된다. 따라서, 제어신호(VCCAP)는 지연기(DL2)의 하강천이 지연특성으로 제한된 펄스폭을 가진다.
도 8을 참조하면, 펄스발생기의 제 1 지연기(DL1)는 한정된 펄스를 효율적으로 사용하기 위하여 활성화 신호(PVCCAE)의 인에이블을 비트라인 센싱이 시작되는 시점에 맞추기 위한 것이고, 제 2 지연기(DL2)는 제어신호(VCCAP)의 펄스폭을 결정하는 지연회로이다. 실제 펄스폭(tPW)은 다음 펄스 발생을 위한 리세트타임(tPR)이 필요하므로 tRRD*2 보다도 작은 값을 가지게 된다.
이와 같이 제어신호의 한정된 펄스폭에는 몇 가지 문제점을 가지고 있다.
첫째, 어레이 내부전압 발생회로의 인에이블시점이 최초클럭의 선단에서 일정한 시간 지연된 다음에 인에이블되므로 실제 어레이 내부전압 발생회로의 응답시간을 감안하면 초기 전류소모에 의한 어레이 전원라인 레벨 딥(Dip)을 발생회로가 적절히 대응하지 못하는 문제점이 있다.
둘째, 마지막 액티브 커멘드에 의한 비트라인 센싱 후의 데이터 "1"의 하이레벨 차지 업을 펄스폭 내에서 처리하기에는 다소 부족하다. 이렇게 되면 메모리 셀에 차지 업이 부족하여 리프레쉬가 취약해지고 비트라인(BL) 및 비트라인바(BLB) 의 등화레벨이 다운되어 다음 사이클의 전하분배마진이 부족한 단점을 가진다.
고속화 메모리 추세에 감안하면 액티브 사이클(tRRD)은 점점 작아지면서 펄스폭도 점점 작은 값으로 설계할 수밖에 없으므로 상술한 문제점들이 더욱 더 취약해진다. 펄스폭을 증가시키기 위하여 4배, 8배로 증가시키게 되면 회로의 레이아웃이 증가하고 제어방법도 복잡해지므로 근본적인 해결책은 아니다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 액티브 사이클에 관계없이 인에이블신호의 펄스폭을 지연특성의 설정에 의해 자유로이 설정할 수 있으므로 안정적인 어레이 내부전압의 확보와 데이터의 충분한 리스토어와 안정적인 이퀄라이즈 동작이 가능한 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 이를 이용한 멀티 뱅크형 반도체 메모리 장치를 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 적어도 하나의 어레이 내부전압 발생회로를 복수의 뱅크들이 공유하는 반도체 메모리장치에 있어서, 각 뱅크들을 각각 활성화시키기 위하여 소정 주기로 발생되는 액티브 커멘드에 응답하여 마스터 클럭신호를 발생하는 마스터 클럭 발생장치와, 마스터 클럭신호에 응답하여 상기 입력된 마스터 클럭신호의 최초 클럭신호에 응답하여 인에이블되고, 연속적으로 입력되는 다음 클럭신호들의 선단에서 지연동작을 리세트하고 클러신호 의 종단에서 다시 새로이 지연동작을 시작하고, 최종 클럭신호에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 어레이 내부전압 인에이블신호를 발생하는 어레이 내부전압 인에이블신호 발생장치를 구비한 것을 특징으로 한다.
어레이 내부전압 인에이블신호 발생장치는 복수의 뱅크들을 각각 활성화시키기 위하여 소정 주기(tRRD)로 연속적으로 발생되는 일련의 마스터 클럭신호열을 입력하는 입력부와, 입력된 마스터 클럭신호열의 최초 클럭신호의 선단에 응답하여 인에이블되고, 최종 클럭신호의 종단에 응답하여 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 출력제어신호를 발생하는 제 1 신호발생기와, 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되고, 출력제어신호의 종단에 응답하여 입력수단에 입력된 입력신호를 받아들이기 위해 디스에이블되는 상태유지신호를 발생하는 제 2 신호발생기와, 상태유지신호를 반전시켜 어레이 내부전압 발생회로의 인에이블을 제어하는 인에이블신호를 출력하는 출력수단을 포함한다.
본 발명의 제어방법은 복수의 멀티 뱅크의 활성화를 위하여 소정 주기의 마스터 클럭신호를 연속적으로 발생하는 단계와, 마스터 클럭신호의 최초 클럭신호의 선단에 응답하여 인에이블되는 출력제어신호를 발생하는 단계와, 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되는 상태유지신호를 발생하고, 종단의 지연동작을 시작하는 단계와, 상태유지신호를 반전시켜 어레이 내부전압 발생회로의 인에이블신호를 인에이블시키는 단계와, 연속적으로 입력되는 다음 클럭신호들의 매 선단에서 지연동작을 리세트하고 매 종단에서 다시 새로이 지연동작을 시작하는 단계와, 최종 클럭신호의 지연동작에 의해 설정된 지연시간 경과시에는 상기 출력제어신호를 디스에이블시키는 단계와, 출력제어신호의 디스에이블 동작에 연동하여 상기 상태유지제어신호 및 인에이블신호를 디스에이블시키는 단계를 구비하는 것을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위하여 멀티뱅크형 반도체 메모리 장치는 복수의 뱅크들을 각각 포함하는 복수의 뱅크블럭들과, 복수의 뱅크들을 각각 활성화시키기 위하여 소정 주기(tRRD)로 연속적으로 발생되는 일련의 마스터 클럭신호열에 응답하여 상기 입력된 마스터 클럭신호열의 최초 클럭신호의 종단에 응답하여 인에이블되고, 연속적으로 입력되는 다음 클럭신호들의 선단에서 지연동작을 리세트하고 클러신호의 종단에서 다시 새로이 지연동작을 시작하고, 최종 클럭신호의 종단에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 어레이 내부전압 인에이블신호를 발생하는 어레이 내부전압 제어회로와, 각 뱅크블럭들에 대응하여 각각 마련되고, 각 뱅크블럭내의 복수의 뱅크들에 공통적으로 내부전압을 제공하기 위하여 상기 어레이 내부전압 인에이블신호에 응답하여 동작되는 복수의 어레이 내부전압 발생회로들을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 9는 본 발명에 의한 어레이 내부전압 제어회로의 액티브 마스터 펄스의 발생장치를 나타내고, 도 10은 본 발명에 의한 어레이 내부전압 제어회로의 인에이 블신호 발생장치를 나타낸다.
도면을 참조하면, 본 발명의 어레이 내부전압 제어회로는 액티브 마스터 펄스 발생장치와, 어레이 내부전압 인에이블신호 발생장치를 포함하고, 액티브 마스터펄스 발생장치는 액티브 커멘드(CMD)를 입력하여 마스터 펄스를 발생하는 펄스발생기(70)와 마스터 펄스를 버퍼링하여 마스터 클럭신호(PRD)를 출력하는 출력버퍼(72)를 포함한다. 어레이 내부전압 인에이블신호 발생장치는 마스터 클럭신호(PRD)를 입력하여 제어신호(VCCAP)를 발생하는 펄스발생기(74)와 제어신호(VCCAP)를 입력하여 인에이블신호(PVCCAE)를 출력하는 출력버퍼(76)를 포함한다.
도 11은 어레이 내부전압 인에이블신호 발생장치의 펄스발생기(74)의 회로구성을 나타내고, 도 12는 도 11의 지연기의 회로구성을 나타낸다.
도면을 참조하면, 펄스발생기(74)는 입력부(74a), 제 1 신호발생기(74b), 제 2 신호발생기(74c), 출력부(74d)를 포함한다. 입력부(74a)는 마스터 클럭신호(PRD)를 인버터(G11)로 입력하여 노드(N1)에 반전된 마스터 클럭신호(/PRD)를 출력한다.
제 1 신호발생기(74b)는 지연기(DL3) 및 NAND 게이트(G16)를 포함한다. 지연기(DL3)는 반전된 마스터 클럭신호(/PRD)를 입력하여 하강엣지에서 지연동작이 리세트되고, 상승엣지에서 지연동작이 시작되어 액티브 사이클(tRRD)보다 긴 펄스폭(tPW)을 가진 지연신호를 출력한다.
도 12를 참조하면, 지연기(DL3)는 반전된 마스터 클럭신호의 상승엣지를 소정 시간 지연시키는 버퍼 지연기(80)와, 버퍼 지연기(80)의 출력과 지연기(DL3)의 출력단 사이에 종속적으로 연결되고, 반전된 마스터 클럭신호열의 매 클럭신호의 하강엣지에서 리세트되고 전단에서 제공된 지연신호의 상승엣지를 소정 시간 지연시키는 복수의 제어 버퍼 지연기들(82)을 포함한다. 버퍼 지연기(80)는 인버터(G17, G18), 캐패시터(C3, C4), 저항(R3, R4)을 포함한다. 따라서, 캐패시터(C3)의 충전타임은 빠르고 방전타임은 저항(R3)을 통하여 방전되므로 느리게 되고, 캐패시터(C4) 및 저항(R4)을 통하여 느린 충전타임이 이루어지므로 전체적으로 입력신호의 하강엣지에서는 출력이 빠르게 응답하지만, 입력신호의 상승엣지에서는 출력이 느리게 응답하게 된다.
제어 버퍼 지연기(82)는 NAND 게이트(G19), 인버터(G20), 캐패시터(C5, C6), 저항(R5, R6)을 포함한다. 제어 버퍼 지연기(82)는 NAND 게이트(G19)의 일측 입력에 연결된 노드(N1)에 인가되는 신호의 하강엣지에서 지연동작이 리세트되고 상승엣지에서 타측 입력에 인가되는 신호상태에 따라 지연동작을 다시 시작하게 된다.
따라서, 노드(N2)에 나타나는 제 1 신호발생기(74b)의 출력제어신호는 도 13에 도시한 바와 같이, 최초 마스터 클럭신호의 선단에 응답하여 인에이블되고, 최종 마스터 클럭신호의 종단으로부터 지연동작이 진행되어 설정된 지연특성이 지난 다음에 디스에이블되게 된다.
제 2 신호 발생기(74c)는 상태유지신호에 응답하여 입력된 마스터 클럭신호를 스위칭하기 위한 전송게이트(TG1) 및 인버터(G12)와, 입력된 신호를 래치하기 위하여 래치를 구성하는 인버터(G13, G14)와, 래치된 신호와 출력제어신호를 조합하여 상기 상태유지신호를 출력하는 NAND 게이트(G17)를 포함한다.
즉, 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되고, 상기 출력제어신호의 종단에 응답하여 상기 입력수단에 입력된 입력신호를 받아들이기 위해 디스에이블되는 도 13의 상태유지신호를 노드(N4)에 발생한다.
출력부(74d)는 인버터(G15)로 구성되어 상태유지신호를 반전시켜 상기 어레이 내부전압 발생회로의 인에이블을 제어하는 도 13의 인에이블신호(VCCAP)를 출력한다.
도 14를 참조하면, 본 발명의 멀티뱅크형 반도체 메모리 장치는 페이지 모드에서 멀티뱅크의 각 뱅크들을 액티브 사이클(tRRD)로 활성화시키기 위하여 액티브 커멘드(CMD)를 연속적으로 발생한다. 연속적으로 발생된 액티브 커멘드는 마스터 클럭발생기를 통하여 마스터 클럭신호(PRD)로 발생된다. 마스터 클럭신호는 인에이블신호 발생장치에 인가되어 최초 클럭신호의 종단에 응답하여 제어신호(VCCAP)를 인에이블시키면 이에 인에이블신호(PVCCAE)가 인에이블되어 어레이 내부전압(VCCA)이 발생되어 제 1 뱅크의 내부전압으로 제공되기 시작한다. 이와 같이, 마스터 클럭신호의 종단에서 내부전압 발생회로가 인에이블되는 시점이 되므로 가능한 한 빠른 시간에 인에이블시키므로 비트라인 센싱이 시작되는 시점에서 초기 Dip 문제가 개선되게 된다.
이어서, 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되는 상태유지신호를 발생하고, 클럭신호 종단의 지연동작을 시작한다.
연속적으로 입력되는 다음 클럭신호들의 매 선단에서 지연동작을 리세트하고 매 종단에서 다시 새로이 지연동작을 시작한다.
최종 클럭신호의 지연동작에 의해 설정된 지연시간 경과시에는 출력제어신호를 디스에이블시키고, 출력제어신호의 디스에이블 동작에 연동하여 상태유지제어신호 및 어레이 내부전압 인에이블신호를 디스에이블시킨다. 여기서, 어레이 내부전압 인에이블신호의 디스에이블되는 시점을 최종 액티브 커멘드(ACTj)에 대응하는 프리차지 커멘드(PREj)를 충분히 포함하도록 설정하는 것이 바람직하다.
따라서, 액티브 사이클 내로 제어신호의 펄스폭이 한정될 필요가 없으므로 지연기의 지연특성을 메모리 셀의 데이터가 충분히 자기 레벨을 확보할 수 있을 때까지 설정할 수 있다.
그러므로, 본 발명에 의한 어레이 내부전압 발생회로의 제어방법은 안정적인 어레이 내부전압 획보와 데이터의 충분한 리스토아 및 다음 사이클에서 마진을 확보할 수 있는 안정적인 이퀄라이즈 동작이 가능하고 고속 메모리에 유용한 방법이다.
이상, 설명한 바와 같이, 본 발명에서는 어레이 내부전압 인에이블 시작시점을 가능한 가장 빠르게 설정할 수 있어서 초기 레벨 딥문제를 개선할 수 있고, 마스터 클럭신호의 주기에 관계없이 어레이 내부전압 인에이블신호의 펄스폭을 지연특성의 설정에 의해 자유로이 설정할 수 있으므로 안정적인 어레이 내부전압의 확보와 데이터의 충분한 리스토어와 안정적인 이퀄라이즈 동작이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 적어도 하나의 어레이 내부전압 발생회로를 복수의 뱅크들이 공유하는 반도체 메모리장치에 있어서,
    상기 각 뱅크들을 각각 활성화시키기 위하여 소정 주기로 발생되는 액티브 커멘드에 응답하여 마스터 클럭신호를 발생하는 마스터 클럭 발생장치; 및
    상기 마스터 클럭신호에 응답하여 상기 입력된 마스터 클럭신호의 최초 클럭신호에 응답하여 인에이블되고, 연속적으로 입력되는 다음 클럭신호들의 선단에서 지연동작을 리세트하고 클럭신호의 종단에서 다시 새로이 지연동작을 시작하고, 최종 클럭신호에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 어레이 내부전압 인에이블신호를 발생하는 어레이 내부전압 인에이블신호 발생장치를 구비한 것을 특징으로 하는 반도체 메모리장치의 어레이 내부전압 제어회로.
  2. 제 1 항에 있어서, 상기 어레이 내부전압 인에이블신호 발생장치는
    상기 마스터 클럭신호를 입력하는 입력수단;
    상기 입력된 마스터 클럭신호의 최초 클럭신호의 선단에 응답하여 인에이블되고, 최종 클럭신호의 종단에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 출력제어신호를 발생하는 제 1 신호발생기;
    상기 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되고, 상기 출력제어신호의 종단에 응답하여 상기 입력수단에 입력된 입력신호를 받아들이기 위해 디스에이블되는 상태유지신호를 발생하는 제 2 신호발생기; 및
    상기 상태유지신호를 반전시켜 어레이 내부전압 발생회로의 인에이블을 제어하는 어레이 내부전압 인에이블신호를 출력하는 출력수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어회로.
  3. 제 2 항에 있어서, 상기 제 1 신호 발생기는
    상기 입력수단에 입력된 마스터 클럭신호열의 매 클럭신호의 선단에 응답하여 리세트되고 종단에 응답하여 지연동작을 진행하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 특성을 가지는 지연기; 및
    상기 지연기의 출력신호와 상기 입력수단에 입력된 마스터 클럭신호열을 조합하여 상기 출력제어신호를 발생하는 조합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어회로.
  4. 제 3 항에 있어서, 상기 지연기는
    상기 입력수단에 입력된 마스터 클럭신호의 종단을 소정 시간 지연시키는 제 1 지연기;
    상기 제 1 지연기의 출력과 상기 조합수단의 사이에 직렬로 연결되고, 상기 입력수단에 입력된 마스터 클럭신호열의 매 클럭신호의 선단에서 리세트되고 상기 제1 지연기의 출력 신호를 상기 소정 시간 지연시키는 복수의 제 2 지연기들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어회로.
  5. 제 4 항에 있어서, 상기 제 2 지연기는
    풀다운 경로에 저항을 포함하고, 상기 지연신호와 마스터 클럭신호를 조합하는 낸드 게이트;
    상기 낸드 게이트의 출력과 접지 사이에 연결된 제 1 캐패시터;
    풀업경로에 저항을 포함하고, 상기 낸드 게이트의 출력을 반전시키는 인버터; 및
    전원단자와 상기 인버터 출력 사이에 연결된 제 2 캐패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어회로.
  6. 제 2 항에 있어서, 상기 제 2 신호 발생기는
    상기 입력수단의 출력단에 연결되고, 상기 상태유지신호에 응답하여 입력된 마스터 클럭신호를 스위칭하기 위한 스위칭부;
    상기 스위칭부를 통해 입력된 신호를 래치하기 위한 래치부;
    상기 래치된 신호와 상기 출력제어신호를 조합하여 상기 상태유지신호를 출력하는 낸드 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어회로.
  7. 복수의 뱅크들을 각각 포함하는 복수의 뱅크블럭들;
    상기 복수의 뱅크들을 각각 활성화시키기 위하여 소정 주기(tRRD)로 연속적으로 발생되는 일련의 마스터 클럭신호열에 응답하여 상기 입력된 마스터 클럭신호열의 최초 클럭신호에 응답하여 인에이블되고, 연속적으로 입력되는 다음 클럭신호들의 선단에서 지연동작을 리세트하고 클럭신호의 종단에서 다시 새로이 지연동작을 시작하고, 최종 클럭신호에 응답하여 상기 소정 주기(tRRD)보다 긴 지연시간(tPW) 이후에 디스에이블되는 어레이 내부전압 인에이블신호를 발생하는 어레이 내부전압 제어회로; 및
    상기 각 뱅크블럭들에 대응하여 각각 마련되고, 각 뱅크블럭내의 복수의 뱅크들에 공통적으로 내부전압을 제공하기 위하여 상기 어레이 내부전압 인에이블신호에 응답하여 데이터의 안정적인 리스토어 및 이퀄라이즈 동작을 충분히 보장하는 시점 이후로 상기 인에이블신호가 디스에이블되도록 설정되어 동작되는 복수의 어레이 내부전압 발생회로들을 구비한 것을 특징으로 하는 멀티 뱅크형 반도체 메모리 장치.
  8. 삭제
  9. 복수의 멀티 뱅크의 활성화를 위하여 소정 주기의 마스터 클럭신호를 연속적으로 발생하는 단계;
    상기 마스터 클럭신호의 최초 클럭신호의 선단에 응답하여 인에이블되는 출력제어신호를 발생하는 단계;
    상기 최초 클럭신호의 종단에 응답하여 다음 클럭신호들의 입력을 차단하기 위해 인에이블되는 상태유지신호를 발생하고, 종단의 지연동작을 시작하는 단계;
    상기 상태유지신호를 반전시켜 어레이 내부전압 인에이블신호를 인에이블시키는 단계;
    연속적으로 입력되는 다음 클럭신호들의 매 선단에서 지연동작을 리세트하고 매 종단에서 다시 새로이 지연동작을 시작하는 단계;
    최종 클럭신호의 지연동작에 의해 설정된 지연시간 경과시에는 상기 출력제어신호를 디스에이블시키는 단계;
    상기 출력제어신호의 디스에이블 동작에 연동하여 상태유지제어신호를 디스에이블시키고 데이터의 안정적인 리스토어 및 이퀄라이즈 동작을 충분히 보장하는 시점 이후에 어레이 내부전압 인에이블신호를 디스에이블시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 어레이 내부전압 제어방법.
  10. 삭제
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