KR101239682B1 - 내부전압생성회로 및 반도체 집적회로 - Google Patents

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Abstract

내부전압생성회로는 제1 내지 제4 뱅크에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 인에이블펄스를 생성하는 내부전압제어부; 및 상기 인에이블펄스에 응답하여 내부전압을 생성하여 제1 내지 제4 뱅크에 공급하는 내부전압생성부를 포함한다.

Description

내부전압생성회로 및 반도체 집적회로{INTERNAL VOLTAGE GENEATION CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 다수의 뱅크를 포함하는 반도체 집적회로에 적용할 수 있는 내부전압생성회로에 관한 것이다.
통상적으로 반도체 집적회로는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 집적회로의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
여기서, 코어전압(VCORE)은 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(VPP)은 외부로부터 입력되는 전원전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에, 고전압(VPP)과 백바이어스전압(VBB)을 공급하기 위해서는 각각 고전압(VPP)과 백바이어스전압(VBB)을 위해 전하를 공급하는 전하펌프회로가 필요하다.
한편, 반도체 집적회로의 집적도가 증가함에 따라 반도체 집적회로에 다수이 뱅크(BANK)들이 포함되며, 리드동작 또는 라이트동작 등을 수행하는 뱅크에만 내부전압이 공급된다. 따라서, 반도체 집적회로에는 대응되는 뱅크들에 내부전압을 공급할 수 있도록 다수의 내부전압생성회로들이 구비된다.
도 1은 종래기술에 따른 내부전압생성회로의 동작을 보여주는 타이밍도이다.
도 1을 참고하면 반도체 집적회로에 포함된 제1 뱅크(미도시) 및 제2 뱅크(미도시)에 내부전압을 공급하는 내부전압생성회로의 동작을 확인할 수 있다. 도 1에 도시된 바와 같이, 제1 뱅크(미도시) 및 제2 뱅크(미도시)에 대한 리드동작 또는 라이트동작 등이 순차적으로 수행되는 경우 내부전압생성회로는 제1 뱅크액티브신호(RACT<1>)에 동기하여 로직하이레벨로 인에이블되는 인에이블펄스(ENP)를 입력받아 활성화되어 제1 및 제2 뱅크에 내부전압을 공급한다. 이후, 제1 및 제2 뱅크에 대한 리드동작 또는 라이트동작 등이 모두 종료되어 제1 뱅크액티브신호(RACT<1>) 및 제2 뱅크액티브신호(RACT<2>)가 모두 로직로우레벨인 경우 내부전압생성회로는 로직로우레벨로 디스에이블되는 인에이블펄스(ENP)를 입력받아 비활성화되어 제1 및 제2 뱅크에 내부전압의 공급을 중단한다. 여기서, 제1 뱅크액티브신호(RACT<1>)는 제1 뱅크에 대한 리드동작 또는 라이트동작 등이 수행되는 경우 로직하이레벨로 인에이블되고, 제2 뱅크액티브신호(RACT<2>)는 제2 뱅크에 대한 리드동작 또는 라이트동작 등이 수행되는 경우 로직하이레벨로 인에이블된다.
그런데, 반도체 집적회로의 집적도 증가에 따라 뱅크들의 수가 증가함에 ㄸ따라 내부전압생성회로들의 활성화여부를 제어하는 제어신호의 수가 크게 증가하고 있다. 즉, 16개 이상의 뱅크(BANK)들이 포함된 DDR4 이상의 반도체 집적회로는 8개 이하의 뱅크들이 포함된 반도체 집적회로에 비해 2배 이상의 내부전압생성회로들이 구비되어야 하고, 내부전압생성회로들을 제어하기 위한 제어신호의 수도 2배 이상 증가한다.
한편, 라이트동작은 라이트 드라이버를 구동시키고 로컬입출력라인을 구동하기 위해 내부전압의 소모가 리드동작에 비해 많다. 그럼에도, 종래의 내부전압생성회로에서는 리드동작과 라이트동작을 구분하지 않고, 동일한 구간동안 내부전압생성회로를 활성화시켜 내부전압을 공급한다. 따라서, 라이트동작에서는 내부전압이 충분히 공급되지 못하고, 리드동작에서는 불필요하게 많은 내부전압이 공급되는 현상이 발생할 수 있다.
본 발명은 다수의 뱅크를 그룹핑하여 내부전압의 구동을 조절함으로써 제어신호의 수를 감소시키고, 내부전압 소모에 따라 내부전압의 공급구간을 조절할 수 있도록 한 내부전압생성회로를 개시한다.
이를 위해 본 발명은 제1 및 제2 뱅크그룹; 상기 제1 뱅크그룹에 포함된 뱅크에 대한 제1 리드동작 또는 제1 라이트동작이 수행되는 경우 인에이블되는 제1 인에이블펄스를 생성하는 제1 내부전압제어부와, 상기 제1 인에이블펄스에 응답하여 제1 내부전압을 생성하여 상기 제1 뱅크그룹에 공급하는 제1 내부전압생성부를 포함하는 제1 내부전압생성회로를 포함하되, 상기 제1 인에이블펄스의 인에이블구간은 상기 제1 리드동작보다 상기 제1 라이트동작에서 더 길게 설정되는 반도체 집적회로를 제공한다.
또한, 본 발명은 제1 내지 제4 뱅크에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 인에이블펄스를 생성하는 내부전압제어부; 및 상기 인에이블펄스에 응답하여 내부전압을 생성하여 제1 내지 제4 뱅크에 공급하는 내부전압생성부를 포함하되, 상기 인에이블펄스의 인에이블구간은 상기 리드동작보다 상기 라이트동작에서 더 길게 설정되는 내부전압생성회로를 제공한다.
도 1은 종래기술에 따른 내부전압생성회로의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 집적회로에 포함된 제1 내부전압제어부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제1 내부전압제어부에 포함된 그룹액티브신호생성부의 일 실시예에 따른 회로도이다.
도 5는 도 3에 도시된 제1 내부전압제어부에 포함된 제1 및 제2 펄스폭조절부의 일 실시예에 따른 회로도이다.
도 6은 도 3에 도시된 제1 내부전압제어부에 포함된 선택출력부의 일 실시예에 따른 회로도이다.
도 7은 도 3에 도시된 제1 내부전압제어부에 포함된 지연버스트신호출력부의 일 실시예에 따른 회로도이다.
도 8은 도 3에 도시된 제1 내부전압제어부에 포함된 인에이블펄스출력부의 일 실시예에 따른 회로도이다.
도 9는 도 3에 도시된 제1 내부전압제어부의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 집적회로는 제1 내지 제4 뱅크(BANK1~BANK4)로 구성된 제1 뱅크그룹(BG1)에 제1 내부전압(VCORE1)을 공급하는 제1 내부전압생성회로(1)와, 제5 내지 제8 뱅크(BANK5~BANK8)로 구성된 제2 뱅크그룹(BG2)에 제2 내부전압(VCORE2)을 공급하는 제2 내부전압생성회로(2)와, 제9 내지 제12 뱅크(BANK9~BANK12)로 구성된 제3 뱅크그룹(BG3)에 제3 내부전압(VCORE3)을 공급하는 제3 내부전압생성회로(3)와, 제13 내지 제16 뱅크(BANK13~BANK16)로 구성된 제4 뱅크그룹(BG4)에 제4 내부전압(VCORE4)을 공급하는 제4 내부전압생성회로(4)를 포함한다.
제1 내부전압생성회로(1)는 제1 뱅크그룹(BG1)에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 제1 인에이블펄스(ENP1)를 생성하는 제1 내부전압제어부(11)와, 제1 인에이블펄스(ENP1)의 인에이블구간에서 제1 내부전압(VCORE1)을 생성하여 제1 뱅크그룹(BG1)에 공급하는 제1 내부전압생성부(12)로 구성된다. 제2 내부전압생성회로(2)는 제2 뱅크그룹(BG2)에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 제2 인에이블펄스(ENP2)를 생성하는 제2 내부전압제어부(21) 및 제2 인에이블펄스(ENP2)의 인에이블구간에서 제2 내부전압(VCORE2)을 생성하여 제2 뱅크그룹(BG2)에 공급하는 제2 내부전압생성부(22)로 구성된다. 제3 내부전압생성회로(3)는 제3 뱅크그룹(BG3)에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 제3 인에이블펄스(ENP3)를 생성하는 제3 내부전압제어부(31)와, 제3 인에이블펄스(ENP3)의 인에이블구간에서 제3 내부전압(VCORE3)을 생성하여 제3 뱅크그룹(BG3)에 공급하는 제3 내부전압생성부(32)로 구성된다. 제4 내부전압생성회로(4)는 제4 뱅크그룹(BG4)에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 제4 인에이블펄스(ENP4)를 생성하는 제4 내부전압제어부(41) 및 제4 인에이블펄스(ENP4)의 인에이블구간에서 제4 내부전압(VCORE4)을 생성하여 제4 뱅크그룹(BG4)에 공급하는 제4 내부전압생성부(42)로 구성된다. 제1 내지 제4 내부전압생성회로(1~4)는 제1 내지 제4 뱅크그룹(BG1~BG4)에 각각 제1 내지 제4 내부전압(VCORE1~VCORE4)을 공급하는 점을 제외하고는 유사한 점이 많다. 따라서, 이하에서는 제1 내부전압생성회로(1)에 포함된 제1 내부전압제어부(11) 및 제1 내부전압생성부(12)의 구성 및 동작을 중심으로 살펴본다.
도 3을 참고하면 제1 내부전압제어부(11)는 그룹신호생성부(110), 버스트신호생성부(120), 버스트신호생성부(120) 및 인에이블펄스생성부(130)를 포함한다. 그룹신호생성부(110)는 펄스신호생성부(111), 그룹펄스신호생성부(112) 및 그룹액티브신호생성부(113)를 포함한다. 지연버스트신호생성부(120)는 제1 구간조절부(121), 제2 구간조절부(122), 선택출력부(123) 및 지연버스트신호출력부(124)를 포함한다.
펄스신호생성부(111)는 제1 뱅크액티브신호(RACT<1>)의 인에이블시점에 동기하여 생성되는 제1 펄스신호(PUL<1>)를 생성하고, 제2 뱅크액티브신호(RACT<2>)의 인에이블시점에 동기하여 생성되는 제2 펄스신호(PUL<2>)를 생성하며, 제3 뱅크액티브신호(RACT<3>)의 인에이블시점에 동기하여 생성되는 제3 펄스신호(PUL<3>)를 생성하고, 제4 뱅크액티브신호(RACT<4>)의 인에이블시점에 동기하여 생성되는 제4 펄스신호(PUL<4>)를 생성한다. 제1 뱅크액티브신호(RACT<1>)는 제1 뱅크(BANK1)에 대한 리드동작 또는 라이트동작을 수행하기 위해 로직하이레벨로 인에이블되고, 제2 뱅크액티브신호(RACT<2>)는 제2 뱅크(BANK2)에 대한 리드동작 또는 라이트동작을 수행하기 위해 로직하이레벨로 인에이블되며, 제3 뱅크액티브신호(RACT<3>)는 제3 뱅크(BANK3)에 대한 리드동작 또는 라이트동작을 수행하기 위해 로직하이레벨로 인에이블되고, 제4 뱅크액티브신호(RACT<4>)는 제4 뱅크(BANK4)에 대한 리드동작 또는 라이트동작을 수행하기 위해 로직하이레벨로 인에이블된다.
그룹펄스신호생성부(112)는 제1 내지 제4 펄스신호(PUL<1:4>)를 입력받아 그룹펄스신호(PULBG)를 생성한다. 그룹펄스신호(PULBG)는 제1 내지 제4 펄스신호(PUL<1:4>) 중 적어도 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되고, 제1 내지 제4 펄스신호(PUL<1:4>)가 모두 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블된다.
그룹액티브신호생성부(113)는, 도 4에 도시된 바와 같이, 그룹펄스신호(PULBG)를 제1 지연구간만큼 지연시키는 제1 지연부(1130)와, 그룹펄스신호(PULBG)와 제1 지연부(1130)의 출력신호를 입력받아 논리합 연산을 수행하여 그룹액티브신호(ACTBG)를 생성하는 오아게이트(OR11)를 포함한다. 그룹액티브신호(ACTBG)는 그룹펄스신호(PULBG)보다 제1 지연구간만큼 인에이블구간이 길게 형성된다. 그룹액티브신호(ACTBG)의 인에이블구간은 제1 내지 제4 뱅크액티브신호(RACT<1:4>)의 인에이블구간이 포함하도록 설정된다.
이와 같은 구성에 의해 그룹신호생성부(110)는 제1 내지 제4 펄스신호(PUL<1:4>)에 의해 인에이블구간이 설정되는 그룹펄스신호(PULBG)와, 제1 내지 제4 뱅크액티브신호(RACT<1:4>)가 인에이블되는 구간에서 로직하이레벨로 인에이블되는 그룹액티브신호(ACTBG)를 생성한다.
제1 구간조절부(121)는, 도 5에 도시된 바와 같이, 버스트신호(YBST)를 입력받아 제2 지연구간만큼 지연시키는 제2 지연부(1210)와, 버스트신호(YBST)와 제2 지연부(1210)의 출력신호를 입력받아 논리합 연산을 수행하여 제1 구간신호(SECT1)를 생성하는 오아게이트(OR12)를 포함한다. 제1 구간신호(SECT1)는 버스트신호(YBST)보다 제2 지연구간만큼 인에이블구간이 길게 형성된다. 버스트신호(YBST)는 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크(BANK)에 대한 리드동작 또는 라이트동작이 수행되는 경우 컬럼동작을 위해 커맨드간의 최소간격(tCCD)을 갖고 생성되는 펄스신호이다.
제2 구간조절부(122)는, 도 5에 도시된 바와 같이, 제1 구간신호(SECT1)를 입력받아 제3 지연구간만큼 지연시키는 제3 지연부(1220)와, 제1 구간신호(SECT1)와 제3 지연부(1220)의 출력신호를 입력받아 논리합 연산을 수행하여 제2 구간신호(SECT2)를 생성하는 오아게이트(OR13)를 포함한다. 제2 구간신호(SECT2)는 제1 구간신호(SECT1)보다 제3 지연구간만큼 인에이블구간이 길게 형성된다.
선택출력부(123)는, 도 6에 도시된 바와 같이, 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크(BANK)에 대한 라이트동작이 수행되는 경우 로직하이레벨로 인에이블되는 라이트신호(WTS)에 응답하여 턴온되어 제1 구간신호(SECT1)를 버스트선택신호(YBST_SEL)로 전달하는 제1 전달게이트(T11)와, 라이트신호(WTS)에 응답하여 턴온되어 제2 구간신호(SECT2)를 버스트선택신호(YBST_SEL)로 전달하는 제2 전달게이트(T12)를 포함한다. 버스트선택신호(YBST_SEL)는 제1 뱅크그룹(BG1)에 대한 라이트동작이 수행되는 경우 제2 구간신호(SECT2)를 버스트선택신호(YBST_SEL)로 전달하고, 제1 뱅크그룹(BG1)에 대한 리드동작이 수행되는 경우에는 제1 구간신호(SECT1)를 버스트선택신호(YBST_SEL)로 전달한다.
지연버스트신호출력부(124)는, 도 7에 도시된 바와 같이, 그룹액티브신호(ACTBG) 및 버스트선택신호(YBST_SEL)를 입력받아 논리곱 연산을 수행하여 지연버스트신호(YBSTDLY)를 출력하는 앤드게이트(AND11)로 구성된다. 지연버스트신호출력부(124)는 그룹액티브신호(ACTBG)가 로직하이레벨인 구간에서 버스트선택신호(YBST_SEL)를 지연버스트신호(YBSTDLY)로 전달한다.
이와 같은 구성에 의해 지연버스트신호생성부(120)는 제1 뱅크그룹(BG1)에 대한 라이트동작이 수행되는 경우 제2 구간신호(SECT2)를 지연버스트신호(YBSTDLY)로 출력하고, 제1 뱅크그룹(BG1)에 대한 리드동작이 수행되는 경우에는 제1 구간신호(SECT1)를 지연버스트신호(YBSTDLY)로 출력한다.
인에이블펄스생성부(130)는, 도 8에 도시된 바와 같이, 그룹펄스신호(PULBG)와 지연버스트신호(YBSTDLY)를 입력받아 논리합 연산을 수행하여 제1 인에이블펄스(ENP1)를 생성하는 오아게이트(OR14)로 구성된다. 제1 인에이블펄스(ENP1)는 그룹펄스신호(PULBG) 및 지연버스트신호(YBSTDLY) 중 적어도 하나의 신호가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블된다.
이상 살펴본 구성을 갖는 제1 내부전압제어부(11)의 동작을 도 9을 참고하여 살펴보되, 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크(BANK1~BANK4)에 대한 리드동작 또는 라이트동작이 순차적으로 수행되는 경우를 살펴보면 다음과 같다.
우선, 제1 내지 제4 뱅크(BANK1~BANK4)에 대한 리드동작 또는 라이트동작이 순차적으로 수행되면 제1 내지 제4 뱅크액티브신호(RACT<1:4>)가 순차적으로 로직하이레벨로 인에이블된다.
다음으로, 펄스신호생성부(111)는 제1 뱅크액티브신호(RACT<1>)의 인에이블시점에 동기하여 생성되는 제1 펄스신호(PUL<1>)를 생성하고, 제2 뱅크액티브신호(RACT<2>)의 인에이블시점에 동기하여 생성되는 제2 펄스신호(PUL<2>)를 생성하며, 제3 뱅크액티브신호(RACT<3>)의 인에이블시점에 동기하여 생성되는 제3 펄스신호(PUL<3>)를 생성하고, 제4 뱅크액티브신호(RACT<4>)의 인에이블시점에 동기하여 생성되는 제4 펄스신호(PUL<4>)를 생성한다.
다음으로, 그룹펄스신호생성부(112)는 제1 내지 제4 펄스신호(PUL<1:4>) 중 적어도 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되고, 제1 내지 제4 펄스신호(PUL<1:4>)가 모두 로직로우레벨로 디스에이블되는 경우 로직로우레벨로 디스에이블되는 그룹펄스신호(PULBG)를 생성한다.
다음으로, 그룹액티브신호생성부(113)는 그룹펄스신호(PULBG)의 인에이블구간보다 제1 지연부(1130)의 제1 지연구간(TD1)만큼 길게 형성되는 인에이블구간을 갖는 그룹액티브신호(ACTBG)를 생성한다.
다음으로, 지연버스트신호출력부(124)는 버스트신호(YBST) 및 그룹액티브신호(ACTBG)를 입력받아 지연버스트신호(YBSTDLY)를 생성한다. 지연버스트신호(YBSTDLY)의 인에이블구간은 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크(BANK1~BANK4)에 라이트동작이 수행될 때 리드동작이 수행될 때보다 길게 형성된다. 이하, 지연버스트신호(YBSTDLY)의 생성동작을 제1 뱅크그룹(BG1)에 포함된 제1 내지 제4 뱅크(BANK1~BANK4)에 라이트동작이 수행되는 경우와 리드동작이 수행되는 경우로 나누어 살펴본다.
제1 뱅크그룹(BG1)에 대한 리드동작이 수행되는 경우 지연버스트신호(YBSTDLY)의 인에이블구간은 버스트신호(YBST)의 펄스폭(PW)보다 제2 지연부(1210)의 제2 지연구간(TD2)만큼 길게 형성된다. 이는 리드동작 시 디스에이블되는 라이트신호(WTS)에 의해 제1 구간신호(SECT1)가 버스트선택신호(YBST_SEL)로 전달되고, 버스트선택신호(YBST_SEL)는 그룹액티브신호(ACTBG)가 로직하이레벨인 구간에서 지연버스트신호(YBSTDLY)로 전달되기 때문이다.
한편, 제1 뱅크그룹(BG1)에 대한 라이트동작이 수행되는 경우 지연버스트신호(YBSTDLY)의 인에이블구간은 버스트신호(YBST)의 펄스폭(PW)보다 제2 지연부(1210)의 제2 지연구간(TD2)과 제3 지연부(1220)의 제3 지연구간(TD3)만큼 길게 형성된다. 이는 라이트동작 시 인에이블되는 라이트신호(WTS)에 의해 제2 구간신호(SECT2)가 버스트선택신호(YBST_SEL)로 전달되고, 버스트선택신호(YBST_SEL)는 그룹액티브신호(ACTBG)가 로직하이레벨인 구간에서 지연버스트신호(YBSTDLY)로 전달되기 때문이다.
다음으로, 인에이블펄스생성부(130)는 그룹펄스신호(PULBG) 및 지연버스트신호(YBSTDLY) 중 적어도 하나의 신호가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 인에이블펄스(ENP1)를 생성한다. 따라서, 제1 인에이블펄스(ENP1)의 인에이블구간은 그룹펄스신호(PULBG)가 로직하이레벨로 인에이블되는 시점부터 지연버스트신호(YBSTDLY)가 로직로우레벨로 디스에이블되는 시점까지로 형성된다.
이상 살펴본 제1 내부전압제어부(11)는 제1 뱅크그룹(BG1)에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 제1 인에이블펄스(ENP1)를 생성한다. 이때, 제1 인에이블펄스(ENP1)의 인에이블구간은 제1 뱅크그룹(BG1)에 대한 라이트동작이 수행될 때 리드동작이 수행될 때보다 길게 형성된다. 따라서, 제1 내부전압생성부(12)는 제1 뱅크그룹(BG1)에 대한 라이트동작이 수행되는 경우 리드동작이 수행될 때보다 더 긴 구간동안 제1 내부전압(VCORE1)을 생성하여 제1 뱅크그룹(BG1)에 공급한다.
이와 같이, 본 실시예의 내부전압생성회로는 반도체 집적회로에 포함된 4개의 뱅크를 1개의 그룹으로 그룹핑하여 내부전압 공급에 필요한 제어신호의 수를 감소시키고 있다. 또한, 본 실시예의 내부전압생성회로는 리드동작에 비해 라이트동작에서 내부전압을 공급하는 구간을 길게 설정함으로써, 전류소모가 많은 라이트 동작에서 내부전압을 충분히 공급하고, 리드동작의 경우에는 불필요하게 많은 내부전압이 공급되는 것을 방지하고 있다.
BG1~BG4: 제 1 내지 제4 뱅크그룹
1: 제1 내부전압생성회로 11: 제1 내부전압제어부
12: 제1 내부전압생성부 2: 제2 내부전압생성회로
21: 제2 내부전압제어부 22: 제2 내부전압생성부
3: 제3 내부전압생성회로 31: 제3 내부전압제어부
32: 제3 내부전압생성부 4: 제4 내부전압생성회로
41: 제4 내부전압제어부 42: 제4 내부전압생성부
110: 그룹신호생성부 120: 지연버스트신호생성부
130: 인에이블펄스생성부 111: 펄스신호생성부
112: 그룹펄스신호생성부 113: 그룹액티브신호생성부
121: 제1 구간조절부 122: 제2 구간조절부
123: 선택출력부 124: 지연버스트신호출력부

Claims (18)

  1. 제1 및 제2 뱅크그룹;
    상기 제1 뱅크그룹에 포함된 뱅크에 대한 제1 리드동작 또는 제1 라이트동작이 수행되는 경우 인에이블되는 제1 인에이블펄스를 생성하는 제1 내부전압제어부와, 상기 제1 인에이블펄스에 응답하여 제1 내부전압을 생성하여 상기 제1 뱅크그룹에 공급하는 제1 내부전압생성부를 포함하는 제1 내부전압생성회로를 포함하되, 상기 제1 인에이블펄스의 인에이블구간은 상기 제1 리드동작보다 상기 제1 라이트동작에서 더 길게 설정되는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 제1 내부전압제어부는
    뱅크액티브신호에 동기하여 인에이블되는 그룹펄스신호 및 그룹액티브신호를 생성하는 그룹신호생성부;
    버스트신호를 입력받아 상기 제1 리드동작보다 상기 제1 라이트동작에서 더 긴 인에이블구간을 갖는 버스트선택신호를 생성하고, 상기 그룹액티브신호와 상기 버스트선택신호에 의해 인에이블구간이 설정되는 지연버스트신호를 생성하는 지연버스트신호생성부; 및
    상기 그룹펄스신호에 응답하여 인에이블되고, 상기 지연버스트신호에 응답하여 디스에이블되는 상기 제1 인에이블펄스를 생성하는 인에이블펄스생성부를 포함하는 반도체 집적회로.
  3. 제 2 항에 있어서, 상기 그룹신호생성부는
    제1 내지 제4 뱅크액티브신호에 동기하여 발생되는 제1 내지 제4 펄스신호를 생성하는 펄스신호생성부;
    상기 제1 내지 제4 펄스신호를 입력받아 상기 그룹펄스신호를 생성하는 그룹펄스신호생성부; 및
    상기 그룹펄스신호보다 인에이블구간이 긴 상기 그룹액티브신호를 생성하는 그룹액티브신호생성부를 포함하는 반도체 집적회로.
  4. 제 2 항에 있어서, 상기 지연버스트신호생성부는
    상기 버스트신호의 펄스폭을 조절하여 제1 구간신호를 생성하는 제1 구간조절부;
    상기 제1 구간신호의 인에이블구간을 조절하여 제2 구간신호를 생성하는 제2 구간조절부;
    라이트신호에 응답하여 상기 제1 구간신호 또는 제2 구간신호를 선택적으로 상기 버스트선택신호로 출력하는 선택출력부; 및
    상기 그룹액티브신호에 응답하여 상기 버스트선택신호를 상기 지연버스트신호로 전달하는 지연버스트신호출력부를 포함하는 반도체 집적회로.
  5. 제 4 항에 있어서, 상기 제1 구간신호의 인에이블구간은 상기 버스트신호의 인에이블구간보다 길게 형성되고, 상기 제2 구간신호의 인에이블구간은 상기 제1 구간신호의 인에이블구간보다 길게 형성되는 반도체 집적회로.
  6. 제 5 항에 있어서, 상기 선택출력부는 상기 제1 라이트동작이 수행되는 경우 상기 제2 구간신호를 상기 버스트선택신호로 출력하는 반도체 집적회로.
  7. 제 1 항에 있어서,
    상기 제2 뱅크그룹에 포함된 뱅크에 대한 제2 리드동작 또는 제2 라이트동작이 수행되는 경우 인에이블되는 제2 인에이블펄스를 생성하는 제2 내부전압제어부와, 상기 제2 인에이블펄스에 응답하여 제2 내부전압을 생성하여 상기 제2 뱅크그룹에 공급하는 제2 내부전압생성부를 포함하는 제2 내부전압생성회로를 더 포함하되, 상기 제2 인에이블펄스의 인에이블구간은 상기 제2 리드동작보다 상기 제2 라이트동작에서 더 길게 설정되는 반도체 집적회로.
  8. 제 7 항에 있어서, 상기 제2 내부전압제어부는
    뱅크액티브신호에 동기하여 인에이블되는 그룹펄스신호 및 그룹액티브신호를 생성하는 그룹신호생성부;
    버스트신호를 입력받아 상기 제2 리드동작보다 상기 제2 라이트동작에서 더 긴 인에이블구간을 갖는 버스트선택신호를 생성하고, 상기 그룹액티브신호와 상기 버스트선택신호에 의해 인에이블구간이 설정되는 지연버스트신호를 생성하는 지연버스트신호생성부; 및
    상기 그룹펄스신호에 응답하여 인에이블되고, 상기 지연버스트신호에 응답하여 디스에이블되는 상기 제2 인에이블펄스를 생성하는 인에이블펄스생성부를 포함하는 반도체 집적회로.
  9. 제 8 항에 있어서, 상기 그룹신호생성부는
    제1 내지 제4 뱅크액티브신호에 동기하여 발생되는 제1 내지 제4 펄스신호를 생성하는 펄스신호생성부;
    상기 제1 내지 제4 펄스신호를 입력받아 상기 그룹펄스신호를 생성하는 그룹펄스신호생성부; 및
    상기 그룹펄스신호보다 인에이블구간이 긴 상기 그룹액티브신호를 생성하는 그룹액티브신호생성부를 포함하는 반도체 집적회로.
  10. 제 8 항에 있어서, 상기 지연버스트신호생성부는
    상기 버스트신호의 펄스폭을 조절하여 제1 구간신호를 생성하는 제1 펄스폭조절부;
    상기 제1 구간신호의 인에이블구간을 조절하여 제2 구간신호를 생성하는 제2 펄스폭조절부;
    라이트신호에 응답하여 상기 제1 구간신호 또는 제2 구간신호를 선택적으로 상기 버스트선택신호로 출력하는 선택출력부; 및
    상기 그룹액티브신호에 응답하여 상기 버스트선택신호를 상기 지연버스트신호로 전달하는 지연버스트신호출력부를 포함하는 반도체 집적회로.
  11. 제 10 항에 있어서, 상기 제1 구간신호의 인에이블구간은 상기 버스트신호의 인에이블구간보다 길게 형성되고, 상기 제2 구간신호의 인에이블구간은 상기 제1 구간신호의 인에이블구간보다 길게 형성되는 반도체 집적회로.
  12. 제 11 항에 있어서, 상기 선택출력부는 상기 제1 라이트동작이 수행되는 경우 상기 제2 구간신호를 상기 버스트선택신호로 출력하는 반도체 집적회로.
  13. 제1 내지 제4 뱅크에 대한 리드동작 또는 라이트동작이 수행되는 경우 인에이블되는 인에이블펄스를 생성하는 내부전압제어부; 및
    상기 인에이블펄스에 응답하여 내부전압을 생성하여 제1 내지 제4 뱅크에 공급하는 내부전압생성부를 포함하되, 상기 인에이블펄스의 인에이블구간은 상기 리드동작보다 상기 라이트동작에서 더 길게 설정되는 내부전압생성회로.
  14. 제 13 항에 있어서, 상기 내부전압제어부는
    제1 내지 제4 뱅크액티브신호에 동기하여 인에이블되는 그룹펄스신호 및 그룹액티브신호를 생성하는 그룹신호생성부;
    버스트신호를 입력받아 상기 리드동작보다 상기 라이트동작에서 더 긴 인에이블구간을 갖는 버스트선택신호를 생성하고, 상기 그룹액티브신호와 상기 버스트선택신호에 의해 인에이블구간이 설정되는 지연버스트신호를 생성하는 지연버스트신호생성부; 및
    상기 그룹펄스신호에 응답하여 인에이블되고, 상기 지연버스트신호에 응답하여 디스에이블되는 상기 인에이블펄스를 생성하는 인에이블펄스생성부를 포함하는 내부전압생성회로.
  15. 제 14 항에 있어서, 상기 그룹신호생성부는
    상기 제1 내지 제4 뱅크액티브신호에 동기하여 발생되는 제1 내지 제4 펄스신호를 생성하는 펄스신호생성부;
    상기 제1 내지 제4 펄스신호를 입력받아 상기 제1 내지 제4 뱅크액티브신호의 인에이블구간에서 인에이블되는 상기 그룹펄스신호를 생성하는 그룹펄스신호생성부; 및
    상기 그룹펄스신호보다 인에이블구간이 긴 상기 그룹액티브신호를 생성하는 그룹액티브신호생성부를 포함하는 내부전압생성회로.
  16. 제 14 항에 있어서, 상기 지연버스트신호생성부는
    상기 버스트신호의 펄스폭을 조절하여 제1 구간신호를 생성하는 제1 구간조절부;
    상기 제1 구간신호의 인에이블구간을 조절하여 제2 구간신호를 생성하는 제2 구간조절부;
    라이트신호에 응답하여 상기 제1 구간신호 또는 제2 구간신호를 선택적으로 상기 버스트선택신호로 출력하는 선택출력부; 및
    상기 그룹액티브신호에 응답하여 상기 버스트선택신호를 상기 지연버스트신호로 전달하는 지연버스트신호출력부를 포함하는 내부전압생성회로.
  17. 제 16 항에 있어서, 상기 제1 구간신호의 인에이블구간은 상기 버스트신호의 인에이블구간보다 길게 형성되고, 상기 제2 구간신호의 인에이블구간은 상기 제1 구간신호의 인에이블구간보다 길게 형성되는 내부전압생성회로.
  18. 제 17 항에 있어서, 상기 선택출력부는 상기 제1 라이트동작이 수행되는 경우 상기 제2 구간신호를 상기 버스트선택신호로 출력하는 내부전압생성회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI484317B (zh) * 2013-01-08 2015-05-11 Winbond Electronics Corp 半導體積體電路以及內部電壓產生方法
CN104167217B (zh) * 2013-05-16 2018-10-30 华邦电子股份有限公司 电源处理装置以及方法
KR20160018229A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 장치
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102393425B1 (ko) * 2015-10-20 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607161B1 (ko) 1999-08-16 2006-08-01 삼성전자주식회사 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법과 이를 이용한 멀티 뱅크형 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355226B1 (ko) * 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
KR100396897B1 (ko) * 2001-08-14 2003-09-02 삼성전자주식회사 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법
KR100437463B1 (ko) * 2002-07-18 2004-06-23 삼성전자주식회사 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR100870424B1 (ko) * 2007-10-12 2008-11-26 주식회사 하이닉스반도체 내부 전압 생성 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607161B1 (ko) 1999-08-16 2006-08-01 삼성전자주식회사 반도체 메모리 장치의 어레이 내부전압 제어회로 및 방법과 이를 이용한 멀티 뱅크형 반도체 메모리 장치

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