CN109785883A - 用于降低功耗的方法和装置及静态随机存取存储器设备 - Google Patents

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Abstract

本文的实施例提供了一种用于降低静态随机存取存储器(SRAM)设备中的功耗的方法。该方法包括由跟踪电路确定至少一个SRAM位单元是否从至少一条BL释放超过读出放大器执行读取操作所需的预定义电压电平。此外，该方法包括当至少一个SRAM位单元从至少一条BL释放超过预定义电压电平的电力时，由WL驱动器通过以下来减少从至少一条BL释放的电力：使用SAE信号控制WL驱动器的WL电压电源开关，以及调整至少一条WL的脉冲宽度以使用NMOS电路下拉至少一条WL。

Description

用于降低功耗的方法和装置及静态随机存取存储器设备
相关申请的交叉引用
本申请要求在印度知识产权局于2017年11月15日提交的印度专利申请No.201741040881和于2018年11月12日提交的印度专利申请No.201741040881的优先权，在此通过引用将其全部内容并入本文。
技术领域
本公开涉及半导体存储器领域，并且更具体地涉及用于降低静态随机存取存储器(SRAM)设备中的功耗的方法和装置。
背景技术
参考图1，描绘了静态随机存取存储器(SRAM)设备100。在读取操作期间，SRAM设备100设置有地址解码器104，用于接收由内部时钟发生器102产生的地址和内部时钟信号(CLK_INT)。内部时钟发生器102使用外部时钟(CLK)和芯片选择信号(CSN)产生内部时钟信号。地址解码器104对地址进行解码并产生字线(WL)信号以使能WL。WL驱动器106从地址解码器104接收WL信号，并将WL信号发送给SRAM位单元108，WL信号使能WL以在SRAM位单元108中选择位线(BL)。WL驱动器106由WL电压(VDDWL)电源开关114驱动。WL电压(VDDWL)电源开关114源自芯片选择信号(CSN)和单元电压源(VDDCE)。
此外，跟踪电路110使用由内部时钟发生器102产生的内部时钟信号产生读出放大器使能(SAE)信号和复位(RESET)信号。当WL选择SRAM位单元108中的BL时，跟踪电路100产生SAE信号和RESET信号。SAE信号使得读出放大器112能够通过读取SRAM位单元108的数据阵列来执行读取操作。
参考图2，在SRAM设备100中的读取操作期间，WL选择SRAM位单元108中的至少一条BL。跟踪电路110产生SAE信号以使得读出放大器112能够读取SRAM位单元108的阵列的数据，如图1所示。当读出放大器112读取SRAM位单元108的阵列的数据时，SRAM位单元108释放存储在至少一个选择的BL中的电力和存储在未由WL选择的BL中的电力。除非BL的电力释放超过读出放大器112执行读取操作所需的预定义电压电平，否则BL的电力释放在读取操作期间是共同的。随着BL的电力电平被释放，SRAM位单元108中的电流增加。
由于以下原因，BL的电力释放可能超过预定义电压：(i)当由下一个读周期引起的WL信号的状态没有变化并且WL保持在使能状态以使电流流过SRAM位单元108时。(ii)FINFET器件(未示出)的栅极电容大于SRAM设备100中的MOSFET器件(未示出)的栅极电容，使得必须对更大的电容进行充电/放电。
在常规方法和系统中，通过使用地址解码器104在短时间段内完全禁用WL并且在下一个读取周期期间再次使能WL来减少SRAM位单元108的电力释放。然而，在读取操作期间，在特定时间段内禁用/使能WL是耗时的。
发明内容
本文的实施例的目的是提供用于降低静态随机存取存储器(SRAM)设备中的功耗的方法和装置。
本文的实施例的另一个目的是确定来自SRAM位单元中的位线(BL)的电力释放是否超过读出放大器执行读取操作所需的预定义电压电平。
本文的实施例的另一个目的是当来自SRAM位单元中的位线(BL)的电力超过预定义电压电平时通过以下来改善从BL释放的电力：通过使用读出放大器使能(SAE)信号控制WL驱动器的字线电压(VDDWL)电源开关和/或通过调整字线(WL)的脉冲宽度以使用N型金属氧化物半导体(NMOS)电路下拉WL。
因此，本文的实施例提供了一种用于降低静态随机存取存储器(SRAM)设备中的功耗的方法。该方法包括由地址解码器接收地址和内部时钟信号(CLK_INT)以产生字线(WL)使能信号。内部时钟信号(CLK_INT)可以在读取操作期间由内部时钟发生器产生。此外，该方法包括由WL驱动器将WL使能信号发送给至少一个SRAM位单元。WL使能信号使能至少一条WL以在所述至少一个SRAM位单元中选择至少一条位线(BL)。此外，该方法包括由跟踪电路基于选择至少一条BL的至少一条WL，使用内部时钟信号(CLK_INT)产生读出放大器使能(SAE)信号和复位信号。SAE信号使得至少一个读出放大器能够通过读取至少一个SRAM位单元的至少一个阵列的数据来执行读取操作。此外，该方法可以包括由跟踪电路确定所述至少一个SRAM位单元是否从所述至少一条BL释放超过所述至少一个读出放大器执行所述读取操作所需的预定义电压电平的电力。此外，该方法包括来由WL驱动器通过以下来减少从至少一条BL释放的电：使用SAE信号控制WL驱动器的WL电压(VDDWL)电源开关，以及调整至少一条WL的脉冲宽度以使用NMOS电路下拉至少一条WL。
在一些实施例中，当至少一个SRAM位单元从至少一条BL释放超过预定义电压电平的的电力时，优化从所述至少一条BL释放的电力。
因此，本文的实施例提供了一种用于降低静态随机存取存储器(SRAM)中的功耗的装置。该装置包括：地址解码器，被配置为接收地址和内部时钟信号(CLK_INT)以产生字线(WL)使能信号。内部时钟信号(CLK_INT)可以在读取操作期间由内部时钟发生器产生。此外，该装置包括字线(WL)驱动器，其被配置为将WL使能信号发送给至少一个SRAM位单元。WL使能信号使能至少一条WL以在所述至少一个SRAM位单元中选择至少一条位线(BL)。此外，该装置包括跟踪电路，该跟踪电路被配置为基于选择至少一条BL的至少一条WL，使用内部时钟信号(CLK_INT)产生读出放大器使能(SAE)信号和复位信号。SAE信号使得至少一个读出放大器能够通过读取至少一个SRAM位单元的至少一个阵列的数据来执行读取操作，并确定至少一个SRAM位单元是否从至少一条BL释放超过所述至少一个读出放大器执行读取操作所需的预定义电压电平。此外，该装置包括WL驱动器，其还被配置为通过以下来优化来自至少一条BL的电力：使用SAE信号控制WL驱动器的WL电压(VDDWL)电源开关，以及调整至少一条WL的脉冲宽度以使用NMOS电路下拉至少一条WL。
因此，本文的实施例提供了一种用于优化读取电力的静态随机存取存储器(SRAM)设备。SRAM设备包括内部时钟发生器，所述内部时钟发生器被配置为从外部时钟(CLK)和芯片使能信号(CSN)产生内部时钟信号(CLK_INT)。SRAM设备可以包括地址解码器，所述地址解码器被配置为从地址和内部时钟信号(CLK_INT)产生字线(WL)使能信号。SRAM设备可以包括跟踪电路，所述跟踪电路被配置为从内部时钟信号(CLK_INT)产生读出放大器使能(SAE)信号和复位信号。此外，SRAM设备包括WL驱动器的WL电压(VDDWL)电源开关，其被配置为在读取操作期间改变至少一条WL的脉冲宽度。
当结合以下描述和附图考虑时，将更好地领会和理解本文中实施例的这些和其他方面。应当理解，尽管以下描述表明了示例实施例和它的多个特定细节，但是以下描述是作为说明给出，而不是为了限制。在不脱离本发明的精神的前提下，可以在本文中实施例的范围内做出多种改变和修改，且本文中实施例包括所有这样的修改。
附图说明
在附图中示出了该方法，遍及附图的相同的参考字母表示各个图中的对应部分。参考附图，根据以下描述，将更好地理解本文中的实施例，在所述附图中：
图1是示出执行读取操作的SRAM设备的各种硬件组件的框图；
图2是示出读取操作期间的BL释放波形的时序图；
图3是示出根据本发明构思的实施例的具有用于执行读取操作的各种硬件组件的装置的框图；
图4是示出根据本发明构思的实施例的在读取操作期间的BL释放波形的时序图；以及
图5是示出根据本发明构思的实施例的优化来自BL的电力释放的方法的流程图。
具体实施方式
应注意的是，相对于一个实施例描述的本发明构思的各方面可以并入不同的实施例中，尽管没有关于此进行具体描述。也就是说，能够用任意方式和/或组合来组合所有实施例和/或任意实施例的特征。在下面阐述的说明书中详细解释了本发明构思的这些和其他目的和/或方面。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。
参考在附图中示出的和在以下描述中详述的非限制性的实施例，更全面地解释文中所述实施例及其多种特点和优点细节。省略对于公知组件和处理技术的描述以便不会不必要地混淆本文中的实施例。此外，本文描述的各种实施例不必是相互排他的，因为一些实施例可以与一个或多个其他实施例组合，以形成新的实施例。除非另有说明，否则本文中使用的术语“或”是指非排他性的。本文中使用的示例仅旨在便于理解可以实现实施例的方式并进一步使得本领域技术人员能够实现本文中的实施例。因此，示例不应被设想为限制本文中实施例的范围。
可以根据执行所描述的一个或多个功能的块来描述和示出本文中的实施例。在本文中可以称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以实现在一个或多个半导体芯片中，或者在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者由用来执行该块的一些功能的专用硬件和用来执行该块的其他功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分成两个或更多个交互和分立的块。类似地，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。
本文的实施例提供了一种用于降低静态随机存取存储器(SRAM)设备中的功耗的方法。所提出的方法包括由地址解码器接收地址和内部时钟信号(CLK_INT)以产生字线(WL)使能信号。内部时钟信号(CLK_INT)在读取操作期间由内部时钟发生器产生。该方法可以包括由WL驱动器将WL使能信号发送给至少一个SRAM位单元。WL使能信号可以使能至少一条WL以在至少一个SRAM位单元中选择至少一条位线(BL)。该方法可以包括：基于选择至少一条BL的至少一条WL，使用内部时钟信号(CLK_INT)，由跟踪电路产生读出放大器使能(SAE)信号和RESET信号。SAE信号使得至少一个读出放大器能够通过读取至少一个SRAM位单元的至少一个阵列的数据来执行读取操作。此外，所提出的方法包括由跟踪电路确定至少一个SRAM位单元是否从至少一条BL释放超过至少一个读出放大器执行读取操作所需的预定义电压电平的电力。此外，该方法可以包括由WL驱动器通过使用SAE信号控制WL驱动器的WL电压(VDDWL)电源开关和/或通过调整至少一条WL的脉冲宽度以使用NMOS电路下拉至少一条WL，来优化从至少一条BL释放的电力。
现在参考附图，更具体地说，参考图3至图5，将讨论本发明构思的各种实施例。
图3是示出根据本文公开的实施例的具有用于执行读取操作的各种硬件组件的装置300的框图。在一些实施例中，装置300可以存在于SRAM设备100中。在一些实施例中，装置300可以是SRAM设备。装置300可以包括内部时钟发生器302、地址解码器304、字线(WL)驱动器306、SRAM位单元308、跟踪电路310、读出放大器312、VDDWL电源开关314和/或NMOS电路316。
内部时钟发生器302产生用于地址解码器304的内部时钟。在从连接到装置300的外部设备(未示出)接收到外部时钟(CLK)信号和芯片选择信号(CSN)时产生内部时钟。地址解码器304从内部时钟发生器302接收内部时钟信号，并在读取操作期间接收地址以解码地址。在解码地址之后，地址解码器304产生WL使能信号。
WL驱动器306将WL使能信号发送给SRAM位单元308。SRAM位单元308包括分别与用于存储数据的单元相连的WL和垂直于WL的BL。WL使能信号使能SRAM位单元308中的WL选择SRAM位单元308中的BL以执行读取操作。当WL选择SRAM位单元308中的BL时，跟踪电路310使用来自内部时钟发生器302的内部时钟信号自动产生SAE信号和/或复位信号。SAE信号使得读出放大器312能够通过读取SRAM位单元308的阵列的数据来执行读取操作。在读取操作期间，SRAM位单元308从由WL选择的BL和WL未选择的BL释放电力。因此，电流流过装置300。
跟踪电路310确定装置300中的电流(即，来自BL的电力释放)是否超过读出放大器312执行读取操作所需的预定义电压电平。在一些实施例中，跟踪电路310可以包括反相器电路或可以与反相器电路耦合，该反相器电路被配置为修改SAE信号的极性。例如，反相器电路可以反转SAE信号。当装置300中的电流超过预定义电压电平时，WL驱动器306通过使用SAE信号控制WL驱动器306的VDDWL电源开关314并调整WL的脉冲宽度/持续时间以使用NMOS电路316下拉WL，来优化来自BL的电力释放。调整WL驱动器306的VDDWL电源开关314以提供低电力或切断读出放大器312执行读取操作所需的电力。NMOS电路316通过将NMOS电路316的源极和NMOS电路316的栅极接地(GND)在WL电压(VDDWL)处下拉WL。
与传统方法和系统不同，本文描述的方法和装置控制VDDWL电源开关314和在读取操作期间使用的WL的脉冲宽度/持续时间，而不是在持续时间内禁用WL并且再次使能WL。因此，在没有时间约束的情况下有效地减小了装置中的电流。
图4是示出根据本文公开的实施例的在读取操作期间的BL释放波形的时序图。使用NMOS电路316(如图3所示)下拉SRAM位单元308中的WL，使得当SRAM位单元308中的WL选择SRAM位单元308中的BL时，跟踪电路310产生SAE信号以使得读出放大器312能够读取SRAM位单元308的阵列的数据。当读出放大器312读取SRAM位单元308的阵列的数据时，SRAM位单元308从被WL选择的SRAM位单元308中的BL释放较低的电力。由于WL的下拉，从未被WL选择的SRAM位单元308中的BL释放较低电力。因此，流过SRAM位单元308的电流减小。
图5是示出根据本文公开的实施例的优化来自BL的电力释放的方法的流程图500。在步骤502，该方法包括接收地址和内部时钟信号以产生字线(WL)使能信号。内部时钟信号在读取操作期间由内部时钟发生器产生。在一些实施例中，该方法允许地址解码器304接收地址和内部时钟信号以产生字线(WL)使能信号。内部时钟信号在读取操作期间由内部时钟信号发生器302产生。
在步骤504，该方法包括将WL使能信号发送给至少一个SRAM位单元308，并且WL使能信号使能至少一条WL以在至少一个SRAM位单元308中选择至少一条位线(BL)。在一些实施例中，WL驱动器306将WL使能信号发送给至少一个SRAM位单元308。WL使能信号可以使能至少一条WL以在所述至少一个SRAM位单元308中选择至少一条BL。
在步骤506，该方法包括基于选择至少一条BL的至少一条WL，使用内部时钟信号产生读出放大器使能(SAE)信号和复位信号。SAE信号可以使得读出放大器312能够通过从至少一个SRAM位单元308的至少一个阵列读取数据来执行读取操作。在一些实施例中，当至少一条WL选择至少一条BL时，跟踪电路310使用内部时钟信号产生SAE信号和复位信号。SAE信号使得至少一个读出放大器312能够通过读取至少一个SRAM位单元308的至少一个阵列的数据来执行读取操作。
在步骤508，该方法包括确定至少一个SRAM位单元308是否从至少一条BL释放超过至少一个读出放大器312执行读取操作所需的预定义电压电平的电力。在一些实施例中，跟踪电路310确定至少一个SRAM位单元308是否从至少一条BL释放超过预定义电压电平的电力，该预定义电压电平可以是至少一个读出放大器312执行读取操作所需的。
在步骤510，该方法包括通过使用SAE信号控制WL驱动器306的WL电压(VDDWL)电源开关314和/或调整至少一条WL的脉冲宽度以使用NMOS电路316下拉至少一条WL，来优化从至少一条BL释放的电力。在一些实施例中，WL驱动器306可以通过使用SAE信号控制WL驱动器306的WL电压(VDDWL)电源开关314和/或通过调整至少一条WL的脉冲宽度以使用NMOS电路316下拉至少一条WL，来优化或减少来自至少一条BL的电力。
与传统方法和系统不同，本文描述的实施例可以基于SRAM设备中的功耗直接控制WL的脉冲宽度，并且可以在特定时间段期间不完全禁用WL，然后在下一个读取周期期间使能WL。因此，在没有时间约束条件的情况下有效地降低了功耗。
本文公开的实施例可以使用至少一个软件程序来实现，所述至少一个软件程序运行在至少一个硬件设备和/或处理器上并且执行网络功能以动态地控制元件。图1至图5所示的元件包括模块，所述模块可以是硬件设备、软件模块或硬件设备和软件模块的组合中的至少一个。
以上对具体实施例的描述如此披露了文中实施例的一般性顾，使得其他技术人员通过应用当前的知识，能够在不背离总体构思的前提下，容易地对这些具体实施例进行修改和/或针对各种应用进行调整，因此，这种调整和修改应该且意图被包括在所公开的实施例的等同物的意义和范围内。可以理解，本文使用的短语和术语用于描述目的而不是限制。因此，尽管本文中已经从优选实施例方面来描述了实施例，但是本领域的技术人员将认识到，可以在本文中描述的实施例的精神和范围内对本文的实施例进行修改。

Claims (20)

1.一种降低静态随机存取存储器SRAM设备中功耗的方法，所述方法包括：
由地址解码器接收地址和内部时钟信号；
由字线WL驱动器将WL使能信号发送给至少一个SRAM位单元，其中所述WL使能信号使能至少一条WL以在所述至少一个SRAM位单元中选择至少一条位线BL；
由跟踪电路使用内部时钟信号产生读出放大器使能SAE信号和复位信号，其中SAE信号使读出放大器通过从所述至少一个SRAM位单元读取数据来执行读取操作；
由所述跟踪电路确定所述至少一个SRAM位单元是否从所述至少一条BL释放超过所述读出放大器执行所述读取操作所需的预定义电压电平的电力；以及
由WL驱动器基于以下来控制从所述至少一条BL释放的电力：使用SAE信号的WL驱动器的WL电压电源开关，以及调整所述至少一条WL的脉冲宽度以下拉所述至少一条WL。
2.根据权利要求1所述的方法，其中，当使用SAE信号并且调整脉冲宽度时从所述至少一条BL释放的第一电力小于当不使用SAE信号且不调整脉冲宽度时从所述至少一条BL释放的第二电力。
3.根据权利要求1所述的方法，其中，当所述至少一个SRAM位单元从所述至少一条BL释放超过所述预定义电压电平的电力时，调整从所述至少一条BL释放的电力。
4.根据权利要求1所述的方法，其中，具有已经调整的脉冲宽度的所述至少一条WL被施加到NMOS电路。
5.根据权利要求4所述的方法，其中，具有已经调整的脉冲宽度的所述至少一条WL被施加到所述NMOS电路的漏极。
6.根据权利要求4所述的方法，其中，所述NMOS电路通过将所述NMOS电路的源极和栅极接地来下拉所述WL。
7.根据权利要求1所述的方法，
其中，在所述读取操作期间由内部时钟发生器产生所述内部时钟信号，并且
其中，基于所述地址和所述内部时钟信号产生所述WL使能信号。
8.根据权利要求1所述的方法，其中，通过从所述至少一个SRAM位单元的至少一个阵列读取数据来执行所述读取操作。
9.一种用于降低静态随机存取存储器SRAM设备中的功耗的装置，所述装置包括：
地址解码器，被配置为接收地址和内部时钟信号，其中基于所述地址和所述内部时钟信号产生字线WL使能信号，其中WL驱动器被配置为将所述WL使能信号发送给至少一个SRAM位单元，并且其中所述WL使能信号使至少一条WL选择所述至少一个SRAM位单元中的至少一条位线BL；以及
跟踪电路，被配置为执行包括以下的操作：
基于所选择的至少一条BL，使用所述内部时钟信号产生读出放大器使能SAE信号和复位信号，其中所述SAE信号使读出放大器通过从所述至少一个SRAM位单元读取数据来执行读取操作；
确定所述至少一个SRAM位单元是否从所述至少一条BL释放超过所述读出放大器执行所述读取操作所需的预定义电压电平的电力，
其中，所述WL驱动器还被配置为通过使用SAE信号控制所述WL驱动器的WL电压电源开关并且通过调整所述至少一条WL的脉冲宽度以下拉所述至少一条WL来控制从所述至少一条BL释放的电力。
10.根据权利要求9所述的装置，其中，当使用所述SAE信号并调整所述脉冲宽度时从所述至少一条BL释放的第一电力小于当不使用所述SAE信号且不调整所述脉冲宽度时从所述至少一条BL释放的第二电力。
11.根据权利要求10所述的装置，其中，所述WL驱动器将具有已经调整的脉冲宽度的所述至少一条WL施加到NMOS电路。
12.根据权利要求11所述的装置，其中，所述WL驱动器将具有已经调整的脉冲宽度的所述至少一条WL施加到所述NMOS电路的漏极。
13.根据权利要求11所述的装置，其中，所述NMOS电路被配置为通过将所述NMOS电路的源极和栅极接地来下拉所述WL。
14.根据权利要求10所述的装置，其中，响应于所述至少一个SRAM位单元从所述至少一条BL释放超过所述预定义电压电平的电力，调整从所述至少一条BL释放的电力。
15.根据权利要求10所述的装置，还包括：
内部时钟发生器，被配置为在所述读取操作期间产生所述内部时钟信号。
16.根据权利要求10所述的装置，其中，通过从所述至少一个SRAM位单元的至少一个阵列读取数据来执行所述读取操作。
17.一种用于降低读取电力的静态随机存取存储器SRAM设备，所述SRAM设备包括：
内部时钟发生器，被配置为基于外部时钟CLK和芯片使能信号CSN产生内部时钟信号；
地址解码器，被配置为从地址和所述内部时钟信号产生字线WL使能信号；
跟踪电路，被配置为基于所述内部时钟信号产生读出放大器使能SAE信号和复位信号；以及
WL驱动器，包括WL电压电源开关，
其中，所述WL驱动器被配置为在读取操作期间改变至少一条WL的脉冲宽度。
18.根据权利要求17所述的SRAM设备，还包括：
NMOS电路，被配置为下拉所述至少一条WL。
19.根据权利要求17所述的SRAM设备，
其中，响应于所述脉冲宽度变化，在所述读取操作期间释放第一电力，或者响应于所述脉冲宽度不变，在所述读取操作期间释放第二电力，以及
其中，所述第一电力小于所述第二电力。
20.根据权利要求19所述的SRAM设备，
其中，通过从所述SRAM设备的SRAM位单元读取数据来执行所述读取操作
其中，所述第一电力或所述第二电力与用于选择所述SRAM设备的所述SRAM位单元的字线WL相关联。
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