KR20080001417A - 반도체 소자 - Google Patents

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KR20080001417A KR1020060059860A KR20060059860A KR20080001417A KR 20080001417 A KR20080001417 A KR 20080001417A KR 1020060059860 A KR1020060059860 A KR 1020060059860A KR 20060059860 A KR20060059860 A KR 20060059860A KR 20080001417 A KR20080001417 A KR 20080001417A
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Abstract

본 발명은 상대적으로 낮은 전위레벨을 갖는 저전원에서도 안정적인 전위레벨을 유지하는 내부전압을 생성하는 내부전압 생성기에 관한 것으로서, 설정된 DRAM동작에 응답하여 활성화되는 동작신호를 외부 제어기로부터 입력받고, 상기 동작신호에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 전원공급수단, 및 전원공급수단으로부터 제공된 전압을 전원으로서 사용하는 내부전압 생성수단을 포함한다.
저전원, 내부 전원 생성기, 펌핑전압

Description

내부전압 생성기 및 그 전압생성방법{INNER-VOLTAGE GENERATOR AND METHOD FOR INNER-VOLTAGE GENERATION THEREOF}
도 1은 종래의 기술에 따라 도시한 디램(DRAM)의 전원공급 블록도이다.
도 2는 도 1에서 도시된 내부전압 생성부(20)를 상세히 도시한 회로도이다.
도 3은 종래의 기술에 따라 노멀전원 및 저전원을 입력받아 생성된 내부전압을 내부회로에서 사용하였을 때, 변동하는 내부전압의 전위레벨을 도시한 시뮬레이션(simulation) 그래프이다.
도 4는 본 발명의 실시예에 따라 도시한 디램(DRAM)의 전원공급 블록도이다.
도 5는 본 발명의 실시예에 따라 도 4에서 도시된 내부전압 생성부(200) 및 전원공급부(400)를 상세히 도시한 회로도이다.
도 6은 본 발명의 실시예에 따른 회로 및 종래의 기술에 따른 회로에서 저전원을 사용하여 생성된 각각의 내부전압을 내부회로에서 사용하였을 때, 변동하는 내부전압의 전위레벨을 도시한 시뮬레이션(simulation) 그래프이다.
*도면의 주요부분에 대한 부호의 설명.
100 : 기준전압 생성부.
200 : 내부전압 생성부.
300 : 내부회로부.
400 : 전원 공급부.
500 : 펌핑전압 생성기.
본 발명은 내부전압을 생성하는 내부전압 생성기에 관한 것으로, 특히 상대적으로 낮은 전위레벨을 갖는 저전원에서도 안정적인 전위레벨을 유지하는 내부전압을 생성하는 내부전압 생성기에 관한 것이다.
반도체 메모리 소자의 초고속, 고밀도, 저전력화에 따라 디램에서는 내부전압을 사용하여 왔다. 내부전압을 생성하기 위해서는 기준(Reference)전위를 갖는 기준전압을 만들고, 생성된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등을 이용하여 만든다.
차지 펌핑(charge pumping)을 이용한 대표적인 내부 전원으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있다. 또한, 다운 컨버팅(down converting) 이용한 대표적인 내부 전원으로는 코어전압(VCORE)이 있다.
일반적으로 승압전압(VPP)은 셀을 액세스하기 위해 셀 트랜지스터의 게이트 (또는 워드 라인(Word line))에 셀 데이터의 손실이 없도록 외부전원전압(VDD)보다 높은 전위를 인가하기 위해 만든다.
또한, 백 바이어스 전압(VBB)은 셀에 저장되어 있는 데이터의 손실을 막기 위해서 셀 트랜지스터의 벌크에 외부접지전압(VSS)보다 낮은 전위를 인가하기 위해 만든다.
그리고, 코어전압(VCORE)은 전력손실을 줄이고 안정된 코어의 동작을 위해 외부전원전압(VDD)를 다운 컨버팅(down converting)하여 외부전원전압(VDD)보다 낮고 동작영역 내에서는 외부전원전압(VDD)의 변동에 대해 일정한 전위를 유지하도록 증폭기(op-amp)등을 사용하여 만든다.
도 1은 종래의 기술에 따라 도시한 디램(DRAM)의 전원공급 블록도이다.
도 1을 참조하면, 종래의 기술에서 디램(DRAM)의 전원공급과정은 다음과 같다.
첫째, 기준전압 생성부(10)는 내부전압을 생성하기 위한 기준전압(VREF)을 생성한다.
둘째, 내부전압 생성부(20)는 생성된 기준전압(VREF)에 응답하여 승압전압(VPP), 백 바이어스 전압(VBB), 및 코어전압(VCORE) 등의 내부전압(IN_VOL)을 생성한다.
셋째, 내부회로부(30)는 생성된 내부전압(IN_VOL)을 사용하여 반도체 소자 내부의 회로를 동작시킨다.
도 2는 도 1에서 도시된 내부전압 생성부(20)를 상세히 도시한 회로도이다.
도 2를 참조하면, 내부전압 생성부(20)는 인에이블 신호(IN)가 로직'하 이'(High)로 활성화되고, 기준전압(VREF)이 입력되면 내부전압(IN_VOL)을 생성하는 비교기를 포함한다.
즉, 인에이블 신호(IN)가 로직'하이'(High)로 활성화되면, PMOS트랜지스터인 P2와 P5 및 P7은 턴 오프(turn Off)되고, NMOS트랜지스터인 N3는 턴 온(turn On)되어 내부전압 생성부(20)가 동작하기 시작한다.
내부전압 생성부(20)의 동작이 시작되면, 하프전압(HALF)의 전위레벨에 따라 두 가지 상태로 동작한다.
여기서, 하프전압(HALF)은 내부전압 생성부(20)에서 출력되는 내부전압(IN_VOL)을 저항소자인 R1과 R2의 저항값에 따라 분배한 전압을 의미하며, 만약 R1과 R2가 같은 저항값이면 내부전압(IN_VOL)의 전위레벨을 반으로 나눈 것과 같은 전위레벨을 갖는다.
먼저, 내부전압 생성부(20)가 초기상태이므로 하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮은 경우를 설명해보면 다음과 같다. 물론, 하프전압(HALF)의 전위레벨이 NMOS트랜지스터인 N2의 문턱 전압(Vt)보다는 높은 전압이라고 가정한다. 또한, 비교기의 두 입력단이며 NMOS트랜지스터인 N1과 N2는 크기가 동일한 트랜지스터라고 가정한다.
하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮으므로 NMOS트랜지스터인 N1에 걸리는 게이트-소스전압(VGS)이 N2에 걸리는 게이트-소스전압(VGS)보다 높은 전위레벨을 갖는다. 즉, A노드의 전압하강이 C노드의 전압하강보다 크게 일어난다. A노드의 전압하강은 PMOS트랜지스터인 P1을 턴 온(turn On) 시 키게 되고, P1을 통해 공급되는 외부전압(VDD)은 B노드를 거쳐서 NMOS트랜지스터인 N5를 턴 온(turn On) 시키게 된다. 마찬가지로 C노드의 전압하강도 PMOS트랜지스터인 P6를 턴 온(turn On) 시키지만, A노드의 전압하강에 의해 턴 온(turn On) 된 N5보다는 적게 턴 온(turn On) 되므로 P6의 전하공급력은 N5보다 작다.
전술한 일련의 동작으로 인해 드라이빙 노드(ON_NODE)는 로직'로우'(Low)가 되고, 이로 인해 PMOS트랜지스터인 P8이 턴 온(turn On)되어 내부전압(IN_VOL)의 전위레벨을 상승시키게 된다. 이렇게 전위레벨이 상승한 내부전압(IN_VOL)은 하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높아질 때까지 계속된다.
그리고, 하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높은 경우를 설명해보면 다음과 같다.
하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높으므로 NMOS트랜지스터인 N1에 걸리는 게이트-소스전압(VGS)이 N2에 걸리는 게이트-소스전압(VGS)보다 낮은 전위레벨을 갖는다. 즉, A노드의 전압하강이 C노드의 전압하강보다 작게 일어난다. C노드의 전압하강은 PMOS트랜지스터인 P6를 턴 온(turn On) 시키게 된다. 마찬가지로 A노드의 전압하강도 PMOS트랜지스터인 P1을 턴 온(turn On) 시키게 되고, P1을 통해 공급되는 외부전압(VDD)은 B노드를 거쳐서 NMOS트랜지스터인 N5를 턴 온(turn On) 시키지만, C노드의 전압하강에 의해 턴 온(turn On) 된 P6보다는 적게 턴 온(turn On) 되므로 N5의 전하공급력은 P6보다 작다.
전술한 일련의 동작으로 인해 드라이빙 노드(ON_NODE)는 로직'하이'(High)가 되고, 이로 인해 PMOS트랜지스터인 P8이 턴 오프(turn Off)되어 외부전압(VDD)를 내부전압 생성부(20)의 출력단(OUT)에 공급하지 않는다. 그리고 전술한 동작은 하프전압(HALF)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮아질 때까지 계속된다.
도 3은 종래의 기술에 따라 노멀전원 및 저전원을 입력받아 생성된 내부전압을 내부회로에서 사용하였을 때, 변동하는 내부전압의 전위레벨을 도시한 시뮬레이션(simulation) 그래프이다.
도 3을 참조하면, 종래의 기술에 따른 내부전압 생성부(20)에서 노멀전원(VDD 1.8V)을 입력받아 내부전압(IN_VOL)을 생성하는 것에 비해 저전원(VDD 1.6V 저전압)을 입력받아 내부전압(IN_VOL)을 생성하는 것에서 발생하는 문제점을 알 수 있다.
먼저, 노멀전원(VDD 1.8V)을 입력받아 생성된 내부전압(IN_VOL)과 저전원(VDD 1.6V)을 입력받아 생성된 내부전압(IN_VOL)을 동일한 동작을 하는 내부회로(30)에서 사용하였을 때 저전원(VDD 1.6V)을 사용한 사용하여 생성된 내부전압(IN_VOL)이 노멀전원(VDD 1.8V)을 사용하여 생성된 내부전압(IN_VOL)에 비해 더 낮은 전위레벨까지 떨어진다. 이는 내부전압 생성부(20) 내부에서 내부전압을 드라이빙하는 드라이버 - 도 2에서는 PMOS트랜지스터 P8 - 에 공급되는 전하량이 저전원(VDD 1.6V)에 비해 노멀전원(VDD 1.8V)일 때 더 많기 때문이다.
그리고, 노멀전원(VDD 1.8V)을 입력받아 생성된 내부전압(IN_VOL)과 저전원(VDD 1.6V)을 입력받아 생성된 내부전압(IN_VOL)을 동일한 동작을 하는 내부회로(30)에서 사용한 후에 다시 원래의 전위레벨까지 회복되는 속도가 저전원(VDD 1.6V)을 사용한 사용하여 생성된 내부전압(IN_VOL)이 노멀전원(VDD 1.8V)을 사용하여 생성된 내부전압(IN_VOL)에 비해 더 느리다. 이 또한 내부전압 생성부(20) 내부에서 내부전압(IN_VOL)을 드라이빙하는 드라이버 - 도 2에서는 PMOS트랜지스터 P8 - 의 전하 공급능력이 부족하기 때문이다.
전술한 문제로 인해 내부전압(IN_VOL)을 사용하는 내부회로(30)의 불량을 유발하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 상대적으로 낮은 전위레벨을 갖는 저전원에서도 안정적인 전위레벨을 유지하는 내부전압을 생성하는 내부전압 생성기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 설정된 DRAM동작에 응답하여 활성화되는 동작신호를 외부 제어기로부터 입력받고, 상기 동작신호에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 전원공급수단; 및 상기 전원공급수단으로부터 제공된 전압을 전원으로서 사용하는 내부전압 생성수단을 포함하는 내부전압 생성기가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부전원전압을 공급받아 기준전압을 생성하는 기준전압 생성수단; 펌핑전압을 생성하는 펌핑전압 생성수단; 설정된 DRAM동작에 응답하여 활성화되는 동작신호를 외부 제어기로부터 입력받고, 상기 동작신호에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 전원공급수단; 상기 기준전압에 응답하여 내부전압을 생성하며, 상기 전원공급수단으로부터 제공된 전압을 전원으로서 사용하는 내부전압 생성수단; 및 상기 내부전압을 입력받아 설정된 동작을 수행하는 내부회로를 포함하는 내부전압 생성기가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 설정된 DRAM동작에 응답하여 동작신호를 출력하는 단계; 상기 동작신호에 응답하여 펄스가 토글링(toggling)하는 단계; 상기 펄스의 토글링(toggling)에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 공급단계; 및 상기 펌핑전압 또는 상기 외부전압전압을 공급받아 내부전압을 생성하는 생성단계를 포함하는 내부전압 생성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따라 도시한 디램(DRAM)의 전원공급 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 디램(DRAM)의 전원공급과정은 다음과 같다.
첫째, 기준전압 생성부(100)는 내부전압을 생성하기 위한 기준전압(VREF)을 생성한다.
둘째, 펌핑전압 생성부(500)는 외부전원전압(VDDext)의 전위레벨보다 높은 전위레벨을 갖는 펌핑전압(VPP)를 생성한다.
여기서, 펌핑전압(VPP)은 셀 트랜지스터에 데이터를 읽고 쓰기 위한 전원으로써 일반적으로 DRAM을 동작시키기 위해 공급되는 외부전압(VDDext)보다 높은 전위레벨을 갖는다.
셋째, 전원공급부(400)는 외부 제어기로부터 입력되는 동작신호(ACT)에 응답하여 펌핑전압(VPP) 또는 외부전원전압(VDDext)을 내부전압 생성부(200)의 전원(VDDIN)으로 공급한다.
즉, 외부전원전압(VDDEXT)의 전위레벨이 상대적으로 낮은 경우 즉, 저전원일 경우에는 반도체 소자 내부의 펌핑전압 생성기(500)에서 생성된 펌핑전압(VPP)를 내부전압 생성부(200)의 전원(VDDIN)으로 공급한다. 하지만, 외부전원전압(VDDext)의 전위레벨이 노멀한 경우, 즉 노멀전원일 경우에는 외부전원전압(VDDext)을 내부전압 생성부(200)의 전원(VDDIN)으로 공급한다.
여기서, 외부 제어기는, 외부전원전압(VDDEXT)의 전위레벨이 상대적으로 낮아지는 DRAM의 액티브(Active) 동작 또는 DRAM의 리프레쉬(refresh) 동작에서 동작신호(ACT)를 활성화시킨다. 반대로 프리차지(PRECHARGE) 동작에서는 동작신호(ACT)를 비활성화시킨다.
넷째, 내부전압 생성부(200)는 기준전압(VREF)에 응답하여 백 바이어스 전 압(VBB), 및 코어전압(VCORE) 등의 내부전압(IN_VOL)을 생성한다.
다섯째, 내부회로부(300)는 생성된 내부전압(IN_VOL)을 공급받아 설정된 동작을 수행한다. 즉, 내부전압(IN_VOL)을 사용하는 메모리 소자의 모든 회로들을 의미한다.
도 5는 본 발명의 실시예에 따라 도 4에서 도시된 내부전압 생성부(200) 및 전원공급부(400)를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 전원공급부(400)는 설정된 DRAM동작에 응답하여 활성화되는 동작신호(ACT)를 외부 제어기로부터 입력받고, 동작신호(ACT)에 응답하여 펌핑전압(VPP) 또는 외부전원전압(VDDEXT)을 공급한다.
여기서, 외부 제어기는, 외부전원전압(VDDEXT)의 전위레벨이 상대적으로 낮아지는 DRAM의 액티브(Active) 동작 또는 DRAM의 리프레쉬(refresh) 동작에서 동작신호(ACT)를 활성화시킨다.
또한, 전원공급부(400)는, 동작신호(ACT)가 활성화될 경우 펌핑전압(VPP)을 내부전압 생성부(200)의 전원으로 공급한다. 마찬가지로, 동작신호(ACT)가 비활성화될 경우 외부전원전압(VDDext)을 내부전압 생성부(200)의 전원으로 공급한다.
그리고, 전원공급부(400)는, 동작신호(ACT)에 응답하여 일정시간 동안 토글링(toggling)하는 펄스(Pulse)를 생성하는 펄스 생성부(420), 및 펄스(Pulse)의 토글링(toggling)에 응답하여 펌핑전압(VPP) 또는 외부전원전압(VDDEXT)을 드라이빙하는 드라이빙부(460)를 구비한다.
여기서, 펄스 생성부(420)는, 동작신호(ACT)를 일정시간 지연하여 출력하는 제1지연부(422), 및 제1지연부(422)의 출력신호를 일 입력으로 받고, 동작신호(ACT)를 이 입력으로 받아 출력하는 제1낸드게이트(NAND1)를 구비한다.
또한, 펄스 생성부(420)의 구성요소 중 제1지연부(422)는, 체인형태를 갖는 복수 개의 인버터를 구비하며, 입력되는 신호와 출력되는 신호의 위상이 같다.
또한, 전원공급부(400)의 구성요소 중 드라이빙부(460)는, 펄스(Pulse)의 토글링(toggling)에 응답하여 로직'하이'(High) 또는 로직'로우'(Low)로 드라이빙하는 제1드라이버(462)와, 제1드라이버(462)의 출력신호에 응답하여 외부전원전압(VDDext)을 드라이빙하는 제2드라이버(464), 및 제1드라이버(462)의 출력신호를 반전한 신호에 응답하여 펌핑전압(VPP)을 드라이빙하는 제3드라이버(466)를 구비한다.
여기서, 드라이빙부(460)의 구성요소 중 제1드라이버(462)는, 펄스(Pulse)를 입력받아 출력하는 제1인버터(INV1)를 구비한다.
또한, 드라이빙부(460) 구성요소 중 제2드라이버(464)는, 게이트(gate)로 입력받은 제1드라이버(462)의 출력신호에 응답하여 드레인-소스(drain-source) 접속된 외부전원전압(VDDext)과 전원입력노드(vol_input)가 연결되는 것을 제어하는 제1PMOS트랜지스터(PMOS1)를 구비한다.
또한, 드라이빙부(460) 구성요소 중 제3드라이버(466)는, 제1드라이버(462)의 출력신호를 반전하여 출력하는 제1인버터(INV1), 및 게이트(gate)로 입력받은 제1인버터(INV1)의 출력신호에 응답하여 드레인-소스(drain-source) 접속된 펌핑전압(VPP)과 전원입력노드(vol_input)가 연결되는 것을 제어하는 제2PMOS트랜지스 터(PMOS2)를 구비한다.
내부전압 생성부(200)는 종래기술에 대비하여 전원공급부(400)으로부터 제공된 전압 - 펌핑전압(VPP) 또는 외부전원전압(VDDext) - 을 전원으로 사용하는 점을 제외하고는 일반적으로 같은 구조를 가지므로 여기서는 설명하지 않도록 하겠다.
도 6은 본 발명의 실시예에 따른 회로 및 종래의 기술에 따른 회로에서 저전원을 사용하여 생성된 각각의 내부전압을 내부회로에서 사용하였을 때, 변동하는 내부전압의 전위레벨을 도시한 시뮬레이션(simulation) 그래프이다.
도 6을 참조하면, 본 발명의 실시예에 따른 회로 및 도 1에 도시된 종래의 기술에 따른 회로에서 저전원(VDD 1.6V)이 입력되어 생성된 각각의 내부전압(IN_VOL)을 내부회로(30, 300)에서 사용하였을 때 내부전압(IN_VOL)의 전위레벨이 서로 다르게 변동하는 것을 알 수 있다.
본 발명의 실시예에 따른 회로에 외부전원전압(VDDEXT)이 저전원이라는 것을 알려주는 동작신호(ACT)가 로직'하이'(High)로 활성화되어 입력되면, 일정시간 후에 펄스(Pulse)가 토글링(toggling)한다.
즉, 펄스(Pulse)가 토글링(toggling) 하는 구간에서는 생성된 내부전압(IN_VOL)을 내부회로(300)에서 사용해도, 도 1에 도시된 종래의 기술에 따른 회로에서 생성된 내부전압(IN_VOL)을 내부회로(30)에서 사용한 것에 비해 상대적으로 더 높은 전위레벨을 유지한다.
마찬가지로, 펄스(Pulse)가 토글링(toggling) 하는 구간에서 생성된 내부전압(IN_VOL)을 내부회로(300)에서 사용한 후에 다시 원래의 전위레벨로 회복되는 속 도가, 도 1에 도시된 종래의 기술에 따른 회로에서 생성된 내부전압(IN_VOL)을 내부회로(30)에서 사용한 후에 다시 원래의 전위레벨로 회복되는 속도보다 더 빠르다.
즉, 본 발명의 실시예에 따른 회로가 도 1에 도시된 종래의 기술에 비해 더 안정적인 동작을 하게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부전원전압의 전위레벨이 낮아져서 저전원이 입력되어도, 입력되는 타이밍을 알려주는 펄스를 이용하여 내부회로에서 사용되는 내부전압의 전위레벨을 안정적으로 유지할 수 있다. 이는 반도체 소자의 안정적인 동작을 가능하게 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어서 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 외부전원전압의 전위레벨이 낮아져서 저전원이 입력되어도, 입력되는 타이밍을 알려주는 펄스를 이용하여 내부회로에서 사용되는 내부전압의 전위레벨을 안정적으로 유지할 수 있다. 이는 반도체 소자의 안정적인 동작을 가능하게 한다.

Claims (25)

  1. 설정된 DRAM동작에 응답하여 활성화되는 동작신호를 외부 제어기로부터 입력받고, 상기 동작신호에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 전원공급수단; 및
    상기 전원공급수단으로부터 제공된 전압을 전원으로서 사용하는 내부전압 생성수단
    을 포함하는 내부전압 생성기.
  2. 제1항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 액티브(Active) 동작에서 상기 동작신호를 활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  3. 제1항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 리프레 쉬(refresh) 동작에서 상기 동작신호를 활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  4. 제1항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 노멀한 DRAM의 프리차지(precharge) 동작에서 상기 동작신호를 비활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  5. 제1항에 있어서,
    상기 전원공급수단은,
    상기 동작신호가 활성화될 경우 상기 펌핑전압을 상기 내부전압 생성수단의 전원으로 공급하는 것을 특징으로 하는 내부전압 생성기.
  6. 제1항에 있어서,
    상기 전원공급수단은,
    상기 동작신호가 비 활성화될 경우 상기 외부전원전압을 상기 내부전압 생성수단의 전원으로 공급하는 것을 특징으로 하는 내부전압 생성기.
  7. 제1항에 있어서,
    상기 전원공급수단은,
    상기 동작신호에 응답하여 일정시간 동안 토글링(toggling)하는 펄스를 생성하는 펄스 생성부; 및
    상기 펄스의 토글링(toggling)에 응답하여 상기 펌핑전압 또는 상기 외부전원전압을 드라이빙하는 드라이빙부
    를 구비하는 것을 특징으로 하는 내부전압 생성기.
  8. 제7항에 있어서,
    상기 펄스 생성부는,
    상기 동작신호를 일정시간 지연하여 출력하는 제1지연수단; 및
    상기 제1지연수단의 출력신호를 일 입력으로 받고, 상기 동작신호를 이 입력으로 받아 출력하는 제1낸드게이트
    를 구비하는 것을 특지으로 하는 내부전압 생성기.
  9. 제8항에 있어서,
    상기 제1지연수단은,
    체인형태를 갖는 복수 개의 인버터를 구비하는 것을 특징으로 하는 내부전압 생성기.
  10. 제7항에 있어서,
    상기 드라이빙부는,
    상기 펄스의 토글링(toggling)에 응답하여 로직'하이'(High) 또는 로직'로우'(Low)로 드라이빙하는 제1드라이버;
    상기 제1드라이버의 출력신호에 응답하여 상기 외부전원전압을 드라이빙하는 제2드라이버;
    상기 제1드라이버의 출력신호를 반전한 신호에 응답하여 상기 펌핑전압을 드라이빙하는 제3드라이버
    를 구비하는 것을 특징으로 하는 내부전압 생성기.
  11. 제10항에 있어서,
    상기 제1드라이버는,
    상기 펄스를 입력받아 출력하는 제1인버터를 구비하는 것을 특징으로 내부전압 생성기.
  12. 제10항에 있어서,
    상기 제2드라이버는,
    게이트로 입력받은 상기 제1드라이버의 출력신호에 응답하여 드레인-소스 접속된 상기 외부전원전압과 전원입력노드가 연결되는 것을 제어하는 제1PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 생성기.
  13. 제10항에 있어서,
    상기 제3드라이버는,
    상기 제1드라이버의 출력신호를 반전하여 출력하는 제2인버터; 및
    게이트로 입력받은 상기 제2인버터의 출력신호에 응답하여 드레인-소스 접속된 상기 펌핑전압과 전원입력노드가 연결되는 것을 제어하는 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부전압 생성기.
  14. 외부전원전압을 공급받아 기준전압을 생성하는 기준전압 생성수단;
    펌핑전압을 생성하는 펌핑전압 생성수단;
    설정된 DRAM동작에 대응하는 동작신호를 외부 제어기로부터 입력받고, 상기 동작신호에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 전원공급수단;
    상기 기준전압에 응답하여 내부전압을 생성하며, 상기 전원공급수단으로부터 제공된 전압을 전원으로서 사용하는 내부전압 생성수단; 및
    상기 내부전압을 입력받아 설정된 동작을 수행하는 내부회로
    를 포함하는 내부전압 생성기.
  15. 제14항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 액티브(Active) 동작에서 상기 동작신호를 활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  16. 제14항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 리프레쉬(refresh) 동작에서 상기 동작신호를 활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  17. 제14항에 있어서,
    상기 외부 제어기는,
    상기 외부전원전압의 전위레벨이 노멀한 DRAM의 프리차지(precharge) 동작에서 상기 동작신호를 비활성화시켜 출력하는 것을 특징으로 하는 내부전압 생성기.
  18. 제14항에 있어서,
    상기 전원공급수단은,
    상기 동작신호가 활성화될 경우 상기 펌핑전압을 상기 내부전압 생성수단의 전원으로 공급하는 것을 특징으로 하는 내부전압 생성기.
  19. 제14항에 있어서,
    상기 전원공급수단은,
    상기 동작신호가 비 활성화될 경우 상기 외부전원전압을 상기 내부전압 생성수단의 전원으로 공급하는 것을 특징으로 하는 내부전압 생성기.
  20. 설정된 DRAM동작에 응답하여 동작신호를 출력하는 단계;
    상기 동작신호에 응답하여 펄스가 토글링(toggling)하는 단계;
    상기 펄스의 토글링(toggling)에 응답하여 펌핑전압 또는 외부전원전압을 공급하는 공급단계; 및
    상기 펌핑전압 또는 상기 외부전압전압을 공급받아 내부전압을 생성하는 생성단계
    를 포함하는 내부전압 생성방법.
  21. 제20항에 있어서,
    상기 동작신호가 출력되는 단계는,
    외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 액티브(Active) 동작에서 상기 동작신호를 활성화시켜 출력하는 단계를 포함하는 내부전압 생성방법.
  22. 제20항에 있어서,
    상기 동작신호가 출력되는 단계는,
    외부전원전압의 전위레벨이 상대적으로 낮아지는 DRAM의 리프레쉬(refresh) 동작에서 상기 동작신호를 활성화시켜 출력하는 단계를 포함하는 내부전압 생성방법.
  23. 제20항에 있어서,
    상기 외부 제어기는,
    상기 동작신호가 출력되는 단계는,
    외부전원전압의 전위레벨이 노멀한 DRAM의 프리차지(precharge) 동작에서 상기 동작신호를 비활성화시켜 출력하는 단계를 포함하는 내부전압 생성방법.
  24. 제20항에 있어서,
    상기 공급단계는,
    상기 동작신호가 활성화되어 출력될 경우 상기 펌핑전압을 공급하는 단계를 포함하는 것을 특징으로 하는 내부전압 생성방법.
  25. 제20항에 있어서,
    상기 공급단계는,
    상기 동작신호가 비활성화되어 출력될 경우 상기 외부전원전압을 공급하는 단계를 포함하는 것을 특징으로 하는 내부전압 생성방법.
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