KR20090060681A - 코어 전압 방전 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

코어 전압 방전 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 오버 드라이브 신호가 디스에이블되면 방전 인에이블 신호를 인에이블시키는 방전 인에이블 신호 생성 수단, 상기 방전 인에이블 신호를 지연시켜 방전 지연 신호를 생성하는 지연 수단, 리프레쉬 신호에 응답하여 상기 방전 인에이블 신호 또는 방전 지연 신호를 선택적으로 코어 전압 방전 수단에 출력하는 선택 수단, 및 상기 선택 수단의 출력 신호의 인에이블 구간동안 코어 전압을 방전시키는 상기 코어 전압 방전 수단을 포함한다.
Figure P1020070127594
오버 드라이브, 코어 전압, 뱅크

Description

코어 전압 방전 회로 및 이를 이용한 반도체 메모리 장치{Circuit for Discharging Core Voltage and Semiconductor Memory Apparatus Using the Same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 코어 전압 방전 회로에 관한 것이다.
반도체 메모리 장치는 특정 상황 발생시 오버 드라이브(over drive) 동작을 수행하도록 구성된다. 오버 드라이브 동작은 타겟 레벨의 코어 전압을 소정 시간동안 타겟 레벨이상으로 승압하는 동작을 말한다. 이러한 오버 드라이브 동작은 리프레쉬, 리드, 또는 라이트 동작시 수행될 수 있다. 오버 드라이브 동작이 종료되면 타겟 레벨이상으로 승압된 코어 전압은 다시 타겟 레벨이 되어야 한다.
따라서 반도체 메모리 장치는 타겟 레벨의 코어 전압을 생성하고 오버드라이브 동작시에는 코어 전압을 타겟 레벨이상으로 승압하며, 오버 드라이브 동작이 종료되면 타겟 레벨이상의 코어 전압을 다시 타겟 레벨로 강하시키는 코어 전압 생성 회로를 포함한다.
도 1은 코어 전압 생성 회로를 뱅크별로 나타낸 것으로서, 제 1 코어 전압(Vcore_bank1)을 생성하는 제 1 코어 전압 생성 회로(10)와 제 2 코어 전 압(Vcore_bank2)을 생성하는 제 2 코어 전압 생성 회로(20)를 도시하였다. 이때, 상기 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압(Vcore_bank2)은 사용되는 뱅크가 서로 다르다.
상기 제 1 코어 전압 생성 회로(10)는 제 1 코어 전압 생성 수단(11), 제 1 오버 드라이빙 수단(12), 제 1 방전 인에이블 신호 생성 수단(13), 및 제 1 코어 전압 방전 수단(14)을 포함한다.
상기 제 1 코어 전압 생성 수단(11)은 제 1 액티브 신호(ACT1)에 응답하여 타겟 레벨의 제 1 코어 전압(Vcore_bank1)을 생성한다. 이때, 상기 제 1 코어 전압 생성 수단(11)은 기준 전압(Vref) 레벨을 기준으로 타겟 레벨의 상기 제 1 코어 전압(Vcore_bank1)을 생성한다.
상기 제 1 오버 드라이빙 수단(12)은 제 1 오버 드라이브 신호(over_drive1)의 인에이블 구간동안 타겟 레벨의 상기 제 1 코어 전압(Vcore_bank1)을 타겟 레벨이상으로 승압시킨다. 예컨데, 상기 제 1 오버 드라이빙 수단(12)은 상기 제 1 오버 드라이브 신호(over_drive1)의 인에이블 구간동안 상기 제 1 코어 전압(Vcore_bank1)과 외부 전압(VDD)을 단락시킴으로써 타겟 레벨 이상의 제 1 코어 전압(Vcore_bank1)을 생성한다.
상기 제 1 방전 인에이블 신호 생성 수단(13)은 상기 제 1 오버 드라이브 신호(over_drive1)가 디스에이블되면 소정 시간 인에이블되는 제 1 방전 인에이블 신호(dis_en1)를 생성한다.
상기 제 1 코어 전압 방전 수단(14)는 상기 제 1 방전 인에이블 신 호(dis_en1)의 인에이블 구간동안 타겟 레벨이상의 상기 제 1 코어 전압(Vcore_bank1)을 방전시켜 타겟 레벨로 강하시킨다. 이때, 상기 제 1 코어 전압 방전 수단(14)은 상기 기준 전압(Vref)과 타겟 레벨이상의 상기 제 1 코어 전압(Vcore_bank1)의 레벨을 비교하여 상기 제 1 코어 전압(Vcore_bank1)이 타겟 레벨이하로 강하되는 것을 방지한다.
상기 제 2 코어 전압 생성 회로(20)는 제 2 코어 전압 생성 수단(21), 제 2 오버 드라이빙 수단(12), 제 2 방전 인에이블 신호 생성 수단(23), 및 제 2 코어 전압 방전 수단(24)을 포함한다.
상기 제 2 코어 전압 생성 수단(21)은 제 2 액티브 신호(ACT2)에 응답하여 타겟 레벨의 제 2 코어 전압(Vcore_bank2)을 생성한다. 이때, 상기 제 2 코어 전압 생성 수단(21)은 상기 기준 전압(Vref) 레벨을 기준으로 타겟 레벨의 상기 제 2 코어 전압(Vcore_bank2)을 생성한다.
상기 제 2 오버 드라이빙 수단(22)은 제 2 오버 드라이브 신호(over_drive2)의 인에이블 구간동안 타겟 레벨의 상기 제 2 코어 전압(Vcore_bank2)을 타겟 레벨이상으로 승압시킨다. 예컨데, 상기 제 2 오버 드라이빙 수단(22)은 상기 제 2 오버 드라이브 신호(over_drive2)의 인에이블 구간동안 상기 제 2 코어 전압(Vcore_bank2)과 외부 전압(VDD)을 단락시킴으로써 타겟 레벨 이상의 제 2 코어 전압(Vcore_bank2)을 생성한다.
상기 제 2 방전 인에이블 신호 생성 수단(23)은 상기 제 2 오버 드라이브 신호(over_drive2)가 디스에이블되면 소정 시간 인에이블되는 제 2 방전 인에이블 신 호(dis_en2)를 생성한다.
상기 제 2 코어 전압 방전 수단(24)는 상기 제 2 방전 인에이블 신호(dis_en2)의 인에이블 구간동안 타겟 레벨이상의 상기 제 2 코어 전압(Vcore_bank2)을 방전시켜 타겟 레벨로 강하시킨다. 이때, 상기 제 2 코어 전압 방전 수단(24)은 상기 기준 전압(Vref)과 타겟 레벨이상의 상기 제 2 코어 전압(Vcore_bank2)의 레벨을 비교하여 상기 제 2 코어 전압(Vcore_bank2)이 타겟 레벨이하로 강하되는 것을 방지한다. 상기 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압(Vcore_bank2)은 타겟 레벨이 동일하다.
이와 같이 구성되고 동작되는 상기 제 1 코어 전압 생성 회로(10)와 상기 제 2 코어 전압 생성 회로(20)는 동시에 오버드라이브 동작을 수행할 수 있다. 즉 반도체 메모리 장치가 리프레쉬 동작을 수행할 때 상기 제 1 코어 전압 생성 회로(10)와 상기 제 2 코어 전압 생성 회로(20)는 동시에 오버드라이브 동작을 수행할 수 있다. 따라서 타겟 레벨이상으로 승압된 상기 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압(Vcore_bank2)은 동시에 방전되어 타겟 레벨로 강하될 수 있다. 타겟 레벨이상으로 승압된 상기 제 1 및 제 2 코어 전압(Vcore_bank1, Vcore_bank2)이 동시에 방전될 때 하나의 코어 전압이 방전될 때보다 많은 양의 전류(피크 전류)가 접지 전원으로 유입된다. 피크 전류로 인하여 접지 전원의 레벨이 높아지면 반도체 메모리 장치는 오동작할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 두개이상의 뱅크가 동시에 오버 드라이빙 동작을 수행할 경우 피크 전류를 감소시키기 위한 반도체 메모리 장치의 코어 전압 방전 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 코어 전압 방전 회로는 오버 드라이브 신호가 디스에이블되면 방전 인에이블 신호를 인에이블시키는 방전 인에이블 신호 생성 수단, 상기 방전 인에이블 신호를 지연시켜 방전 지연 신호를 생성하는 지연 수단, 리프레쉬 신호에 응답하여 상기 방전 인에이블 신호 또는 방전 지연 신호를 선택적으로 코어 전압 방전 수단에 출력하는 선택 수단, 및 상기 선택 수단의 출력 신호의 인에이블 구간동안 코어 전압을 방전시키는 상기 코어 전압 방전 수단을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 오버 드라이브 신호에 응답하여 제 1 코어 전압을 방전시키는 제 1 코어 전압 방전 회로, 및 제 2 오버 드라이브 신호에 응답하여 제 2 코어 전압을 방전시키며, 상기 제 2 코어 전압을 방전시키는 타이밍이 상기 제 1 코어 전압을 방전시키는 타이밍과 달라지거나 동일하도록 방전 타이밍 신호로써 제어하는 제 2 코어 전압 방전 회로를 포함한다.
본 발명에 따른 코어 전아 방전 회로 및 이를 이용한 반도체 메모리 장치는 두개이상의 뱅크가 동시에 오버 드라이빙 동작을 수행할 경우 피크 전류를 줄임으로써, 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 코어 전압 생성 회로(100), 및 제 2 코어 전압 생성 회로(20)를 포함한다. 상기 제 1 코어 전압 생성 회로(100)가 생성하는 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압 생성 회로(20)가 생성하는 제 2 코어 전압(Vcore_bank2)은 서로 다른 뱅크에서 사용된다.
상기 제 1 코어 전압 생성 회로(100)는 제 1 코어 전압 생성 수단(11), 제 1 오버 드라이빙 수단(12), 및 제 1 코어 전압 방전 회로(110)를 포함한다.
상기 제 1 코어 전압 생성 수단(11)은 제 1 액티브 신호(ACT1)가 인에이블되면 상기 제 1 코어 전압(Vcore_bank1)을 생성한다. 상기 제 1 코어 전압 생성 수단(11)은 상기 제 1 코어 전압(Vcore_bank1)과 기준 전압(Vref)을 비교하여 타겟 레벨의 상기 제 1 코어 전압(Vcore_bank1)을 생성한다.
상기 제 1 오버 드라이빙 수단(12)는 제 1 오버 드라이브 신호(over_drive1)의 인에이블 구간동안 타겟 레벨의 상기 제 1 코어 전압(Vcore_bank1)을 타겟 레벨이상(예를 들어, 외부 전압(VDD))으로 승압한다.
상기 제 1 코어 전압 방전 회로(110)는 타겟 레벨이상으로 승압되어진 상기 제 1 코어 전압(Vcore_bankl)을 상기 제 1 오버 드라이브 신호(over_drive1)와 리프레쉬 신호(REF)에 응답하여 타겟 레벨로 강하시킨다.
상기 제 1 코어 전압 방전 회로(110)는 제 1 방전 인에이블 신호 생성 수단(13), 지연 수단(111), 선택 수단(112), 및 제 1 코어 전압 방전 수단(14)을 포함한다.
상기 제 1 방전 인에이블 신호 생성 수단(13)은 상기 제 1 오버 드라이브 신호(over_drive1)가 디스에이블되면 제 1 방전 인에이블 신호(dis_en1)를 인에이블시킨다.
상기 지연 수단(111)은 상기 제 1 방전 인에이블 신호(dis_en1)를 지연시켜 방전 지연 신호(dis_dl)를 생성한다.
상기 선택 수단(112)은 상기 리프레쉬 신호(REF)에 응답하여 상기 제 1 방전 인에이블 신호(dis_en1) 또는 상기 방전 지연 신호(dis_dl)를 선택적으로 상기 제 1 코어 전압 방전 수단(14)에 출력한다. 예컨데, 상기 선택 수단(112)은 상기 리프레쉬 신호(REF)가 인에이블되면 상기 방전 지연 신호(dis_dl)를 상기 제 1 코어 전압 방전 수단(14)에 출력한다. 한편, 상기 선택 수단(112)은 상기 리프레쉬 신호(REF)가 디스에이블되면 상기 제 1 방전 인에이블 신호(dis_en1)를 상기 제 1 코어 전압 방전 수단(14)에 출력한다.
상기 제 1 코어 전압 방전 수단(14)은 상기 선택 수단(112)의 출력 신호(dis_en1 or dis_dl)의 인에이블 구간에서 타겟 레벨이상의 상기 제 1 코어 전압(Vcore_bank1)을 방전시켜 타겟 레벨로 강하시킨다. 이때, 상기 제 1 코어 전압 방전 수단(14)은 상기 기준 전압(Vref)과 상기 제 1 코어 전압(Vcore_bank1)을 비교하여 상기 제 1 코어 전압(Vcore_bank1)을 타겟 레벨로 강하시킬 때 상기 제 1 코어 전압(Vcore_bank1)이 타겟 레벨이하로 떨어지는 것을 방지한다.
상기 제 2 코어 전압 생성 회로(20)는 제 2 코어 전압 생성 수단(21), 제 2 오버 드라이빙 수단(22), 및 제 2 코어 전압 방전 회로(25)를 포함한다.
상기 제 2 코어 전압 생성 수단(21)은 제 2 액티브 신호(ACT2)에 응답하여 타겟 레벨의 상기 제 2 코어 전압(Vcore_bank2)을 생성한다.
상기 제 2 오버 드라이빙 수단(22)은 제 2 오버 드라이브 신호(over_drive2)의 인에이블 구간동안 타겟 레벨의 상기 제 2 코어 전압(Vcore_bank2)을 타겟 레벨이상(예컨데, 외부 전압(VDD))으로 승압시킨다.
상기 제 2 코어 전압 방전 회로(25)는 상기 제 2 오버 드라이브 신호(over_drive2)가 디스에이블되면 타겟 레벨이상으로 승압되어진 상기 제 2 코어 전압(Vcore_bank2)을 방전시켜 타겟 레벨로 강하시킨다.
상기 제 2 코어 전압 방전 회로(25)는 제 2 방전 인에이블 신호 생성 수단(23), 및 제 2 코어 전압 방전 수단(24)를 포함한다.
상기 제 2 방전 인에이블 신호 생성 수단(23)은 상기 제 2 오버 드라이브 신호(over_drive2)가 디스에이블되면 제 2 방전 인에이블 신호(dis_en2)를 인에이블시킨다.
상기 제 2 코어 전압 방전 수단(24)은 상기 제 2 방전 인에이블 신호(dis_en2)의 인에이블 구간동안 타겟 레벨이상의 상기 제 2 코어 전압(Vcore_drive2)을 방전시켜 타겟 레벨로 강하시킨다. 이때, 상기 제 2 코어 전압 방전 수단(24)은 상기 기준 전압(Vref)과 상기 제 2 코어 전압(Vcore_bank2)을 비 교하여 상기 제 2 코어 전압(Vcore_bank2)을 방전시킴으로써, 상기 제 2 코어 전압(Vcore_bank2)이 타겟 레벨이하로 내려가는 것을 방지한다.
이와 같이 구성된 제 1 및 제 2 코어 전압 방전 회로(110, 25) 및 이를 포함하는 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치가 오버 드라이빙 동작은 수행하지만 리프레쉬 동작이 아닐 경우를 설명한다. 즉, 복수개의 뱅크중 하나의 뱅크만이 오버 드라이빙 동작을 수행할 때를 설명한다.
제 1 코어 전압(Vcore_bank1)을 사용하는 뱅크가 오버 드라이빙 동작을 수행할 때를 설명한다.
제 1 오버 드라이브 신호(over_drive1)의 인에이블 구간동안 제 1 코어 전압(Vcore_bank1)은 타겟 레벨이상으로 승압된다.
상기 제 1 오버 드라이브 신호(over_drive1)가 디스에이블되면 제 1 방전 인에이블 신호(dis_en1)가 인에이블된다.
지연 수단(111)은 상기 제 1 방전 인에이블 신호(dis_en1)를 지연시켜 방전 지연 신호(dis_dl)를 생성한다.
디스에이블된 리프레쉬 신호(REF)를 입력 받은 선택 수단(112)은 상기 제 1 방전 인에이블 신호(dis_en1)를 제 1 코어 전압 방전 수단(14)에 출력한다.
상기 제 1 코어 전압 방전 수단(14)은 상기 제 1 방전 인에이블 신호(dis_en1)의 인에이블 구간동안 타겟 레벨이상으로 승압되어진 제 1 코어 전압(Vcore_bank1)을 방전시켜 타겟 레벨로 강하시킨다.
제 2 코어 전압(Vcore_bank2)을 사용하는 뱅크가 오버 드라이빙 동작을 수행할 때를 설명한다.
제 2 오버 드라이브 신호(over_drive2)의 인에이블 구간동안 상기 제 2 코어 전압(Vcore_bank2)은 타겟 레벨이상으로 승압된다.
상기 제 2 오버 드라이브 신호(over_drive2)가 디스에이블되면 제 2 방전 인에이블 신호(dis_en2)가 인에이블된다.
제 2 코어 전압 방전 수단(24)은 상기 제 2 방전 인에이블 신호(dis_en2)의 인에이블 구간동안 타겟 레벨이상으로 승압되어진 상기 제 2 코어 전압(Vcore_bank2)을 방전시켜 타겟 레벨로 강하시키다.
반도체 메모리 장치가 리프레쉬 동작중 오버 드라이빙 동작을 수행할 때를 설명한다. 즉, 두개 이상의 뱅크가 오버 드라이빙 동작을 수행할 때를 설명한다.
상기 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압(Vcore_bank2) 각각은 상기 제 1 및 제 2 오버 드라이브 신호(over_drive1, over_drive2)에 의해 타겟 레벨이상으로 승압된다.
상기 제 1 오버 드라이브 신호(over_drive1)가 디스에이블되면 상기 제 1 방전 인에이블 신호(dis_en1)가 인에이블된다. 상기 제 2 오버 드라이브 신호(over_drive2)가 디스에이블되면 상기 제 2 방전 인에이블 신호(dis_en2)가 인에이블된다.
상기 지연 수단(111)은 상기 제 1 방전 인에이블 신호(dis_en1)를 지연시켜 상기 방전 지연 신호(dis_dl)를 생성한다.
인에이블된 리프레쉬 신호(REF)를 입력 받은 선택 수단(112)은 상기 방전 지연 신호(dis_dl)를 상기 제 1 코어 전압 방전 수단(14)에 출력한다.
상기 제 1 코어 전압 방전 수단(14)은 상기 제 1 방전 인에이블 신호(dis_en1)가 지연되어 생성된 방전 지연 신호(dis_dl)를 입력 받는다. 상기 제 2 코어 전압 방전 수단(24)은 상기 제 2 방전 인에이블 신호(dis_en2)를 입력 받는다.
따라서 상기 제 1 코어 전압 방전 수단(14)은 상기 제 2 코어 전압 방전 수단(24)이 상기 제 2 코어 전압(Vcore_bank2)을 방전시키는 타이밍보다 늦게 상기 제 1 코어 전압(Vcore_bank1)을 방전시킨다.
도 4를 참조하면, 상기 제 1 코어 전압(Vcore_bank1)과 상기 제 2 코어 전압(Vcore_bank2)의 방전 타이밍이 서로 달라 접지 전원(VSS)으로 흐르는 피크 전류가 종래보다 높아지지 않는다는 것을 알 수 있다.
본 발명은 두개이상의 뱅크가 동시에 오버 드라이빙 동작을 수행할 경우, 자세하게는 각 뱅크에 사용되는 코어 전압이 타겟 레벨이상으로 승압되고 타겟 레벨로 강하될 경우 각 코어 전압을 한꺼번에 방전시키지 않음으로써 접지 전원으로 흐르는 피크 전류를 줄이는 기술이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 3은 도 2의 선택 수단의 상세 구성도,
도 4는 본 발명과 종래 기술을 비교한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 코어 전압 생성 회로 20: 제 2 코어 전압 생성 회로
110: 제 1 코어 전압 방전 회로 25: 제 2 코어 전압 방전 회로

Claims (10)

  1. 오버 드라이브 신호가 디스에이블되면 방전 인에이블 신호를 인에이블시키는 방전 인에이블 신호 생성 수단;
    상기 방전 인에이블 신호를 지연시켜 방전 지연 신호를 생성하는 지연 수단;
    리프레쉬 신호에 응답하여 상기 방전 인에이블 신호 또는 방전 지연 신호를 선택적으로 코어 전압 방전 수단에 출력하는 선택 수단; 및
    상기 선택 수단의 출력 신호의 인에이블 구간동안 코어 전압을 방전시키는 상기 코어 전압 방전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 코어 전압 방전 회로.
  2. 제 1 항에 있어서,
    상기 코어 전압 방전 수단은
    상기 선택 수단의 출력 신호가 인에이블되어 있는 동안 기준 전압과 상기 코어 전압을 비교하여 상기 코어 전압을 타겟 레벨까지 방전시키는 것을 특징으로 하는 반도체 메모리 장치의 코어 전압 방전 회로.
  3. 제 1 항에 있어서,
    상기 선택 수단은
    상기 리프레쉬 신호가 인에이블되면 상기 방전 지연 신호를 출력하고, 상기 리프레쉬 신호가 디스에이블되면 상기 방전 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 코어 전압 방전 회로.
  4. 제 3 항에 있어서,
    상기 선택 수단은
    상기 리프레쉬 신호가 인에이블되면 턴온되어 상기 방전 지연 신호를 상기 선택 수단의 출력 신호로서 출력하는 제 1 스위칭부, 및
    상기 리프레쉬 신호가 디스에이블되면 턴온되어 상기 방전 인에이블 신호를 상기 선택 수단의 출력 신호로서 출력하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 코어 전압 방전 회로.
  5. 제 1 오버 드라이브 신호에 응답하여 제 1 코어 전압을 방전시키는 제 1 코어 전압 방전 회로; 및
    제 2 오버 드라이브 신호에 응답하여 제 2 코어 전압을 방전시키며, 상기 제 2 코어 전압을 방전시키는 타이밍이 상기 제 1 코어 전압을 방전시키는 타이밍과 달라지거나 동일하도록 방전 타이밍 신호로써 제어하는 제 2 코어 전압 방전 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 방전 타이밍 신호는 리프레쉬 신호인 것을 특징으로 하는 반도체 메모 리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 코어 전압과 상기 제 2 코어 전압은 서로 다른 뱅크에서 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 코어 전압 방전 회로는
    상기 제 1 오버 드라이브 신호가 디스에이블되면 상기 제 2 코어 전압을 방전시키며,
    상기 제 2 코어 전압 방전 회로는
    상기 리프레쉬 신호에 응답하여 상기 제 2 오버 드라이브 신호가 디스에이블되면 상기 제 2 코어 전압을 방전시키거나 상기 제 2 오버 드라이브 신호가 디스에이블되고 소정 시간이후 상기 제 2 코어 전압을 방전시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 코어 전압 방전 회로는
    상기 제 2 오버 드라이브 신호가 디스에이블되면 방전 인에이블 신호를 인에이블시키는 방전 인에이블 신호 생성 수단,
    상기 방전 인에이블 신호를 상기 소정 시간 지연시켜 방전 지연 신호를 생성하는 지연 수단,
    상기 리프레쉬 신호에 응답하여 상기 방전 인에이블 신호 또는 상기 방전 지연 신호를 선택적으로 코어 전압 방전 수단에 출력하는 선택 수단, 및
    상기 선택 수단의 출력 신호에 응답하여 상기 제 2 코어 전압을 방전시키는 코어 전압 방전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 코어 전압 방전 회로는
    상기 제 1 오버 드라이브 신호가 디스에이블되면 방전 인에이블 신호를 인에이블시키는 방전 인에이블 신호 생성 수단, 및
    상기 방전 인에이블 신호에 응답하여 상기 제 1 코어 전압을 방전시키는 코어 전압 방전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929087A (zh) * 2012-10-31 2013-02-13 北京航空航天大学 一种用于微型照明的高效混合光源

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