KR20050013776A - 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치 - Google Patents
액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치Info
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- KR20050013776A KR20050013776A KR1020030052332A KR20030052332A KR20050013776A KR 20050013776 A KR20050013776 A KR 20050013776A KR 1020030052332 A KR1020030052332 A KR 1020030052332A KR 20030052332 A KR20030052332 A KR 20030052332A KR 20050013776 A KR20050013776 A KR 20050013776A
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Abstract
Description
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- 내부전압 구동 인에이블 신호에 인에이블되어, 반도체 메모리 장치의 내부동작에 사용되는 내부전압을 공급하기 위한 내부전압 공급수단; 및액티브동작 모드로 진입한 후에 소정의 구간동안과, 리드/라이트 동작에 대응하는 구간동안 상기 내부전압 구동 인에이블 신호를 활성화시켜 출력하는 내부전압 제어부를 구비하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 소정의 구간동안은상기 액티브 동작 모드로 진입한 후에 리드 또는 라이트 동작을 수행할 수 있는 시간이 보장되는 구간인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 내부전압 공급수단은상기 내부전압 구동 인에이블 신호에 인에이블되어, 제1 기준전압을 입력받아 메모리 코어영역에 공급되는 코어전압을 생성하여 출력하는 코어전압 생성부;상기 내부전압 구동 인에이블 신호에 인에이블되어, 제2 기준전압을 입력받아 메모리 코어영역의 주변영역에 공급되는 주변영역용 내부전압을 생성하여 출력하는 주변영역용 내부전압 생성부; 및상기 내부전압 구동 인에이블 신호에 인에이블되어, 외부에서 공급되는 전원전압보다 높은 레벨의 고전압을 생성하여 출력하는 고전압 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 내부전압 공급수단은외부에서 공급되는 전원전압의 전압변동에 관계없이 일정한 레벨을 가지는 밴드갭 레퍼런스 전압을 출력하는 밴드갭 레퍼런스 회로; 및상기 밴드갭 레퍼런스 전압을 입력받아 상기 제1 기준전압을 출력하는 제1 기준전압 발생회로; 및상기 밴드갭 레퍼런스 전압을 입력받아 상기 제2 기준전압을 출력하는 제2 기준전압 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 내부전압 제어부는상기 액티브동작 모드시에 활성화되어 입력되는 액티브 신호에 응답하여 소정의 제1 구간동안 제1 출력신호를 활성화시켜 출력하는 액티브 타이밍 제어부;프리차지 동작 모드시에 활성화되어 입력되는 프리차지 신호에 응답하여 소정의 제2 구간동안 제2 출력신호를 활성화시켜 출력하는 프리차지 타이밍 제어부;상기 제1 출력신호 또는 상기 제2 출력신호에 응답하여 제3 출력신호를 활성화시켜 출력하거나, 상기 리드/라이트동작에 대응하는 구간동안 상기 제3 출력신호를 활성화시켜 출력하는 내부전압 구동제어부; 및활성화된 클럭내부전압 구동 인에이블 신호에 인에이블되어 상기 제3 출력신호를 버퍼링하여 상기 인에이블신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 액티브 타이밍제어부에서 상기 액티브 신호에 응답하여 제1 출력신호를 활성화시키는 상기 제1 구간은 메모리 장치에서 액티브 구간으로 진입한 후에 리드또는 라이트 명령어에 대응하는 동작을 수행할 수 있는 최소한의 시간 이상으로 하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 액티브 타이밍 제어부는상기 액티브신호를 입력받아 버퍼링하여 출력하는 제1 버퍼링 수단;상기 제1 버퍼링 수단의 출력신호를 상기 제1 구간동안 지연시켜 출력하는 제1 지연부; 및상기 제1 버퍼링 수단의 출력과 상기 제1 지연부의 출력을 입력받아 상기 제1 출력신호를 출력하는 제1 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 프리차지 타이밍 제어부는상기 프리차지 신호를 입력받아 버퍼링하여 출력하는 제2 버퍼링 수단;상기 제2 버퍼링 수단의 출력신호를 상기 제2 구간동안 지연시켜 출력하는 제2 지연부; 및상기 제2 버퍼링 수단의 출력과 상기 제2 지연부의 출력을 입력받아 상기 제2 출력신호를 출력하는 제2 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 내부전압 구동제어부는상기 제1 출력신호를 반전하여 출력하는 제1 인버터;상기 리드/라이트 동작에 대응하는 구간동안 활성화되는 구동신호를 입력받아 반전시키는 제2 인버터;상기 제2 출력신호를 반전하여 출력하는 제3 인버터;상기 제1 내지 제3 인버터의 출력을 입력받아 상기 제3 출력신호를 출력하는 제3 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 내부전압 제어부의 출력부는상기 클럭내부전압 구동 인에이블 신호와 상기 제3 출력신호를 입력받는 제4 낸드게이트;상기 제4 낸드게이트의 출력을 반전하여 상기 인에이블신호를 출력하는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 내부전압 구동제어부는상기 제1 출력신호와, 상기 리드/라이트 동작에 대응하는 구간동안 활성화되는 구동신호와, 상기 제2 출력신호를 입력받아 상기 제3 출력신호를 출력하는 제1 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 내부전압 제어부의 출력부는상기 제3 출력신호와 반전된 상기 클럭내부전압 구동 인에이블 신호를 입력받아 상기 내부전압 구동 인에이블 신호를 출력하는 제2 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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