CN1497605A - 控制内部电源电压的加电斜率的内部电压转换器方案 - Google Patents

控制内部电源电压的加电斜率的内部电压转换器方案 Download PDF

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Abstract

本发明描述了斜坡电压电路，用于在初始加电或从休眠时期到半导体存储器件的启动转换时补充或提供更高的加电斜率。这样的斜坡电压电路响应于加电信号，能够将加电斜率提高至少两个量级，因此使得可以更快地接通器件。在一个实施例中，使用一个电平移动器来斜坡提升通电电压。在另一个实施例中，经由一个加电接通PMOS或耗尽型NMOS晶体管来将内部电压线路有效地短接到外部电压线路。

Description

控制内部电源电压的加电斜率的 内部电压转换器方案
技术领域
本公开涉及一种半导体存储器件，具体涉及包括用于提供内部电源电压的内部电源电压驱动器的半导体存储器件。
由于半导体存储器件的集成密度提高和需要高加电速度，存储单元阵列的内部电源电压产生装置的结构尤其是在手持系统中很重要。即，当内部电源电压随着外部电源电压升高时，在外部电源电压达到适当的电平之后，内部电源电压达到存储器件可以工作在稳定状态的电平。电压电平的上升时间的这个差别引起各种问题。
例如，当一个系统访问半导体存储器件时，如果系统仅仅按照外部电源电压电平来访问存储器件，则有可能系统使用还没有达到用于操作存储器件的最小电压电平的内部电源电压。这意味着半导体存储器件将引起差错。
背景技术
图1是传统的存储器件的方框图。在这个附图中，存储器件将被当作快闪存储器件。
存储器件包括内部电路60、内部电压转换器(IVC)500、待机IVC驱动器200、电源电平检测器120、CE缓冲器140和CMD缓冲器160。在加电期间，电源水平检测器120利用外部电源电压产生信号PDT。信号PDT向内部电路60和CMD寄存器160输入以复位在存储器件中的电平。待机IVC驱动器200按照参考电压Vref的电平将外部电源电压转换为内部电源电压。待机IVC驱动器200总是在加电后向内部电路提供内部电压。
在图1中，IVC 500包括有源IVC控制器和有源IVC驱动器。有源IVC控制器(图3的550)仅仅当CE缓冲器140和CMD寄存器160分别产生使能和忙信号是被启动。本领域内的技术人员将理解待机IVC控制器200用在用于降低功耗的待机模式中，而有源IVC驱动器(550)用在有源器件操作的时间期间以便即使当功耗高时也迅速地向存储器件提供足够的高压。
图2所示的电路一般用于待机IVC驱动器200中。在图2中，在加电期间，待机IVC驱动器200接收参考电压Vref和外部电源电压Vext以产生内部电压Vint。在待机IVC驱动器中，除了参考电压Vref之外没有信号被输入到驱动器200中。Vref本身不包括其他信号。Vref仅仅被外部电压Vext控制。因为待机IVC驱动器200总是在有源设备操作期间工作，因此驱动器200必须按照参考电压Vref的电平来产生内部电源电压Vint。在此期间，Vext和Vint的加电斜率彼此不同，如图4所示。如果内部电源电压按照外部电源电压被提供到存储器件，借此Vext在t1进入饱和电平Vext，则内部电源电压在时间范围A中保持低于最小操作电压Vdet。结果，可能在存储器件中出现差错。
一般，用于提供最小操作电压Vdet的Vint的上升时间已花费大约6微秒。但是近来，尤其是在手持系统中，需要IVC驱动器200在1微秒内向存储器件提供内部电源电压Vint。如图3所示，因为没有输入到IVC控制器550的加电信号输入，因此仅仅在加电期间由待机IVC驱动器提供现有技术的内部电压。
发明内容
因此，本发明提供了比现有技术高得多的内部电源电压。
附图说明
图1是传统的存储器件的方框图。
图2图解了传统的待机IVC驱动器。
图3图解了用于产生有源IVC使能信号的传统有源IVC控制器。
图4是对应于图2的时序图。
图5是按照本发明的存储器件的方框图。
图6图解了本发明的第一实施例。
图7图解了功率电平检测器。
图8是图7的时序图。
图9图解了有源IVC驱动器控制器。
图10图解了一个有源IVC驱动器。
图11图解了另一个有源IVC驱动器。
图12图解了调压器。
图13是对应于图6的时序图。
图14图解了本发明的第二实施例。
图15是本发明的第三实施例。
图16图解了Vint和Vext短接电路。
图17是对应于图14和15的时序图。
具体实施方式
参见图5，存储器件包括功率电平检测器120、内部电压转换器(IVC)600和内部电路60。内部电路60被理解为与图1的相同。在加电时，功率电平检测器120产生加电信号PDT。信号PDT启动IVC 600以产生内部电源电压Vint。IVC 600向内部电路60提供所需要的内部电源电压Vint。
在此加电用于概括地指电源从标称的零伏特到标称的电源电压的所计划的斜坡上升，不论这发生在例如诸如数字照相机的、手持的基于快闪存储器的器件的初始加电或启动时，还是发生在初始启动之后但是在休眠(或所谓的休眠)期间，其中已经或者降低(例如到待机电平)或消除了对于器件的内部电路的电源电压。
图6是图解本发明的第一实施例的方框图。图6包括电压电平检测器120、CE缓冲器140、CMD寄存器160、调压器400和IVC 600。按照现有技术，仅仅当使能CE缓冲器140或CMD寄存器160时启动有源IVC控制器650。CE缓冲器140提供芯片使能信息，并且CMD寄存器160提供读取、程序和擦除信息。电源电平检测器120的加电信号PDT不输入到IVC控制器650而是输入到CMD寄存器160和内部电路60来仅仅用于复位存储器件。与现有技术中没有加电信号PDT输入到IVC控制器650中相反，按照本发明，信号PDT在加电期间输入到IVC控制器650。
换句话说，每当三个信号——来自CE缓冲器140的芯片使能信号、来自CMD寄存器160的芯片忙信号或者来自功率电平检测器120的加电信号——之一有效时，启动新的IVC控制器650。
图7示出了本发明的电源电平检测器120。存在许多种类的电源电平检测器。虽然其他的功率电平检测器被考虑在本发明的精神和范围内，但是，按照本发明，特有的功率电平检测器120具有彼此串联的P-MOS和N-MOS耗尽型晶体管。两个晶体管的栅极共同连接到地。P-MOS晶体管MP3的源极连接到外部电压Vext，其漏极连接到节点N1和N-MOS晶体管MN3的漏极。用于P-MOS晶体管MP3的整体的n型阱连接到具有高电势的外部电源电压Vext。N-MOS晶体管MN3的源极连接到地。连接在节点N1和地之间的N-MOS晶体管MN3是耗尽型并且具有长沟道，因此提供了高阻抗。
如图7和8所示，节点N1的电平因为N-MOS耗尽型晶体管MN3而是地电平。当外部电源电压Vext达到P-MOS晶体管MP3的门限电压Vth时，P-MOS晶体管MP3在t1接通。在时间t1之后，节点N1从地向外部电源电压斜坡上升，但是不因为N-MOS耗尽型晶体管MN3而达到电压Vext。同时，加电信号PDT从地向电压Vext斜坡上升，并且因为反相器INV1的N-MOS晶体管(未示出)被关断而在短时间内达到电压Vext。当在反相器INV1中的N-MOS和P-MOS晶体管(未示出)的栅极到源极电压Vgs相同的时候，加电信号PDT下降到地电平。换句话说，当节点N1电平在t2达到某个脱扣点电平Va时，PDT变为逻辑低电平。一般，PDT在t2之前是逻辑高电平，在t2之后是逻辑低电平。结果，在时间t2之后结束加电时段。
在加电期间，加电信号PDT变高并且输入到IVC控制器。IVC(图6的600)——它包括有源IVC控制器(650)、有源IVC驱动器(300)和待机IVC驱动器(200)——从电源电平检测器(120)接收加电信号PDT。
如图5和9所示，有源IVC控制器650(见图9)接收逻辑高的加电信号PDT。有源IVC控制器650产生一个有源的IVC使能信号AIVCen。有源IVC控制器650包括控制逻辑电路800(连接到内部电源电压Vint)和电平移动器850。控制逻辑800包括或非门101和反相器103。或非门101接收加电信号PDT、芯片使能信号ChipEnable和芯片忙信号ChipBusy。按照本发明，因为功率电平检测器(图5中的120)产生逻辑高的加电信号PDT，因此或非门101的输出变为逻辑低。n-mos晶体管106的栅极的电平是逻辑高，这在反相器103的输出变高时接通晶体管106。因此节点N4变低和接通p-mos晶体管107。结果，外部电源电压Vext被提供到节点N5。具体上，控制逻辑电路800的输出通过电平移动器850被转换为另一个电平Vext，即与有效IVC使能信号AIVCen的电平相同。
存在许多类型的电平移动器850。在本发明中，电平移动器使用外部电压Vext作为电压源。即有源IVC使能信号AIVCen被提高到电平Vext。本领域内的技术人员将理解，在本发明的范围和精神内，可以使用其它类型。
当有源IVC使能信号AIVCen(这是有源IVC控制器650的输出)输入到有源IVC驱动器(图6的300)，驱动器(300)在节点N7产生内部电压Vint。图10示出了代表性的有源IVC驱动器。存在多种有源IVC驱动器。在本发明中，将说明两种这样的驱动器。本领域内的技术人员可以理解，在本发明的精神和范围内，可以使用其它类型。
图10示出了有源IVC驱动器之一，图11示出了另一种。图10的有源IVC驱动器310工作如下，外部电源电压Vext通过p-mos晶体管P1被提供到节点N7来作为内部电源电压Vint。类似地，在图11的有源IVC驱动器320中，外部电源电压Vext通过N-MOS晶体管M1被提供到节点N7来作为内部电源电压。两个有源IVC驱动器(图10的3 10、图11的320)的每个接收有源IVC使能信号AIVCen并且被其控制。在两种情况下，驱动器(310，320)接收参考电压信号Vref以及有源IVC使能信号AIVCen。
如图12所示，调压器400产生参考电压信号。因为可以在本发明中使用许多公知的调压器400中的任何一种，因此不再进一步说明。
下面参见图13。可以理解有源IVC驱动器(图10的310、图11的320)与待机IVC驱动器(图6的200)相比较具有高电荷(high charge)驱动能力。因此，当内部电源电压Vint通过有源IVC驱动器超过外部电源电压Vext时，内部电源电压的斜率大于待机IVC驱动器(200)。而且，内部电源电压的斜率Vint与外部电源电压Vext的几乎一样大。
可以使用几个有源IVC驱动器(图6的300)来向节点N7提供内部电源电压。优选的是，使用多个有源IVC驱动器(300)来提供内部电源电压Vint。这提高了内部电源电压的斜线上升速度(斜率)，并且最小化了在外部电源电压Vext之和内部电源电压Vint之间的速度差别。因此，可以在更新的和更需要的手持系统中以所需要的更短的时间来向内部电流提供内部电源电压Vint。
的确，本发明使得有可能实现比传统可能的高至少两个量级的加电电压上升斜率，使得存储器接通时间远小于所要求的最大1微秒。这使得可以在可能需要低达1微秒的加电时间的、而不是传统的待机功率技术所提供的几微秒到几毫秒的上升时间的、多数需要的数字照相机应用中使用本发明。
在图6、7和13中，在加电操作期间，功率电平检测器(图6和7中的120)产生逻辑高的加电信号PDT。
按照功率电平检测器的电平，IVC产生内部电源电压。内部电源电压Vint迅速紧密跟随外部电源电压Vext的上升而上升，直到内部电源电压达到了最小操作电压Vdet，如图13所示。
结果，内部电源电压迅速变为Vdet电平。在功率电平检测器(图7中的120)产生逻辑低并且图7的节点N1的电平超过Va电平之后，IVC驱动器(图10的310，图11的320)停止向节点N 7提供内部电源电压Vint。其后，连接到节点N7的内部电源电压仅仅从待机IVC驱动器被提供到外部电源电压Vext。如图13所示，在经过达到电平Vdet的时间t1之后，电源电压的斜率等于来自待机IVC驱动器(图6的200)的内部电源电压Vint。即使在时间t1之后的内部电源电压Vint的斜率跟随待机IVC驱动器的斜率，因为内部电源电压Vint已经在所需要的时间内达到了最小操作电压，因此系统正确地和无误差地工作。
相反，现有技术的有源IVC驱动器仅仅当存储器件接收到芯片使能信号和芯片忙信号(见图1)时才工作。而且，待机IVC驱动器(图1的200)仅仅在加电期间向内部电路提供内部电压。因此，不可能在1微秒内向内部电路提供内部电源电压，所述1微秒是近期系统中所要求的时间。
图14图解了本发明的第二实施例。
在这个实施例中，IVC600还包括Vint/Vext短接电路130。功率电平检测器120的加电信号PDT不输入到有源IVC控制器650，而是输入到Vint/Vext短接电路130。有源IVC控制器被CE缓冲器140和CMD寄存器160启动，如现有技术中那样。但是，重要的相反之处是，内部电源电压Vint通过由加电信号PDT控制的Vint/Vext短接电路被提供到节点N7。Vint/Vext短接电路如图16所示。可以从图16看出，加电信号PowerUp(PDT)输入到反相器INV2以接通P-MOS晶体管MP4，有效地将Vext短接到Vint。(在加电期间，加电信号PowerUp(PDT)变为逻辑高。P-MOS晶体管的栅极经由反相器INV2而变为逻辑低。P-MOS晶体管MP4接通并且外部电源电压Vext经由接通的晶体管连接到内部电源电压Vint，有效地将Vext短接到Vint。)在本发明的精神和范围内，P-MOS晶体管MP4可以改变为N-MOS晶体管(耗尽型和增强型)。
图17中图解了电短接两个电压Vext和Vint的有益结果。在加电期间，内部电源电压Vint斜坡上升并且精确地跟随外部电源电压Vext直到时间t1。此时，内部电源电压达到最小工作电压Vdet。在加电信号PDT变为逻辑低之后如上结合本发明的第一实施例所述，内部电源电压Vint的斜率跟随待机IVC驱动器(图14的200)。
结果，有可能提供在系统要求的时间内提供迅速斜坡上升的内部电源电压Vint。
图15是本发明的第三实施例。在这个附图中，加电检测器120的加电信号PDT输入到有源IVC控制器和Vext/Vint短接电路130。根据加电信号PDT同时输入到有源IVC控制器和Vext/Vint短接电路130，从外部电源电压Vext产生的内部电源电压Vint更快地斜坡上升。在这个混合实施例中，有源IVC控制器650具有三个输入PowerUp、ChipEnable和ChipBusy，如图9所示和如上所述。
本领域内的技术人员能够按照作为整体的在本文中的说明来实现本发明。已经给出多个细节以便提供对本发明的更彻底的理解。在其他情况下，未详细说明公知的特征，以便避免不必要地混淆本发明。
虽然在它的优选实施例中公开了本发明，在此所公开和图解的具体实施例不应被以限定的含义来考虑。实际上，根据本说明书对于本领域的技术人员显而易见的是，可以以多种方式来修改本发明。发明人将本发明的主题视为包括在此公开的各种元素、特征、功能和/或属性的所有组合子组合。
所附的权利要求定义了某些组合和子组合，它们被看作新颖的和非显而易见的。在这个或相关的文件中可以提供用于特征、功能、元素和/或属性的其他组合和子组合的从属权利要求。

Claims (24)

1.一种产生用于存储器件的内部工作电压的电路，包括：
一个功率电平检测器，接收用于产生加电信号的外部电压；
一个斜坡电压产生器，连接到功率电平检测器，并且被构造成当斜坡电压产生器接收加电信号时将内部工作电压斜坡降低到最小工作电压。
2.按照权利要求1的电路，还包括：
一个待机电压产生器，它被构造成在斜坡电压产生器已经斜线改变内部工作电压之后将内部工作电压至少保持在最小工作电压。
3.按照权利要求2的电路，其中斜坡电压产生器在达到最小工作电压之后关闭。
4.按照权利要求1的电路，其中在产生加电信号之前，斜坡电压产生器不产生输出电压。
5.按照权利要求1的电路，其中加电信号是启动信号，它表示休眠的存储器件操作的时段的结束。
6.一种产生用于存储器件的内部工作电压的电路，包括：
一个电压控制器，具有用于接收加电信号的输入，用于当接收到加电信号时产生控制信号；
一个或多个电压驱动器，每个具有单独的输入端和公共的输出端，每个电压驱动器被构造成当在各个输入端接收到控制信号时提高在公共输出端上的内部操作电压。
7.按照权利要求6的电路，其中电压控制器包括：
一组控制逻辑电路，包括多个输入端；
一个电压电平移动器，连接到控制逻辑电路的输出端。
8.按照权利要求7的电路，其中多个输入之一是加电信号。
9.按照权利要求7的电路，其中电压电平移动器被构造成从控制逻辑电路接收输出并且产生控制信号。
10.按照权利要求7的电路，其中至少一个电压驱动器包括：
一个第一电路部分，连接到外部电压线路；
一个电压提升电路部分，连接到第一电路部分，并且连接到所述公共输出端，电压提升电路被构造成当接收到控制信号时提升所述公共输端出的电压。
11.按照权利要求7的电路，它还包括：
一个待机电压产生器，被构造成在一个或多个电压驱动器已经将内部工作电压提升到最小工作电压之后将内部工作电压至少保持在最小工作电压。
12.按照权利要求11的电路，其中所述一个或多个电压驱动器的至少一个在达到最小工作电压之后关闭。
13.按照权利要求12的电路，其中所述一个或多个电压驱动器的全部在达到最小工作电压之后关闭。
14.按照权利要求11的电路，其中所述一个或多个电压驱动器比所述待机电压产生器具有更多的电压提升能力。
15.一种电压斜坡变化电路，产生用于存储器件中的内部工作电压，所述电压斜坡变化电路包括：
一个功率电平检测器，接收用于产生加电信号的外部电压；
一个短接电路，连接到外部电话线路，并且被构造成当短接电路接收到加电信号时将外部电压线与内部电压线短接。
16.按照权利要求15的斜坡变化电路，其中短接电路包括一个PMOS晶体管，它具有连接到外部电压线路的源极、用于接收加电信号的控制栅极和连接到内部电压线路的漏极。
17.按照权利要求15的斜坡变化电路，其中短接电路包括耗尽型NMOS晶体管，它具有连接到外部电压线路的源极、用于接收加电信号的控制栅极和连接到内部电压线路的漏极。
18.一种用于存储器件的内部电压斜坡变化电路，包括：
一个电压控制器，具有用于接收加电信号的输入，并且被构造成当接收加电信号时产生控制信号；
一个或多个控制器驱动器，各具有一个输入端和公共的输出端，每个控制器驱动器被构造成当接收到控制信号时在公共输出端上提升内部电压；
短接电路，连接到外部电压，并且被构造成当短接电路接收到加电信号时将公共输出端连接到外部电压。
19.按照权利要求18的斜坡变化电路，其中短接电路包括PMOS晶体管，它具有连接到外部电压的源极、用于接收加电信号的的输出的控制栅极和连接到公共输出端的漏极。
20.按照权利要求18的斜坡变化电路，其中短接电路包括耗尽型NMOS晶体管，它具有连接到外部电压的源极、用于接收控制信号的控制栅极和连接到公共输出端的漏极。
21.一种用于产生用于存储器件中的内部工作电压的方法，包括：
检测加电信号；
当检测加电信号时产生使能信号；
向一个或多个电压斜坡变化电路提供所述使能信号；和
当使能信号被提供到所述一个或多个电压斜坡变化电路时，将内部工作电压从零伏特斜坡变化为最小工作电压。
22.按照权利要求21的方法，还包括：
当内部工作电压已经达到最小工作电平时禁止所述一个或多个电压斜坡变化电路。
23.按照权利要求22的方法，还包括：在关闭所述一个或多个电压斜坡变化电路之后将内部工作电平至少保持在最小工作电压。
24.按照权利要求22的方法，还包括：
至少直到内部工作电压已经达到最小工作电压，也提供与所述一个或多个电压斜坡变化电路的工作一起工作的待机电压产生器，因此提高电压斜坡的上升时间。
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US10/272,404 2002-10-15

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659492B2 (en) 2005-01-18 2010-02-09 Beru Ag Method for operating an electrical device
CN1945732B (zh) * 2005-09-28 2010-05-12 海力士半导体有限公司 用于高速半导体存储器装置的延迟锁定环
US7994833B2 (en) 2005-09-28 2011-08-09 Hynix Semiconductor Inc. Delay locked loop for high speed semiconductor memory device
CN102890524A (zh) * 2011-07-20 2013-01-23 Nxp股份有限公司 功率控制设备及其方法
CN106024777A (zh) * 2015-03-31 2016-10-12 拉碧斯半导体株式会社 半导体装置以及电源供给方法
CN109887530A (zh) * 2014-05-29 2019-06-14 硅存储技术公司 用于嵌入式闪存装置的改进的通电次序

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7212067B2 (en) * 2003-08-01 2007-05-01 Sandisk Corporation Voltage regulator with bypass for multi-voltage storage system
US20050088222A1 (en) * 2003-10-27 2005-04-28 Stmicroelectronics, Inc. Chip enabled voltage regulator
JP2005176513A (ja) * 2003-12-11 2005-06-30 Sanyo Electric Co Ltd 電源回路
JP4549711B2 (ja) * 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
KR100571278B1 (ko) * 2004-04-20 2006-04-13 주식회사 하이닉스반도체 전압 상승 컨버터
KR20070034468A (ko) * 2004-05-14 2007-03-28 제트모스 테크놀로지 인코포레이티드 내부 전압 발생기 구조 및 전력 운영 방법
KR100610020B1 (ko) * 2005-01-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법
US7500081B2 (en) * 2005-09-30 2009-03-03 Intel Corporation Power-up implementation for block-alterable memory with zero-second erase time
US7602222B2 (en) * 2005-09-30 2009-10-13 Mosaid Technologies Incorporated Power up circuit with low power sleep mode operation
KR100763250B1 (ko) * 2006-02-22 2007-10-04 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로
KR100806127B1 (ko) * 2006-09-06 2008-02-22 삼성전자주식회사 피크 커런트를 감소시키는 파워 게이팅 회로 및 파워게이팅 방법
US8715235B2 (en) 2007-07-05 2014-05-06 Baxter International Inc. Dialysis system having disposable cassette and heated cassette interface
US7909795B2 (en) 2007-07-05 2011-03-22 Baxter International Inc. Dialysis system having disposable cassette and interface therefore
US7925910B2 (en) * 2007-07-19 2011-04-12 Micron Technology, Inc. Systems, methods and devices for limiting current consumption upon power-up
US9305609B2 (en) * 2008-04-30 2016-04-05 Micron Technology, Inc. System and method of command based and current limit controlled memory device power up
DE102008027392B4 (de) 2008-06-09 2019-03-21 Atmel Corp. Schaltung und Verfahren zum Betrieb einer Schaltung
KR101535267B1 (ko) * 2008-12-01 2015-07-09 삼성전자주식회사 파워-온 검출기, 파워-온 검출기의 동작 방법, 그리고 파워-온 검출기를 포함하는 메모리 장치
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
US10579087B2 (en) * 2018-05-02 2020-03-03 Silicon Laboratories Inc. System, apparatus and method for flexible control of a voltage regulator of an integrated circuit
CN112272022B (zh) * 2020-09-30 2022-11-08 合肥寰芯微电子科技有限公司 一种低功耗外部中断唤醒电路及其控制方法
CN112202432B (zh) * 2020-09-30 2022-11-22 合肥寰芯微电子科技有限公司 一种低功耗按键和外部中断兼容唤醒电路及其控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781784A (en) * 1992-07-09 1998-07-14 Zilog, Inc. Dynamic power management of solid state memories
JP2925422B2 (ja) * 1993-03-12 1999-07-28 株式会社東芝 半導体集積回路
US5896338A (en) * 1997-04-11 1999-04-20 Intel Corporation Input/output power supply detection scheme for flash memory
US5923156A (en) * 1997-08-15 1999-07-13 Micron Technology, Inc. N-channel voltage regulator
KR100308479B1 (ko) * 1998-08-11 2001-11-01 윤종용 컴퓨터 시스템 내에서 부트-업 메모리로 사용되는 플래시 메모리 장치 및 그것의 데이터 읽기 방법
JP2000155617A (ja) * 1998-11-19 2000-06-06 Mitsubishi Electric Corp 内部電圧発生回路
US6320454B1 (en) * 2000-06-01 2001-11-20 Atmel Corporation Low power voltage regulator circuit for use in an integrated circuit device
US6343044B1 (en) * 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
US6522193B2 (en) * 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659492B2 (en) 2005-01-18 2010-02-09 Beru Ag Method for operating an electrical device
CN1945732B (zh) * 2005-09-28 2010-05-12 海力士半导体有限公司 用于高速半导体存储器装置的延迟锁定环
US7994833B2 (en) 2005-09-28 2011-08-09 Hynix Semiconductor Inc. Delay locked loop for high speed semiconductor memory device
CN102890524A (zh) * 2011-07-20 2013-01-23 Nxp股份有限公司 功率控制设备及其方法
CN102890524B (zh) * 2011-07-20 2014-09-17 Nxp股份有限公司 功率控制设备及其方法
CN109887530A (zh) * 2014-05-29 2019-06-14 硅存储技术公司 用于嵌入式闪存装置的改进的通电次序
CN109887530B (zh) * 2014-05-29 2023-03-07 硅存储技术公司 用于嵌入式闪存装置的改进的通电次序
CN106024777A (zh) * 2015-03-31 2016-10-12 拉碧斯半导体株式会社 半导体装置以及电源供给方法
CN106024777B (zh) * 2015-03-31 2021-09-28 拉碧斯半导体株式会社 半导体装置以及电源供给方法

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