CN1421931A - 半导体集成电路及其测试方法 - Google Patents

Abstract

通过在正常操作模式与测试模式之间切换电源电路，而可靠地以低功率测试半导体集成电路的操作容限，其中在正常操作模式中，第一升压电源对存储芯和降压电源供电，以及在测试模式中，该存储芯由提供用于测试的波动电压的外部测试电源所供电，并且该降压电源由第二升压电源所供电。

Description

半导体集成电路及其测试方法

技术领域

本发明一般涉及一种半导体集成电路及其测试方法，特别涉及可以通过使施加到升压电源线的电压波动而测试其操作容限的半导体集成电路及其测试方法。

背景技术

例如笔记本型PC(个人计算机)和移动电话终端这样的电池驱动的电子装置广泛地使用DRAM(动态随机存取存储器)。为了延长由该装置所使用的电池的寿命，需要该装置以最小的功耗而工作。

然后，为了减小在DRAM中的功耗，通常的作法是降低外部电源电压，并且使用被降低的电压作为工作电源电压。

参照图1中所示的半导体集成电路DRAM5说明常规的半导体集成电路。图1中所示的半导体集成电路DRAM5包括存储芯1、接口电路2、逻辑电路3和电源电源4。接口电路2从地址控制线Add-Cont1接收地址信号和控制信号，以及通过数据线(DQ)从未示出的CPU(中央处理单元)接收数据信号，把上述信号提供到逻辑电路3，从逻辑电路3接收信号，并且把所接收信号通过数据线(DQ)提供到CPU。逻辑电路3根据从CPU接收的地址信号、控制信号等等确定每个内部电路的工作时序，对存储芯1执行读写操作，以及产生写入数据和读取数据。电源电路4把预定电压提供到存储芯1、接口电路2和逻辑电路3，从外部电源(高电压Vdd和地电压Vss)接收电能。

参照图2说明电源电路4所提供的电源。电源电路4把降压电源12、升压电源13、预充电电源14和负电压电源15提供到内部电路6，该电路中包括存储芯1、接口电路2和逻辑电路3。

降压电源12、升压电源13、预充电电源14和负电压电源15参照参考电压产生器11输出的参考电压产生并提供各个预定电压。

降压电源12产生一个电压，作为内部电源电压，其例如被提供到存储芯1、接口电路2和逻辑电路3的位线。升压电源13产生一个上升电压，其例如被提供到存储芯1的字线。预充电电源14例如把预充电电压提供到存储芯1。负电压电源15把反馈偏压提供到构成存储芯1的存储单元的晶体管，该存储单元存储电荷。

图3示出当电源被开启时在从降压电源12、升压电源13、预充电电源14和负电压电源15输出的电压之间的关系，并且作为从0电压增加的外部电源电压Vcc。当外部电源电压Vcc到达预定电压时，从负电压电源15输出的电压作为Vbb21(负电压)。当外部电源电压Vcc到达预定电压时，从预充电电源14输出的电压作为Vpr22(预充电电压)。类似地，当外部电源电压Vcc到达预定电压时，从降压电源12和升压电源13输出的电压被分别设置为Vii23(内部电源电压)和Vpp24(上升电压)。

图4示出参考电压产生器11的参考电压产生电路的一个例子。该参考电压产生电路包括pMOS31、pMOS32、nMOS33、nMOS34、缓冲放大器35和电阻元件36。

pMOS31和pMOS32作为电流镜像电路。在此，如果外部电源电压Vcc升高，则通过pMOS31的电流加大，并且nMOS34进入深度导电状态，其增加通过电阻元件36的电压降，并且点B的电压升高。从而，nMOS33进入深度导电状态，并且点A的电压下降。相反，如果外部电源电压Vcc下降，点A的电压上升。因此，点A提供相对于外部电源电压Vcc的改变保持稳定的电压。

尽管点A的电压被相对与温度和外部电源电压的改变而得到补偿，但是在构成该电路的晶体管中的波动的影响仍然存在。为了解决该问题，缓冲放大器35连接到点A，使得在晶体管中的变化消除，并且参考电压产生器11输出参考电压(Vref)。

图5示出pMOS调节电源的一个例子，其在下文中描述。图5的(A)中所示的pMOS调节电源包括pMOS41、pMOS42、pMOS43、nMOS44、nMOS45和nMOS46。在此，pMOS41和pMOS42作为电流镜像电路；nMOS44、nMOS45和nMOS46作为差分放大器48；以及pMOS43作为驱动器47。该pMOS调节电源接收作为该上升电压的外部电源电压Vcc以及作为最低电压的接地电压Vss。在图5的(A)中所示的pMOS调节电源被简单地在图5的(B)中示出。

接着，描述pMOS调节电源的操作。差分放大器48把驱动器47的输出电压Vii与参考电压Vref相比较，并且控制使得两个电压之差，即Vref-Vii，变为0。从而，驱动器47的输出电压Vii最终变为与参考电压Vref相同。

图5中所示的pMOS调节电源具有如下特征：

(1)由于到达驱动器47的输出电压Vii的负反馈，所获得的输出电电压Vii独立于负载电流；

(2)由于外部电源电压被施加到驱动器47的源极，因此对于外部电源电压Vcc的噪声的灵敏度倾向于较高；以及

(3)为了增加输出电压Vii相对于负载电流改变的稳定性，需要改进差分放大器48的响应，这导致插入放大器48的耗用电流变大到毫安量级。

pMOS调节电源的优点包括所产生电压的高平坦特性以及节约空间的特征。缺点包括对噪声的高灵敏度，并且需要较大的功耗。在此，高平坦特性是指当负载变化时输出电压具有很小的波动和/或当外部电源电压接近于内部电源电压时具有很小的波动。

图6示出在下文中所述的nMOS调节电源的一个例子。在图6的(A)中所示的nMOS调节电源包括由pMOS53所构成的第一驱动器57、由nMOS59所构成的第二驱动器61、由作为二极管的nMOS60所构成的Vth消除器62以及电阻元件63。在此，pMOS51和pMOS52构成电流镜像电路，以及nMOS54、nMOS55和nMOS56构成差分放大器58。

pMOS调节电源从升压电源13接收作为最高电压的升压电压Vpp、外部电源电压Vcc和作为最低电压的地电压Vss。pMOS调节电源被在图6的(B)中示出。

图6中所示的nMOS调节电源的差分放大器58接收参考电压Vref和负反馈电压Vin。由于Vth消除器62的存在，数值等于(Vin+Vth)的电压被施加到第二驱动器61的nMOS59的栅极(这意味着由Vth消除器62使得输出电压比nMOS55的栅极电压降低与Vth相等的量)。按照这种方式，比nMOS59的栅极电压降低Vth的电压被从nMOS59的源极输出，即获得Vin。

下面描述该操作过程。第一驱动器57的输出电压(Vin+Vth)被Vth消除器62转换为Vin，并且Vin被提供到差分放大器58。差分放大器58、第一驱动器57和Vth消除器52控制使得由Vth消除器62输出的输出Vin和参考电压Vref变为相同电压。从而，驱动器57的输出电压(Vin+Vth)变为等于(Vref+Vth)，并且从nMOS59的源极获得与比nMOS59的栅极电压低Vth的参考电压Vref的电压。

如果不存在Vth消除器62，则等于(Vref-Vth)的电压被从第二驱动器61输出。由于输出电压Vii变为取决于Vth，因此输出电压Vii取决于温度。

图6中示出的nMOS调节电源具有如下特征：

(1)由于没有反馈被施加到驱动器61的输出电压Vii，因此该输出的电压取决于负载电流的大小，另外当根据操作状态使得驱动器61的外部电源电压Vcc接近输出电压Vii时，nMOS59的漏极和源极之间的电压(Vds)变小，造成降低平坦性能的问题；

(2)驱动器61由nMOS所构成，相对于在外部电源电压Vcc中的噪声获得高稳定性；以及

(3)驱动器57的输出是稳定的，要求差分放大器58的较低响应，其把差分放大器58的耗用电流抑制到微安量级。

尽管nMOS调节电源具有高噪声抑制性能，但是输出电压的平坦性较低。

如上文所述，每个pMOS调节电源和nMOS调节电源各具有其优缺点。

考虑到低功耗，通常使用nMOS调节电源。

在图6中所示的nMOS调节电源中，考虑到由nMOS59所构成的第二驱动器61的Vth衰减的波动，升压电压(Vpp)被用于产生nMOS59的栅极电压(VG)的电路。

通常通过从外部来源施加Vpp以及通过改变Vpp的电压而检查半导体集成电路的操作容限。如果Vpp在检查时任意改变，则第二驱动器61的nMOS59的栅极电压也被改变。为了避免这种情况，通常使用两个Vpp产生电路，一个是用于存储芯的Vpp产生电路73，另一个是用于产生Vii的降压电源(例如，如图6中所示的nMOS调节电源)的Vpp产生电路71，如图7中所示。

每个用于存储芯的Vpp产生电路73和用于降压电源的Vpp产生电路71包括Vpp检测电路81、用于产生Vpp的振荡电路82、以及升压电路83，如图8中的(A)所示。Vpp检测电路81检测升压电路83的电压，并且控制用于产生Vpp的振荡电路82的振荡操作，以及由用于产生Vpp的振荡器82的输出操作该升压电路83。

参照图8说明Vpp检测电路的一个例子。图8(B)中所示的Vpp检测电路包括具有阻值R91的电阻元件91、具有阻值R92的电阻元件92、pMOS93、nMOS94、nMOS95、pMOS96和nMOS97、反相器98和反相器99。

pMOS93和pMOS96构成一个电流镜像电路，并且nMOS94、nMOS95和nMOS97构成一个差分放大器。

Vpp的电压被电阻元件91和电阻元件92所分压，并且获得电压Vpp’，其数值从下列公式(1)获得。

Vpp’＝Vpp*R92/(R91+R92)......(1)

电压Vpp’被施加到nMOS94的栅极。

另外，参考电压Vref被施加到nMOS95和nMOS97。

当Vpp’达到Vref或变得大于Vref时，即：

Vpp’≥Vref......(2)

高电平信号H被从nMOS97的漏极输出。H信号被提供到反相器98，然后提供到反相器99，其输出该H信号作为Vdet信号。

另一方面，当Vpp’小于Vref时，即：

Vpp’＜Vref......(3)

低电平信号L被从nMOS97的源极输出。L信号被提供到反相器98，然后提供到反相器99，其输出该L信号作为Vdet信号。

在图7中所示的情况中，Vpp检测电路必须被提供到用于存储芯的Vpp产生电路73，以及用于降压电源的Vpp产生电路71，从功耗的观点来看，这成为一个问题。

另外，通过为了避免功耗问题，在测试时，Vii23(内部电源电压)被桥接到升压电源线(Vpp电源线)，并且波动的外部电源电压被提供到升压电源线。

但是，例如在Vii＝1.5V以及Vcc最大值＝3.3V的情况中，大于两倍该内部电压的电压被施加到内部电路，增加信号的充电/放电电流，导致电源的较高噪声电平以及限制电路操作的时序容限的问题。

另外，当测试时在电路中产生问题时，不可能检测该问题是否由于Vii变得太高或者是由于栅极与源极之间的电压(Vgs)变得太高而造成的。

本发明考虑到上述问题而作出，并且本发明的目地是提供一种可以以较低的功耗测试操作容限的半导体集成电路的测试方法，以及可以以较低的功耗测试操作容限的半导体集成电路。

发明内容

本发明的一般目的是提供一种半导体集成电路，通过把波动电压施加到升压电源线可以测试其操作容限，以及一种测试方法，其避免由于现有技术的局限性和缺点所造成的一个或多个问题。

从下文的结合附图的描述中，本发明的特点和优点将变得更加清楚，或者可以根据在说明书中提供的思想实现本发明的过程中获得本发明的特点和优点。

本发明的目的以及其它特点和优点通过该半导体集成电路而实现，可以通过把波动电压施加到升压电源线而测试该集成电路的操作容限，以及其测试方法，该集成电路和方法在说明书中完整、清楚、简明和确切地描述，使得本领域的普通技术人员能够实现本发明。

根据本发明的目的为了实现这些和其它优点，如在此体现和广意描述，本发明半导体集成电路包括第一升压电源单元和第二升压电源单元。

在本发明的半导体集成电路中，在正常工作过程中，一个内部电压电路根据来自第一升压电源单元的功率产生内部功率。

在测试过程中，内部电源电路根据来自第二升压电源单元的功率产生内部功率，把第一升压电源置于待机状态。

为了在第一升压电源和第二升压电源之间切换，提供开关。该开关能够由从个部提供的测试信号所操作。按照这种方式，当测试操作容限时所需的功率消耗被降低。

本发明的半导体集成电路还可以用一个把功率提供到内部电源电路的升压电源来构成。

该半导体集成电路由本发明的测试方法所测试，其中一个外部电源把功率提供到升压电源线，以及另一个升压电源在测试过程中产生内部功率。

在正常过程中，升压电源把功率提供到升压电源线，并且升压电源产生内部功率。

该测试方法包括根据来自外部电源的测试信号，通过操作开关，切换用于正常操作和用于测试的电源电路。

本发明的测试方法适用于测试本发明的半导体集成电路，其可以通过把波动电压施加到升压电源线而测试。

附图说明

图1用于说明常规半导体集成电路；

图2用于说明电源电路提供的电源；

图3用于说明当启动外部电源时从降压电源、升压电源、预充电电源和负电源输出的电压的关系；

图4用于说明参考电压产生器的参考电压产生电路；

图5用于说明pMOS调节电源的一个例子；

图6用于说明nMOS调节电源的一个例子；

图7用于说明一个常规例子，其中提供用于存储芯的Vpp产生电路和用于降压电源的另一个Vpp产生电路；

图8用于说明在图7中所示的Vpp检测电路的一个例子；

图9为说明本发明的一个实施例的方框图的一个例子(第一个)；

图10用于说明测试标志信号；

图11用于说明振荡器的一个例子；

图12用于说明升压电路的一个例子；

图13用于说明开关单元的一个例子；

图14用于说明应用到DRAM的一个实施例；

图15用于说明读取操作；以及

图16为关于本发明的实施例的主要部分的方框图的一个例子(第二个)。

具体实施方式

在下文中，将参照附图描述本发明的实施例。

图9为根据本发明的半导体集成电路的方框图，其可以通过把波动电压施加到逢压电源线而被测试。图9中所示的半导体集成电路包括外部电源连接端101、第一振荡器102、第二振荡器103、第一升压电路104、第二升压电路105、Vpp检测电路106、存储芯107、降压电源108、开关SWA和开关SWB。

图9中所示的测试(TEST)标志信号例如是图10中所示由逻辑电路3输出到的电源电路4的信号，当由CPU提供测试命令和地址时，该逻辑电路3产生该信号。在正常操作中，测试标志信号处于低电平L，开关SWA被导通，开关SWB被断开，第一振荡器102被激活，第二振荡器103处于待机模式，第一升压电路104被激活，以及第二升压电路105处于待机模式。另外，由于开关SWA被导通，Vpp检测电路106的输出变为有效。从而，在正常操作中，第一升压电路104的输出被提供到存储芯107。

当测试时，测试标志信号处于高电平H，开关SWA被截止，开关SWA被导通，第一振荡器102变为待机模式，第二振荡器103变为有效，第一升压电路104变为待机模式，以及第二升压电路105变为有效。另外，由于开关SWB被导通，第二升压电路105的输出被提供到降压电源108。当测试时，波动的外部电源电压被通过外部电源连接端101连接到存储芯107。

按照这种方式，如图9中所示，实现该半导体集成电路，其操作容限可以用较低的功耗可靠地测试。

图11示出图9中所示的第一振荡器102和第二振荡器103。第一振荡器102和第二振荡器103是反馈型振荡器。第一振荡器102包括NAND电路133和反相器1341至反相器134N，第二振荡器103包括NAND电路131和反相器1321至反相器132M。当把高电平信号H提供到NAND133的所有输入端时，第一振荡器102开始振荡。当把高电平信号H提供到NAND电路131的所有输入端时，第二振荡器102开始振荡。

测试标志信号被提供到第二振荡器103，以及反相的测试标志信号被提供到第一振荡器102。另外，例如来自图8中所示的Vpp检测电路的Vdet输出被提供到第一振荡器102和第二振荡器103。

相应地，当Vdet信号为H(高电平)时，以及当测试标志信号为H时，半导体集成电路处于测试模式，其中第二振荡器103振荡，并且其输出被提供到第二升压电路105。另一方面，当Vdet信号为H时，以及当测试标志信号为L(低电平)时，该半导体集成电路处于正常工作模式，第一振荡器102振荡，并且其输出被提供到第一升压电路104。

图12示出在图9中示出的第一升压电路104和第二升压电路105的一个例子。在图12中，在(A)示出升压电路的结构，在(B)示出升压电路中的第一开关SW1的开/关时序，在(C)示出在升压电路中的第一节点的电压，在(D)示出在升压电路中的第二节点的电压，在(F)示出第一开关SW2的开/关时序，以及在(G)示出升压电路的输出Vpp的电压。在此，第一开关和第二开关的开/关时序例如根据图11中所示的振荡器的输出。

对操作的描述如下：

(1)在周期T1过程中，第一开关SW1被置于导通状态，外部电源电压VDD对第二节点预充电。

(2)然后，第一开关被置于断开状态(周期T2)，断开外部电源电压VDD。

(3)高电平信号H被提供到第一节点(周期T5)，对第二节点执行升压操作。

(4)几乎与把H信号施加到第一节点的同时，第二开关被置于导通状态(周期T3)，使第二节点的电压变为Vpp，其是升压电路的输出。

(5)然后，第二开关被置于截止状态(周期T4)。

(6)上述步骤(1)-(5)被重复执行。

图13示出包括在图9中的开关SWA和SWB的开关单元的一个例子。图13中所示的开关单元包括pMOS141、pMOS142、nMOS143、pMOS144、pMOS145、pMOS146、nMOS147、pMOS148、nMOS149、pMOS150以及nMOS151。图9中的第一升压电路104和外部电源连接端101连接到pMOS144的源极，该源极被施加第一升压电路104的输出或外部电源电压Vpp1。图9中的第二升压电路105例如把电压Vpp2提供到pMOS141的源极。测试标志信号被提供到nMOS143和nMOS149的栅极。反相的测试标志信号/测试被提供到nMOS147和nMOS151的栅极。pMOS144和pMOS145等效于图9中的开关SWA，并且pMOS141等效于图9中的开关SWB。图13中所示的输出信号VPPR被提供到图9中的降压电源108。另外，当把栅极信号提供到pMOS141和pMOS145时，pMOS142和pMOS146作为电平偏移电路。类似地，当把栅极信号施加到pMOS144时，pMOS148和pMOS150作为电平偏移电路。

下面进一步说明该操作过程。在正常操作条件下，测试标志信号为低电平信号L。相应地，nMOS143和nMOS149处于截止状态，nMOS147和nMOS151处于导通状态。由于nMOS147和nMOS151的漏极处于低电平，因此pMOS144和pMOS145被置于导通状态。另一方面，由于nMOS143处于截止状态，因此nMOS143的漏极处于高电平，并且pMOS141被置于截止状态。

从而，VPP1的电源电压被输出作为输出信号VPPR。在测试条件下，测试标志信号处于高电平。从而，nMOS143和nMOS149处于导通状态，并且nMOS147和nMOS151的漏极处于高电平，pMOS144和pMOS145被置于截止状态。另一方面，由于nMOS143处于低电平，因此，pMOS141被置于导通状态。

从而，VPP2的电源电压被输出作为输出信号VPPR。

常规开关单元包括pMOS141、pMOS142、nMOS143、pMOS145、pMOS146、和nMOS147。但是，在该结构中，在VPP1＞＞VPPR的情况下，pMOS145的反相偏压变为正向方向，并且存在不能够通过施加电压而执行正确的测试。

为了避免上述问题，本发明的电路另外采用如图13中所示的pMOS144。另外，采用较低电平偏移，以便于获得可靠的控制操作。按照这种方式，不存在pMOS145的反相偏压变为正向方向的情况，并且任意信号可以作为VPP1而施加。

图14和图15用于说明把本发明应用于DRAM的一个例子。图14为示出图10中所示的存储芯的一部分的电路图。读出放大器电路放大单元阵列A和单元阵列B的信号。读出放大器电路根据在线路BT0和BT1上的信号选择一个单元阵列。存储单元包括nMOS121和电容器122。Vpp被通过字线WL施加到nMOS121的栅极。另外，nMOS121的源极被连接到位线BL，以及电容器122的两端之一连接到nMOS121的漏极。另外，一个单元阳极电压被施加到电容器122的另一端。存储单元的写入操作和读出操作用普通方法来执行。下面描述关于该电源的情况。

由pMOS调节电源71或nMOS调节电源72所产生的内部电源电压(Vii)被提供到PSA线路，并且Vss被提供NSA线路。内部电源电压(Vii)和Vss被分别通过pMOS111、pMOS112、nMOS113和nMOS114提供到位线BL和/BL。根据提供到BRS线路的控制信号，以预定的时序通过VPR线路给出在位线BL和/BL之间的预充电电压Vpr。

根据图15，简要地描述读取操作。

(1)为了在读出放大器无效时把位线之间的电压控制在Vpr，一个BRS信号被提供到BRS线路。

(2)共用读出放大器电路的一个单元振列被提供到线路BT0和BT1的信号所选择。

(3)根据读取的请求读出存储单元的电容器122的数据，并且逻辑电路产生一个请求信号，从而，字线的WL信号被激活，并且被设置为Vpp电平。

(4)当Vpp被提供到nMOS121的栅极时，电容器122的电荷(数据)被读取(X)。

(5)由从PSA线路和NSA线路提供的Vii和Vss信号在位线BL和/BL上获得被放大的数据(Y)。

(6)由DB线路输出所读取的数据。

在此，尽管参照图9说明使用第一升压电路104和第二升压电路105的例子，但是也可以不用如图16中所示的第二升压电路105而实现本发明。

如上文所述，根据本发明，实现能够以低功耗测试操作容限的该半导体集成电路的测试方法，以及可以根据该测试方法而测试的半导体集成电路。

另外，本发明不限于这些实施例，而是可以作出各种改变和变化而不脱离本发明的范围。

本申请基于在2001年11月29日于日本专利局递交的日本在先申请No.2001-364685，其全部内容包含于此以供参考。

Claims (11)

1.一种半导体集成电路，其可以使施加到升压电源线的电压发生波动而被测试，其中包括：

连接到升压电源线的外部电源连接端，

第一升压电源，

第二升压电源，以及

内部电源电压产生电路，其中当该半导体集成电路要被测试时，外部电源连接端连接到外部电源，以及内部电源电压产生电路根据来自第二升压电源的功率产生内部电源电压。

2.根据权利要求1所述的半导体集成电路，其中当该半导体集成电路处于正常工作条件下，第一升压电源把功率提供到升压电源线，以及内部电源电压产生电路根据来自第一升压电源的功率产生内部电源电压。

3.根据权利要求1所述的半导体集成电路，其中当该半导体集成电路要被测试时，第一升压电源被置于待机状态。

4.根据权利要求3所述的半导体集成电路，其中第一升压电源被来自外部的测试信号置于待机状态。

5.根据权利要求1所述的半导体集成电路，其中进一步包括：

第一开关，其被提供在外部电源连接端和内部电源电压产生电路之间，以及

第二开关，其被提供在第二升压电源和内部电源电压产生电路之间，其中当该半导体集成电路要被测试时，第一开关被开路，以及第二开关被闭合，并且当半导体集成电路处于正常操作条件下时，该第一开关被闭合，以及第二开关被开路。

6.根据权利要求5所述的半导体集成电路，其中第一开关和第二开关由来自外部的测试信号所控制。

7.根据权利要求5所述的半导体集成电路，其中第一开关采用MOS晶体管的两级结构，以及用于执行电平偏移的控制信号被提供到每个MOS晶体管的栅极。

8.一种半导体集成电路，其可以通过使施加到升压电源线的电压发生波动而被测试，其中包括：

连接到升压电源线的外部电源连接端，

升压电源，以及

内部电源电压产生电路，其中当该半导体集成电路要被测试时，外部电源连接端连接到外部电源，升压电源与升压电源线断开，以及内部电源电压产生电路根据来自升压电源的功率产生内部电源电压。

9.一种用于半导体集成电路的测试方法，该集成电路包括第一升压电源、第二升压电源和从第一升压电源和第二升压电源提供升压电的升压电源线，通过使施加到升压电源线的电压波动而测试该半导体集成电路，其中当要测试半导体集成电路时，该升压电源线通过外部电源连接端由外部电源供电，并且根据第二升压电源的输出电压产生内部功率。

10.根据权利要求9所述的测试方法，其中当该半导体集成电路在正常操作下时，该升压电源线由第一升压电源所供电，该内部功率由第一升压电源所产生。

11.根据权利要求9所述的测试方法，其中由来自外部的测试信号切换用于正常操作的电源电路和用于测试的电源电路。

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