CN1574074A

CN1574074A - 半导体存储器件

Info

Publication number: CN1574074A
Application number: CNA2004100489160A
Authority: CN
Inventors: 村久木康夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-09
Filing date: 2004-06-09
Publication date: 2005-02-02
Anticipated expiration: 2024-06-09
Also published as: US6999335B2; US20040246763A1; JP2004362720A; CN100442386C; KR20040105628A

Abstract

一种半导体存储器中，它采用为了产生基准电位而对基准单元电容能任意写入数据“0”、数据“1”的构成，并具有存储写入数据的非易失性电容。用这种构成可无需修正掩模而基准电位能微调，能提高成品率。另外，还具有能只改写基准单元电容的装置。用这种构成，能减小基准电位的误差，提高成品率。

Description

半导体存储器件

技术领域

本发明涉及非易失性存储器件，具体涉及1T1C型铁电存储器(FRAM(Ferroelectric Randon Access Memory)铁电随机存储器)的读出动作中基准电位的发生技术。

背景技术

图11示出已有的1T1C(1个晶体管1个电容器)型铁电存储器的构成。

图中是表示1行2n列1个I/O构成的存储单元阵列，n能取任意的整数。

1001～1008为1T1C型铁电存储单元。1011～1014为将具有互补关系的位线BLt[2n+1:0]、BLb[2n+1:0]的电位差放大的读出放大器。Cb为位线的寄生电容。1021～1024为产生基准电位的基准单元。1031为进行基准电位调整的基准电位调整器。

还有，BLt[2n+1:0]表示整个BLt[0]、BLt[1]、～BLt[2n+1]，BLb[2n+1:0]表示整个BLb[0]、BLb[1]、～BLb[2n+1]。上述之中，位线BLt[0]和BLb[0]、位线BLt[1]和BLb[1]、位线BLt[2n+1]和BLb[2n+1]等分别有互补关系。

WL为有选择地将1T1C型铁电存储单元中铁电电容的第1端与位线连接的选择信号。

CP为将电源电压或地电位加在1T1C型铁电存储单元中铁电电容的第2端上的单元极板接线。

REFWL为将基准单元的铁电电容的第1端与位线连接的选择信号。

REFCP为将电源电压或地电位加在基准单元的铁电电容的第2端上的基准单元极板接线。

REFEQ为使位线电位相等用的等电位晶体管导通的控制信号。

EQN为连接位线之间的结点。

REFST为对基准单元的铁电电容施加规定电压用的选择信号。

REFSET为对基准单元的铁电电容施加电源电压或地电位的基准单元写入线。

FE_tb[m:0]为存储调整基准电位用的电荷的铁电电容。

EQLEVEL为将电荷存在调节基准电位用的FE_tb[m:0]中的电位。

EQSET为将电荷存在FE_tb[m:0]中用的控制信号。

EQADJUST为通过连接EQNA和EQN而放出存在FE_tb[m:0]中的电荷并调整基准电位的控制信号。

图12表示该已有技术的时序图。

在时刻t1，WL、REFWL为VPP电平(电源电压VDD+“NMOS Vt”)，铁电存储单元的铁电电容的第1端分别与BLt[2n+1:0]连接，基准单元的铁电电容的第1端也分别与BLb[2n+1:0]连接。

在时刻t2，CP、REFCP为VDD电平(电源电压电平)，在时刻t3，CP、REFCP为地电平，通过以上动作，对BLt[2n+1:0]进行铁电存储单元的读出(关于读出的详细原理请基准(特开平8-115596号公报))，从BLb[2n+1:0]读出写入基准单元的数据。

在时刻t4，BLb[2n+1:0]的所有的BLb[2n+1:0]相等。基准单元的铁电电容FE_b[n:0]中预先写入数据“1”FE_t[n:0]中预先写入数据“0”。利用该等值化，则BLb[2n+1:0]的电位变成基准电位。设从BLt[2n+1:0]读出的数据“1”的电位为vH，数据“0”的电位为vL，则该等值化处理时的基准电位Vrefe变成

Vref_e＝(vH+vL)/2。

在时刻t4a，EQN和EQNA连接。这时，由于将REF LEVEL作为地电平，所以根据与EQNA连接的FE_tb[m:0]的容量进行电荷再分配，EQN的电位下降。这一动作为基准电位Vref的调节动作。

在时刻t5，EQADJUST成为地电位，基准电位的调整动作结束。

在时刻t6，读出放大器起动，进行BLt[2n+1:0]、基准电位BLb[2n+1:0]的放大动作。

在时刻t7，从BLb[2n+1:0]切断基准单元的铁电电容。

在时刻t8，当基准电位调整结点EQNA的预充电开始时，REFST就变成VPP电平，在时刻t9，数据“0”开始写入基准单元FE_t[n:0]。

在时刻t10，CP变成VDD电平，再次将数据“0”写入1T1C铁电存储单元，在时刻t11，数据“0”的再次写入动作结束。

在时刻t12，WL为地电平，从BLt[2n+1:0]切断1T1C存储单元的铁电电容。

在时刻t13，REFSET为地电平，数据“0”写入基准单元的铁电电容FE_t[n:0]的动作结束，REFST变成地电平，由REFSET切断基准单元FE_t[n:0]的第1端，由地电平切断FE_b[n:0]的第1端。

在时刻t15，位线BLt[2n+1:0]、BLb[2n+1:0]放电至地电平，读出动作结束(例如参照特开平8-115596号公报第12页、第16图)。

但是，用已有的方法，基准电位Vref恰好变成向1T1C型铁电存储单元读出位线输出的[数据“1”]和[数据“0”]的中间电位，而且，该调节只能是增加或减少一定的电压ΔVref的调节。即，在已有的方法中作为基准电位，

Vref H＝Vref+ΔVref

Vref M＝Vref

Vref L＝Vref-ΔVref

Vref被限制为只设定成向1T1C型铁电存储单元读出的位线输出的[数据“1”]、和[数据“0”]的恰好中间电位的三个值。这样，存在的问题是对于1T1C的动作上最重要的基准电位不能进行微调，成品率难以提高。另外，由于记忆后的基准电位误差增大，所以铁电存储器在记忆上也存在问题。

发明内容

本发明的半导体存储器件，包括

分别连接第1、第2、第3及第4铁电存储单元的第1、第2、第3、及第4位线；

和所述第1、第2、第3、及第4位线分别成对并与读出放大电路连接的第5、第6、第7、及第8位线；

基准字线被激活时与各所述第5、第6、第7、及第8位线连接的第1、第2、第3、及第4基准单元电容；

基准单元写入控制线选择信号被激活时与各所述第1、第2、第3、及第4基准单元电容连接的第1、第2、第3及第4基准单元写入控制线；

等值控制信号被激活时使所述第5、第6、第7、及第8位线的电位等值化的等值电路；

以及将所述第1、第2、第3、及第4基准单元写入控制线中至少一个电位和其它基准单元写入控制线中至少一个独立并有选择地设定为第1电位或第2电位的电位设定电路，

采用这一构成能将所要的数据写入多个基准单元电容。通过改变写入基准单元电容的[数据“0”]和[数据“1”]的比例，就能对基准电位进行微调，提高成品率。

另外，采用的构成为，利用非易失性存储器件的存储数据，进行所述电位设定电路对所述第1、第2、第3、及第4基准单元写入控制线的电位设定。

另外，所述第1、第2、第3、及第4基准单元电容为铁电电容。

另外，采用的构成为，在每个读出周期利用所述非易失性存储器件的存储数据，改变所述电位设定电路对第1、第2、第3、及第4基准单元写入控制线的电位设定，

因此，在每个读出周期能改变写入基准单元的数据，每进行一次读出，只要改变写入基准单元的数据，就能抑制存储痕迹。还能安装检测动作环境的电路(温度检测等)，根据动作环境，来调整基准电位，能利用基准电位的最佳设定来提高成品率。

另外，采用的构成为，利用激活所述基准字线，所述第1基准单元电容的第1端、所述第2基准单元电容的第1端、所述第3基准单元电容的第1端、及所述第4基准单元电容的第1端分别与所述第5、第6、第7、及第8位线连接，利用激活所述写入控制信号，所述第1基准单元电容的所述第1端、所述第2基准单元电容的所述第1端、所述第3基准单元电容的所述第1端、及所述第4基准单元电容的第1端分别与所述第1、第2、第3、及第4基准单元写入控制线连接。

另外，所述第1、第2、第3、及第4基准单元电容为铁电电容。

另外，在没有选择包括所述第1、第2、第3、及第4铁电存储单元的存储单元阵列时，所述第1基准单元电容的所述第1端、所述第2基准单元电容的所述第1端、所述第3基准单元电容的所述第1端、及所述第4基准单元电容的所述第1端分别与第1、第2、第3、及第4基准单元写入控制线连接，控制所述第1基准单元电容的第2端、所述第2基准单元电容的第2端、所述第3基准单元电容的第2端、及所述第4基准单元电容的第2端，能将数据写入所述第1、第2、第3、及第4基准单元电容，

虽然存在的问题有基准电位在记忆后误差增大，由于基准电位误差的原因，而记忆不良，但根据该构成，因能独立进行基准单元的写入动作，所以通过在即将进行存储单元的读出之前进行基准单元的写入动作，就能减少基准电位的误差，扩大读出动作界限，改进记忆不良的情况。另外，基准单元的写入动作能任意地进行。

另外，采用的构成为，包括电源检测电路，在电源接通后能自动地执行对所述第1、第2、第3、及第4基准单元电容再次写入数据的基准单元再次写入动作，利用这一构成，因为通过接通电源能自动地进行基准单元的写入，所以用户不必进行基准单元写入动作，能改进所述记忆不良的情况。

附图说明

图1为本发明一实施形态的半导体存储器件的构成图。

图2为本发明一实施形态的时序图。

图3为本发明一实施形态中I/O＝8时半导体存储器件的构成图。

图4为本发明一实施形态中I/O＝8时对某基准单元的数据固定写入数据的情况下半导体存储器件的构成图。

图5为本发明一实施形态的对每个单元极板仅写入同一数据时的时序图。

图6为本发明一实施形态的对每个单元极板写入不同的数据时的时序图。

图7为表示该实施形态的设定基准单元写入控制线电位的电路一示例。

图8为表示该实施形态的设定基准单元写入控制线电位的电路的其它示例。

图9为检测电源电压后进行写入基准单元情况下的本发明一实施形态的半导体存储器件构成图。

图10为图9的时序图。

图11为已有例子的半导体存储器件的构成图。

图12为该已有例子的时序图。

具体实施方式

以下参照图1～图10说明本发明的实施形态。

图1为表示本发明一实施形态的1T1C型铁电存储器件的构成图。

101～108为1T1C型铁电存储单元。

111～114为将位线BLt[2n+1:0]和BLb[2n+1:0]的电位差放大的读出放大器。

121～124为向位线BLb[2n+1:0]输出基准电位的基准单元。FE_t[n:0]、FE_b[n:0]为铁电电容。Cb为位线BLt[2n+1:0]和BLb[2n+1:0]的寄生电容。

WL为施加使1T1C型存储单元101～108的铁电电容的第1端与位线BLt[2n+1:0]连接的选择信号的字线。

CP为以VDD或地电平驱动1T1C型存储单元101～108的铁电电容101～108的第2端的单元极板线。

REFWL为施加使基准单元121～124的铁电电容FE_t[n:0]和FE_b[n:0]的第1端与位线BLb[2n+1:0]连接的选择信号的基准字线。

REFCP为以VDD或地电平驱动基准单元121～124的铁电电容FE_t[n:0]和FE_b[n:0]的第2端的单元极板线。

REFST为使基准单元121～124的铁电电容FE_t[n:0]和FE_b[n:0]的第1端分别与基准单元写入控制线REFSET_t[n:0]和REFSET_b[n:0]连接的选择信号。

EQN为用于使BLb[2n+1:0]等值化的等值线，构成等值化电路，该等值化电路用该等值线EQN及与其相连接的晶体管Q1～Q4，在激活等值化控制信号REFEQ时，使第5、第6、第7、及第8位BLb[0]、BLb[1]、BLb[2]、BLb[3]的电位等值。

关于读出动作，现利用图2的时序图加以说明。

在时刻t1，WL、REFWL变成VPP电平(电源电压VDD+“NMOS Vt”以上)，铁电存储单元的铁电电容的第1端分别与BLt[2n+1:0]连接，基准单元的铁电电容的第1端也分别与BLb[2n+1:0]连接。

在时刻t2，CP、REFCP进而变成VDD电压(电源电压电平)，在时刻t3，通过CP、REFCP变成地电平，对BLt[2n+1:0]进行铁电存储单元的读出(读出详细原理和特开平8-115596号公报相同)，对BLb[2n+1:0]读出写入基准单元的数据。

在时刻t4，所有的BLb[2n+1:0]被等值化。利用该等值处理，BLb[2n+1:0]的电位变成基准电位Vref。

写入基准单元的铁电电容FE_t[n:0]和FE_b[n:0]的数据能分别利用REFSET_t[n:0]和REFSET_b[n:0]逐个控制，设写入数据“1”的基准单元的铁电电容的个数为nH，写入数据“0”的基准单元的铁电电容的个数为nL，对BLt[2n+1:0]读出的数据“1”的电位为vH，读出的数据“0”的电位为vL，则基准电位Vref可以用下式表示，

Vref＝vL+(vH-vL)×nH/(nH+nL)，式中

nH：为写入数据“1”的基准单元的铁电电容数量，

nL：为写入数据“0”的基准单元的铁电电容数量，

基准电位能微调。

在时刻t7，基准单元的铁电电容从BLb[2n+1:0]处切断。

在时刻t8，REFST为VPP电平，在时刻t9，把数据“1”写入将REFSET_t[n:0]和REFSET_b[n:0]成为VDD电平的基准单元的FE_t[n:0]、FE_b[n:0](基准单元写入“1”)。在图2，因为只有REFSET_t[0]为VDD电平，所以“1”写入FE_t[0]。

在时刻t10，CP和REFCP为VDD电平，若数据“0”再次写入ITIC型铁电存储单元，则把数据“0”写入使REFSET_t[n:0]和REFSET_b[N:0]成为地电平的基准单元的FE_t[n:0]、FE_b[n:0]，在本实施例中，由于REFSET_t[1]和REFSET_b[1:0]成为地电平，所以“0”写入FE_t[1]和FE_b[1:0]

在时刻t11，CP和REFCP变成地电平，再次写入“0”的动作结束。

在时刻t12，WL为地电平，1T1C存储单元的铁电电容从BLt[2n+1:0]处切断。

在时刻t13，REFSET为地电平，数据“0”写入基准单元的铁电电容FE_t[n:0]的动作结束，REFST为地电平，基准单元FE_t[n:0]、FE_b[n:0]的第1端分别由REFSET_t[n:0]、REFSET_t[n:0]切断。

在时刻t15，位线BLt[2n+1:0]、BLb[2n+1:0]放电至地电平，读出动作结束。

图3表示采用图1的构成的1行i列8个I/O构成的存储单元阵列的构成图。i可以取任意的正整数。为将图1示出的基准单元的REFSET_t[n:0]、REFSET_b[n:0]以8个I/O为单位汇总在REFSET[0]～REFSET[i]上的实施形态。即，将REFSET_t[3:0]、和REFSET_b[3:0]作为REFSET(0)，依次将REFSET_t[7:4]和REFSET_b[7:4]作为REFSET[1]，这样进行驱动。图4表示在I/O＝8时对某基准单元的数据固定写入数据的情况下的构成。

采用这一构成，其效果为能将REFSET_t(n:0)、REFSET_b[n:0]的信号线数量削减到1/16，大大减少版面面积。

另外，REFSET[i]只要驱动基准电位微调所需的数量即可，当然面积还能进一步减少(参照图4)。

另外，由于能将写入与同一REFCP连接的基准单元的铁电电容FE_t[n:0]、FE_b[n:0]的数据作为全部相同的数据，所以能成为抗噪声措施。噪声在图2中的t13的时刻产生，在t13时刻写入相同数据时的REFCP和REFSET间关系示于图5。

另外，在不同数据混合存在的情况下(在本例的图1中，n＝3，将1个数据“0”和7个数据“1”写入基准单元的情况下)，REFCP和REFSET_t[3:0]、REFSET_b[3:0]间的关系示于图6。

在图6的时序图中，对写入数据“0”的FE_b[3]，在时刻t13～t13a的期间将仅为ΔVn的数据“1”写入(称为单元极板噪声)。由此，基准电位偏离规定的电位。在图5中，因全部都是相同数据，所以不会产生反写入，故能获得规定的基准电位。

图7为表示有选择地设定基准单元写入控制线电位用的电路构成的一个例子。

301为包括基准单元和1T1C型FeRAM存储单元、读出放大器的存储单元阵列，即图1中示出的部分。

302为非易失性存储装置，具有2n位存储容量。303为作为电位设定电路的复位控制电路，该电位设定电路将所述第1、第2、第3、及第4基准单元写入控制线REFSET_t[0]、REFSET_b[0]、REFSET_t[1]、REFSET_b[1]中的至少一个电位和其它的基准单元写入控制线中的至少一个电位独立，有选择地设定为第1电位或第2电位。SETOUT_t[n:0]和SEtOUT_b[n:0]为非易失性存储装置302的输出数据，REFSET为控制REFSET_t[n:0]、REFSET_b[n:0]的信号。通过让非易失性存储装置302存储所需的数据，由于能按需要控制REFSET_t[n:0]、REFSET_b[n:0]，所以基准电平能调整。

还有，作为非易失性存储装置302，除了用半导体存储元件外，也能利用激光熔丝等来实现。

图8表示有选择地设定基准单元写入控制线的电位用的电路的构成其它示例。

401为包括基准单元和1T1C型FeRAM存储单元、读出放大器在内的存储单元阵列，即图1中示出的部分。

402为存储器控制电路，403为复位控制电路，404为作为非易失性存储装置的2n位移位寄存器。ACC为存储单元的读出存取识别信号，是如进入存取则变为VDD、存取一结束就变为地电平的信号。

将该ACC作为时钟，移位寄存器进行移位。如按照所要的数据预先将移位寄存器初始化，则由于能对REFSET_t[n:0]和REFSET_b[n:0]进行所需要的控制，故基准电位能调整。

再因每读出存取一次SETOUT_t[n:0]和SETOUT_b[n:0]的数据就移位，故不改变基准电位，而基准单元的写入数据通过2n次的存取一定改变，所以能抑制存储痕迹。

以上所述的实施形态中是这样构成的，它作为抑制基准单元的存储痕迹的措施，是每个读出周期中改变第1、第2铁电电容的第1端分别有选择地连接第1电位或第2电位的控制，但这一构成在基准电位与温度有关等具有取决于动作环境的特性时，还能够安装温度检测电路等检测电路，在每个读出周期取决于温度等动作环境来控制基准电位，实现优化。

图9为表示检测电源电压的进行写入基准单元而构成的本发明一实施形态的电路构成。

501为包括基准单元、1T1C型FeRAM存储单元、读出放大器在内的存储单元阵列，即图1示出的部分。

502为存储器控制电路，503为电源检测器。PDET为电源检测信号，为电源电压低于设定值则变成地电位、高于设定值则变成VDD电平的信号。

图10表示时序图。

在时刻t0，因电源为设定值以上，PDET变为VDD。在时刻t8，REFST为VPP电平，在时刻t9，把数据“1”写入使REFSET_t[n:0]和REFSET_b[n:0]成为VDD电平的基准单元的FE_t[n:0]、FE_b[n:0](基准单元写入“1”)。图10中，因为仅REFSET_t[0]为VDD电平，所以“1”写入FE_t[0]。

在时刻t10，REFCP为VDD电平，如再次将数据“0”写入1T1C铁电存储单元，则把数据“0”写入使REFSET_t[n:0]和REFSET_b[n:0]成为地电平的基准单元的FE_t[n:0]、FE_b[n:0](基准单元写入“0”)。该实施例中，因使REFSET_t[1]和REFSET_b[1:0]成为地电平，所以将“0”写入RE_t[1]和FE_b[1:0]。

在时刻t11，REFCP为地电平，“0”数据的再写入结束。

在时刻t13，REFSET为地电平，数据“0”写入基准单元的铁电电容FE_t[n:0]的动作结束，REFST为地电平，基准单元FE_t[n:0]、FE_b[n:0]的第1端分别由REFSET_t[n:0]、REFSET_t[n:0]切断，基准单元的写入动作结束。

还有，上述实施形态中，在电源接通后，通过仅对基准单元自动写入，基准电位能够稳定，但是只有基准单元的写入动作能任意地实施。另外，在根据动作环境的变化(温度、电压变化等)要对基准电压作相应微调时，当然能采用图8示出的有选择地设定基准单元写入控制线的电位用的电路构成技术进行再设定，能够根据动作环境对基准单元作相应的微调。

还有，上述实施形态中，是对采用铁电电容的基准电位的产生方式进行了详细阐述，但也可适用于使用顺电性材料的基准电位产生方式。再有，是对开放位线方式的存储单元阵列的构成作了详细的说明，但也能适用于折叠型位线(folded type bit line)的构成。

这样，根据本发明，在铁电存储器中，就能不修改掩模而对基准电位进行微调，由此能提高读出动作界限，提高成品率。

又，通过具有非易失性存储装置，从而在检查后或装配工序后能对基准电位进行微调。

另外，通过采用能只对基准单元进行写入动作的构成，从而能使基准电位稳定(改进记忆特性等)。

Claims

1、一种半导体存储器件，其特征在于，包括

分别连接第1、第2、第3及第4铁电存储单元(101、102、103、104)的第1、第2、第3及第4位线(BLt[0]、BLt[1]、BLt[2]、BLt[3])；

和所述第1、第2、第3、及第4位线分别成对并与读出放大电路(111、112)连接的第5、第6、第7、及第8位线(BLb[0]、BLb[1]、BLb[2]、BLb[3])；

基准字线(REFWL)被激活时与各所述第5、第6、第7及第8位线连接的第1、第2、第3、及第4基准单元电容(FEt_[0]、FEb_[0]、FEt_[1]、FEb_[1])；

基准单元写入控制线选择信号(REFST)被激活时与所述第1、第2、第3、及第4参考单元电容连接的第1、第2、第3及第4基准单元写入控制线(REFSET_t[0]、REFSET_b[0]、REFSET_t[1]、REFSET_b[1])；

等值控制信号(REFEQ)被激活时使所述第5、第6、第7、及第8位线的电位等值化的等值电路(EQN及与EQN连接的4个晶体管Q1～Q4)；

以及将所述第1、第2、第3及第4基准单元写入控制线中至少一个电位和其它基准单元写入控制线中至少一个电位独立并有选择地设定为第1电位或第2电位的电位设定电路(例如图7的303)。

2、如权利要求1所述的半导体存储器件，其特征在于，

采用的构成为，利用非易失性存储器件的存储数据，进行所述电位设定电路对所述第1、第2、第3、及第4基准单元写入控制线的电位设定。

3、如权利要求1所述的半导体存储器件，其特征在于，

所述第1、第2、第3、及第4基准单元电容为铁电电容。

4、如权利要求3所述的半导体存储器件，其特征在于，

采用的构成为，在每个读出周期利用所述非易失性存储器件的存储数据，改变所述电位设定电路对第1、第2、第3及第4基准单元写入控制线的电位设定。

5、如权利要求1所述的半导体存储器件，其特征在于，

采用的构成为，利用激活所述基准字线，所述第1基准单元电容的第1端、所述第2基准单元电容的第1端、所述第3基准单元电容的第1端、及所述第4基准单元电容的第1端分别与所述第5、第6、第7及第8位线连接，利用激活所述写入控制信号，所述第1基准单元电容的所述第1端、所述第2基准单元电容的所述第1端、所述第3基准单元电容的所述第1端、及所述第4基准单元电容的第1端分别与所述第1、第2、第3、及第4基准单元写入控制线连接。

6、如权利要求5所述的半导体存储器件，其特征在于，

所述第1、第2、第3及第4参考单元电容为铁电电容。

7、如权利要求6所述的半导体存储器件，其特征在于，

在没有选择包括所述第1、第2、第3及第4铁电存储单元的存储单元阵列时，所述第1基准单元电容的所述第1端、所述第2基准单元电容的所述第1端、所述第3基准单元电容的所述第1端、及所述第4基准单元电容的所述第1端分别与第1、第2、第3及第4基准单元写入控制线连接，控制所述第1基准单元电容的所述第2端、所述第2基准单元电容的所述第2端、所述第3基准单元电容的所述第2端、及所述第4基准单元电容的所述第2端，能将数据写入所述第1、第2、第3及第4基准单元电容。

8、如权利要求7所述的半导体存储器件，其特征在于，

采用的构成为，包括电源检测电路，在电源接通后能自动地执行对所述第1、第2、第3及第4基准单元电容再次写入数据的基准单元再次写入动作。