CN1211043A - 具有选择电路的半导体存储器 - Google Patents

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Abstract

半导体存储器包括控制电路、测试模式控制电路、内部周期设定电路及地址锁存电路。控制电路检测是否指定了测试模式。测试模式控制电路检测是否指定了自干扰测试模式。内部周期设定电路在测试模式下且在指定了自干扰测试模式的情况下,重复产生给定周期的时钟信号。同时,地址锁存电路锁存在行地址选通信号下降沿时刻的地址。行译码器响应该时钟信号而激活,成为重复选择对应于已锁存的的地址的字线的状态。

Description

具有选择电路的半导体存储器
本发明涉及半导体存储器，特别是涉及用于高速地进行半导体存储器测试的结构。更具体地说，本发明涉及用于在测试工作时，高速地选择半导体存储器内的字线的结构。
如图8所示，现有的半导体存储器200包括：控制电路31、地址缓冲器34、存储单元阵列7、行译码器12和列译码器13。
存储单元阵列7包括：多条字线、多条位线和多个存储单元。
控制电路31接受外部控制信号/RAS(外部行地址选通信号)、/CAS(外部列地址选通信号)、/WE(写允许信号)和/OE(外部输出允许信号)等，产生各种内部控制信号。
地址缓冲器34通过控制信号总线a3从控制电路31接受内部控制信号。地址缓冲器34响应被给予的内部控制信号，取入通过地址端子8被给予的外部地址信号A0～Ai，把内部行地址信号、内部列地址信号输出到内部地址总线a4上。
行译码器12通过控制信号总线a3，从控制电路31接受内部控制信号、即内部行地址选通信号。行译码器12基于该内部行地址选通信号而被激活，对从地址缓冲器34输出的内部行地址信号进行译码，选择存储单元阵列7的字线。
列译码器13通过控制信号总线a2，从控制电路31接受内部列地址选通信号。列译码器13基于该内部列地址选通信号而被激活，对从地址缓冲器34输出的内部列地址信号进行译码，选择存储单元阵列7的位线。
半导体存储器200还包括读出放大器、IO门、输入缓冲器15和输出缓冲器16。图8中，用1个方框14来表示读出放大器及IO门。
读出放大器通过控制信号总线a3，从控制电路31接受内部控制信号。读出放大器根据被给予的内部控制信号，对连接到存储单元阵列7的已选择的字线上的存储单元的数据进行检测和放大。
IO门响应于从列译码器13输出的列选择信号，把存储单元阵列7的被选的位线连接到内部数据总线a1上。
输入缓冲器15通过控制信号总线a2，从控制电路31接受内部控制信号。输入缓冲器15根据被给予的内部控制信号，接受向数据输入输出端子17提供的外部写入数据DQo～DQj，生成内部写入数据，向内部数据总线a1传送。
输出缓冲器16通过控制信号总线a2，接受控制电路31的内部控制信号。输出缓冲器16根据被给予的内部控制信号，从内部数据总线a1上读出的内部读出数据生成外部读出数据DQo-DQj，向数据输入输出端子17输出。
其次，使用图9，简单地说明有关存储单元阵列的内部结构。
图9中，代表性地示出字线WL、WL(I-1)、WL1、WL(I+1)及1对位线BL、/BL。
存储单元M对应于1对位线及字线的交叉部而配置。图9中，代表性地示出存储单元M1、M2、M3，其中，存储单元M1对应于字线WL(1-1)及位线/BL的交叉部，存储单元M2对应于字线WL1及位线BL的交叉部而配置，存储单元M3对应字线WL(I+1)及位线/BL的交叉部而配置。
存储单元M1～M3的每一个都包括：电容器50和存取晶体管51。电容器50以电荷的形式存储信息。存取晶体管51响应于对应的字线上的电位而导通，把对应的位线及电容器50连接起来。存取晶体管51由N沟道型MOS晶体管构成。
从行译码器12把行选择信号传送到对应于内部行地址信号的被选的字线上。方框14中包括的读出放大器分别对应于位线对BL、/BL而配置，把对应的位线对电位进行差分放大。
可是，在读出工作中，随着被选的字线的电位上升，非选择字线的电位上浮，有时电荷从非选择的字线上存在的存储单元的电容器向对应的位线泄漏。
通常，设定存储单元的电容器的电容值，以便即使在发生了电荷泄漏的情况下，也不引起电容器的电极电位大的降低。
但是，由于制造的离散性，有时存在电容值小，即所谓有缺陷的存储单元。在这样的有缺陷的存储单元中，由于少量电荷的泄漏，电容器的电极电位就降低得很多。即，引起存储数据的反转。
因而，如果存在这样的有缺陷的存储单元，就将成为半导体存储器工作上的致命缺陷。
因此，迄今，作为用于检测出在存储数据中已引起变化的有缺陷的存储单元的测试方法，有干扰(disturb)测试方法。
在干扰测试方法中，对连接到所关注的存储单元上的字线以外的字线选择给定次数(干扰次数)，检查是否正常地保持该所关注的存储单元的数据(是否为有缺陷的存储单元)。
其次，使用图10，说明有关现有半导体存储器中的干扰测试方法。
如图10所示，在干扰测试时，在测试板91上，配置多个半导体存储器DR(图中，DR11、……、DRmn)。把半导体存储器DR连接到信号线SG上。把信号线SG连接到测试装置90上。
在干扰测试中，首先，对半导体存储器DR写入H电平或L电平的数据。接着，从测试装置90把为了选择特定字线所需的时钟信号及外部地址信号，提供到信号线SG上。半导体存储器DR根据从信号线SG接受的时钟信号(具体地说，外部控制信号/RAS)及地址信号，进行字线的选择。
通过把该特定的字线选择工作重复给定次数，利用测试装置90，判别所关注的存储单元的数据是否被正确地保持。
基于上述构成，为了对半导体存储器进行测试，测试中所需的时间依赖于测试装置90输出的时钟信号。
因而，在测试装置90输出信号的最小时钟长度非常长、干扰测试等测试次数多的测试中，存在着测试中所需时间非常长的问题。还有，因为当使用这样的测试装置90时只能进行长周期的干扰测试，所以，存在得不到与最小时钟长度短的测试装置的测试结果的相关性的问题。
为了解决该问题，在“半导体存储器及其字线选择方法”(特开平8-227598号公报)中，通过在内部产生用于选择字线的地址信号来谋求解决该问题。但是，在该发明中，因为是在内部设置的地址计数器来选择字线，所以，从外部不能知道对哪条字线进行了选择。
因此，本发明的目的在于提供一种能够高速执行以干扰测试为代表的测试的半导体存储器。
还有，本发明的另一目的在于提供一种在测试时能够从外部任意设定进行测试的地址的半导体存储器。
本发明半导体存储器，是包括存储单元阵列的半导体存储器，该存储单元阵列具有在多个行方向上及多个列方向上配置的多个存储单元；该半导体存储器包括：测试控制电路，用于响应从外部接受的控制信号，产生为实施特定测试的测试控制信号；时钟发生电路，用于响应来自测试控制电路的测试控制信号，重复产生给定周期的时钟信号；以及行选择电路，用于响应来自时钟发生电路的时钟信号，激活存储单元阵列的行选择工作。
因而，本发明的主要优点在于能够高速地对存储单元阵列中所包括的存储单元进行选择。
图1为示出第1实施例半导体存储器100主要部分的构成的概略方框图。
图2A～2D为有关在测试模式下半导体存储器100的工作的时序图。
图3A～3H为有关在测试模式下半导体存储器100的工作的时序图。
图4A～4E为有关在测试模式下半导体存储器100的工作的时序图。
图5A～5G为有关在测试模式下半导体存储器100的工作的时序图。
图6示出在实施例1中的内部周期设定电路3的具体结构的一例。
图7A～7D为示出基于行选择控制信号RASF及时钟信号CLK的内部行地址选通信号int.RAS及地址保持信号ZRALHOLD之关系的时序图。
图8为示出现有半导体存储器200主要部分的结构的概略方框图。
图9为示出图8所示存储单元阵列7的内部结构的电路图。
图10概略地示出用于在现有半导体存储器中实施干扰测试的结构。
[第1实施例]
使用图1，说明本发明实施例1的半导体存储器100主要部分的结构。与图8所示现有半导体存储器200相同的构成要素标以相同的符号，不重复其说明。
如图1所示，第1实施例中的半导体存储器100包括：控制电路1、测试模式控制电路2、内部周期设定电路3及地址锁存电路4。
控制电路1接受外部控制信号/RAS、/CAS、/OE及/WE，产生包括测试允许信号ZCBRS及行选择控制信号RASF在内的各种内部控制信号。
测试允许信号ZCBRS为用于执行测试模式的控制信号，例如，在设定了测试模式的情况下，成为H电平的激活状态。行选择控制信号RASF是与外部控制信号/RAS同步的信号。
测试模式控制电路2接受外部控制信号/RAS、/CAS及/WE，检测是否进入了特定的测试模式，这里是例如自干扰(self disturb)测试模式，作为检测结果，输出自干扰信号SELFDIST。
内部周期设定电路3响应测试控制信号，输出内部行地址选通信号int.RAS及地址保持信号ZRALHOLD。
在这里，所谓测试控制信号，包括从控制电路1输出的测试允许信号ZCBRS、行选择控制信号RASF以及从测试模式控制电路2输出的自干扰信号SELFDIST。
第1实施例中的半导体存储器100还包括地址锁存电路4，以代替现有半导体存储器200的地址缓冲器34。
地址锁存电路4通过控制信号总线a3从控制电路1接受内部控制信号，从内部周期设定电路3接受地址保持信号ZRALHOLD。地址锁存电路4响应这些控制信号，取入通过地址端子8被给予的外部地址信号A0～Ai，把内部行地址信号int.X、内部列地址信号int.Y输出到内部地址总线a4上。
半导体存储器100还包括行译码器12、列译码器13、读出放大器、IO门、输入缓冲器15和输出缓冲器16。图1中，用1个方框14来表示读出放大器及IO门。
行译码器12通过控制信号总线a10，从内部周期设定电路3接受内部行地址选通信号int.RAS。行译码器12基于该内部行地址选通信号int.RAS而被激活，对从地址锁存电路4输出的内部行地址信号int.X进行译码，选择存储单元阵列7的字线。
列译码器13、输入缓冲器15及输出缓冲器16通过控制信号总线a2，从控制电路1接受内部控制信号。读出放大器通过控制信号总线a3，从控制电路1接受内部控制信号。
再者，列译码器13基于所接受的内部控制信号而被激活，对从地址锁存电路4输出的内部列地址信号int.Y进行译码，选择存储单元阵列7的位线。
如使用图9说明过的那样，存储单元阵列7包括多条字线、多条位线及多个存储单元。
其次，参照时序图、即图2～图5，说明有关测试模式中半导体存储器100的工作。
首先，使用时序图、即图2、图3，说明有关执行自干扰测试的情况。
图2中，图2A示出外部控制信号/RAS，图2B示出外部控制信号/CAS，图2C示出外部控制信号/WE，图2D示出自干扰信号SELFDIST。
还有，图3中，图3A示出外部控制信号/RAS，图3B示出外部控制信号/CAS，图3C示出自干扰信号SELFDIST，图3D示出测试允许信号ZCBRS，图3E示出行选择控制信号ZCBRS，图3F示出地址保持信号ZRALHOLD，图3G示出内部行地址选能信号int.RAS，图3H示出外部地址信号Ao～Ai。
首先，根据外部控制信号，从控制电路1输出处于H电平的激活状态的测试允许信号ZCBRS。如下面所述那样，该测试允许信号ZCBRS在特定的瞬间复位成L电平。
在该状态下，如图2所示，例如在外部控制信号/RAS变成激活状态的L电平以前，把外部控制信号/CAS及/WE都设定为激活状态的L电平(下面，称为WCBR周期)。
测试模式控制电路2检测出WCBR周期，输出H电平的激活状态的自干扰信号SELFDIST。借此，在测试模式中，特别指定自干扰测试模式。
设定成WCBR周期(自干扰信号SELFDIST处于H电平的状态)以后，如图3所示，例如，在使外部控制信号/RAS成为激活状态的L电平之后，把外部控制信号/CAS设定成激活状态的L电平(下面，称为RAS-CAS周期)。根据这一点，控制电路1与L电平的外部控制信号/RAS同步地输出H电平的激活状态的行选择控制信号RASF。
结果，内部周期设定电路3从测试模式控制电路2接受H电平的自干扰信号SELFDIST，从控制电路1接受H电平的测试允许信号ZCBRS及H电平的行选择控制信号RASF。
内部周期设定电路3与H电平的行选择控制信号RASF同步地输出处于L电平的激活状态的地址保持信号ZRALHOLD。
内部周期设定电路3还与H电平的行选择控制信号RASF同步地重复产生给定周期的时钟信号。把时钟信号输出到控制信号总线a10上，作为内部行址选通信号int.RAS传送到行译码器12上。
另一方面，地址锁存电路4从内部周期设定电路3接受L电平的地址保持信号ZRALHOLD。地址锁存电路4把在外部控制信号/RAS的下降沿瞬间取入的外部地址信号Ao～Ai锁存起来，把内部行地址信号int.X(图3中，Xa)输出到内部地址总线a4上。
地址锁存电路4直到地址保持信号ZRALHOLD变成H电平之前，不进行外部地址信号Ao～Ai的取入。
借此，在自干扰测试中，行译码器12基于在内部产生的时钟信号(即，内部行地址选通信号int.RAS)而重复地变成为激活状态，重复选择对应于测试开始时的外部地址信号Ao～Ai的字线。
其次，使用时序图、即图3，说明有关结束自干扰测试的情况。
如图3所示，通过解除RAS-CAS周期，指定该情况。即，把外部控制信号/RAS及/CAS设定成H电平。
控制电路1与外部控制信号/RAS同步地输出L电平的行选择控制信号RASF。
借此，内部周期设定电路3与行选择控制信号RASF相同步，停止时钟信号的产生。内部周期设定电路3还与L电平的行选择控制信号RASF同步地输出H电平的地址保持信号ZRALHOLD。
地址锁存电路4从内部周期设定电路3接受H电平的地址保持信号ZRALHOLD，重新变成取入外部地址信号Ao～Ai的状态。
再者，也可以代替图3中所示的RAS-CAS周期，设定图4中所示的ROR周期(使外部控制信号/CAS照原样设定成H电平，把外部控制信号/RAS设定成激活状态的L电平)，以便执行自干扰测试。
图4中，图4A示出外部控制信号/RAS，图4B示出外部控制信号/CAS，图4C示出自干扰信号SELFDIST，图4D示出测试允许信号ZCBRS，图4E示出行选择控制信号RASF。
在该情况下，内部周期设定电路3也从测试模式控制电路2接受H电平的自干扰信号SELFDIST，从控制电路1接受H电平的测试允许信号ZCBRS及H电平的行选择控制信号RASF。
进而，使用时序图、即图5，说明有关对自干扰测试进行复位的情况。
图5中，图5A示出外部控制信号/RAS，图5B示出外部控制信号/CAS，图5C示出自干扰信号SELFDIST，图5D示出测试允许信号ZCBRS，图5E示出行选择控制信号RASF，图5F示出内部行地址选通信号，图5G示出地址保持信号ZRALHOLD。
如图5所示，例如，在外部控制信号/RAS变成激活状态的L电平以前，把外部控制信号/CAS设定成激活状态的L电平(下面，称为CBR周期)。控制电路1检测出CBR周期，与L电平的外部控制信号/CAS同步地输出L电平的测试允许信号ZCBRS。借此，指定自干扰测试的结束。
控制电路1还与外部控制信号/RAS相同步，输出H电平的行选择控制信号RASF。
结果，内部周期设定电路3从测试模式控制电路2接受H电平的自干扰信号SELFDIST，从控制电路1接受L电平的测试允许信号ZCBRS及H电平的行选择控制信号RASF。
借此，内部周期设定电路3输出与行选择控制信号RASF(即，外部控制信号/RAS)同步的内部行地址选通信号int.RAS。
从内部周期设定电路3输出的地址保持信号ZRALHOLD保持为H电平。
从内部周期设定电路3接受H电平的地址保持信号ZRALHOLD的地址锁存电路4，根据通过控制信号总线a3接受的内部控制信号，取入由未图示的内部更新计数器(例如，包括在地址锁存电路4中)产生的内部更新计数器地址，输出内部行地址int.X。
行译码器12基于外部控制信号/RAS而变成激活状态，选择与该内部行地址信号int.X对应的字线。
再者，也可以在外部控制信号/RAS变成激活状态的L电平以前，把外部控制信号/CAS及/WE都设定成激活状态的L电平(WCBR周期)，来代替上述CBR周期。
其次，参照示出其一侧的图6，说明有关实施例1中内部周期设定电路3的具体构成。
如图6所示，内部周期设定电路3包括与非(NAND)电路41～48；倒相电路60、62～84及90-93；负逻辑与非电路50；负逻辑或非(NOR)电路51；传输门TG1～TG2；以及MOS晶体管T1～T4。
内部周期设定电路3从控制电路1接受行选择控制信号RASF及测试允许信号ZCBRS，还从测试模式控制电路2接受自干扰信号SELFDIST。
与非电路41在输入端接受行选择控制信号RASF及与非电路42的输出。与非电路42在输入端接受测试允许信号ZCBRS及与非电路41的输出。倒相电路60把与非电路42的输出倒相。
与非电路43在输入端接受倒相电路60的输出、行选择控制信号RASF及自干扰信号SELFDIST。
负逻辑与非电路50在输入端接受与非电路43的输出及与非电路44的输出。与非电路44在输入端接受自干扰信号SELFDIST，节点N2的信号(负逻辑与非电路50的输出)及节点N1的信号(倒相电路72的输出)。与非电路43、负逻辑与非电路50及与非电路44，构成锁存电路96。
把倒相电路64～67串联连接在与非电路46及节点N1之间。与非电路46在输入端接受倒相电路67的输出及节点N1的信号。倒相电路62把与非电路46的输出倒相。
与非电路45在输入端接受倒相电路60的输出及自干扰信号SELFDIST。倒相电路63把与非电路45的输出倒相。
把传输门TG1连接在接受行选择控制信号RASF的输入节点及输出内部行地址选通信号int.RAS的输出节点之间，根据与非电路45的输出及倒相电路63的输出而导通。
把传输门TG2连接到倒相电路62的输出节点及输出内部行地址选通信号int.RAS的输出节点之间，根据与非电路45的输出及倒相电路63的输出而导通。
与非电路47在输入端接受节点N2的信号及倒相电路71的输出。配置在与非电路47及倒相电路68之间的倒相电路90-93构成环形振荡器95。环形振荡器95基于与非电路47的控制，输出时钟信号CLK。再者，对构成环形振荡器95的倒相电路的级数，预先加以调整。
把倒相电路68～71串联连接到环形振荡器95的输出节点上。把倒相电路69的输出节点连接在MOS晶体管T2及T3各自的栅极上。把倒相电路71的输出连接在MOS晶体管T1及T4各自的栅极上。
把MOS晶体管T1的一个导通端子与外部电源电压VCC连接起来。把MOS晶体管T4的一个导通端子与地电位GND连接起来。在这里，MOS晶体管T1及T2为P沟道型MOS晶体管，MOS晶体管T3及T4为N沟道型MOS晶体管。
MOS晶体管T2及MOS晶体管T3的连接节点、即节点N3的电位，根据环形振荡器95输出的时钟信号CLK而变成H电平或L电平。
与非电路48在输入端接受节点N3的信号及节点N2的信号。倒相电路72把与非电路48的输出倒相。
进而，倒相电路73把节点N2的信号倒相。把倒相电路74～83串联连接到倒相电路73的输出节点上。负逻辑或非电路51在输入端接受倒相电路83及73的输出。倒相电路84把负逻辑或非电路51的输出倒相。从倒相电路84输出地址保持信号ZRALHOLD。
通过上述那样地构成，在自干扰信号SELFDIST为L电平的情况下，或者，在测试允许信号ZCBRS变成L电平的情况下，通过传输门TG1输出与行选择控制信号RASF同步的信号(即，与外部控制信号/RAS同步的信号)。
另一方面，在测试允许信号ZCBRS及自干扰信号SELFDIST为H电平的情况下，通过环形振荡器95产生给定周期的时钟信号。把节点N1的时钟信号通过传输门TG2输出。
在这里，使用时序图、即图7，说明基于行选择控制信号RASF及时钟信号CLK的内部行地址选通信号int.RAS及地址保持信号ZRALHOLD之关系。
图7中，图7A示出外部控制信号/RAS，图7B示出行选择控制信号RASF，图7C示出内部行地址选通信号int.RAS，图7D示出地址保持信号ZRALHOLD。
如图7所示，在自干扰测试中，根据外部控制信号/RAS，行选择控制信号RASF变成H电平，作为内部行地址选通信号int.RAS产生时钟信号C1、C2、…、C4。
在这里，在时钟C4为H电平的状态下，响应于外部控制信号/RAS，行选择控制信号RASF变成L电平。此时，如图7所示，通过具备图6所示的锁存电路96，来保证时钟信号C4的激活时间。还有，根据这一点，也保证了地址保持信号ZRALHOLD的激活期间。借此，能够防止由不完全的内部行地址选通信号引起的误操作。
如上所述，根据本发明的半导体存储器，因为在以自干扰测试为代表的特定测试模式时能够在内部产生短周期的时钟信号，所以，在需要进行的测试次数多的测试模式下，能够缩短测试时间。
还有，即使是只能产生长周期时钟信号的测试装置，因为在装置内部能够进行短周期的干扰测试，所以，也能够取得与能够产生短周期时钟信号的测试装置的测试结果的相关性。
进而，根据本发明的半导体存储器，因为在测试模式能够对外部地址进行锁存，所以能够对应于从外部接受的任意地址重复地实施测试。

Claims (2)

1．一种包括存储单元阵列的半导体存储器，该存储单元阵列具有在多个行方向上及多个列方向上配置的多个存储单元，其特征在于，包括：
测试控制装置，用于响应从外部接受的控制信号，产生用于实施特定测试的测试控制信号；
时钟发生装置，用于响应来自所述测试控制装置的测试控制信号，重复产生给定周期的时钟信号；以及
行选择装置，用于响应来自所述时钟发生装置的所述时钟信号，激活所述存储单元阵列的行选择工作。
2．根据权利要求1中所述的半导体存储器，其特征在于：
还包括锁存装置，该装置用于在所述特定测试开始时把对应于从外部接受的地址的内部地址信号在所述特定测试期间内进行锁存；
所述行选择装置响应所述时钟信号而被激活，进行重复选择对应于所述已锁存的内部地址信号的所述存储单元阵列的行的选择工作。
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